JP3307359B2 - 半導体装置及び半導体製造方法 - Google Patents
半導体装置及び半導体製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体技術に係
り、特にソース抵抗を増加させることなく、ｎ＋層領域
の各頂点に生じる電界集中を緩和し素子破壊に対する耐
性を保ちつつ、高性能化を図ることができる半導体装置
及び半導体製造方法に関する。
り、特にソース抵抗を増加させることなく、ｎ＋層領域
の各頂点に生じる電界集中を緩和し素子破壊に対する耐
性を保ちつつ、高性能化を図ることができる半導体装置
及び半導体製造方法に関する。
【０００２】
【従来の技術】図９は、従来技術の半導体装置の構造
（ＦＥＴ構造）を説明するための素子上面図である。図
９を参照すると、ソース電極Ｐ１３が形成されているソ
ース領域及びドレイン電極Ｐ１１が形成されているドレ
イン領域にエッチングによりｎ＋層領域Ｐ１８が形成さ
れ、ｎ＋層領域Ｐ１８間に動作層領域Ｐ１６が形成さ
れ、イオン注入によってアイソレーション注入領域Ｐ１
２が形成され、ソース側のｎ ＋層領域Ｐ１８とドレイン
側のｎ＋層領域Ｐ１８間にゲート電極フィンガーＰ１４
が形成され、ドレイン側及びソース側のｎ＋層領域Ｐ１
８の頂点に面取りを設けたＦＥＴ構造となっている。こ
のような従来技術としては、例えば、特開平１０−９８
１８０号公報（第１従来技術）、特開平５−２３５０４
９号公報（第２従来技術）に記載のものがある。すなわ
ち第１従来技術は、半導体基板上に複数の半導体層を積
層した積層構造部の表面にソース電極及びドレイン電極
を離間して設け、これらソース電極とドレイン電極との
間に積層構造部の表面側から基板側に向けて凹溝状のリ
セス領域を設け、このリセス領域の底部にゲート電極を
立設してなる電界効果トランジスタにおいて、基板の面
方位が（１００）面から傾斜した面方位を持ち、リセス
領域におけるソース電極側の側壁面とリセス底面の成す
角度と、ドレイン電極側の側壁面とリセス底面の成す角
度とが異なる電界効果トランジスタである。また第２従
来技術は、基板面を（１００）面から（０１／１）方向
へ任意の角度傾斜させた半導体基板を用いて、その上に
形成したｎ型動作層のゲート電極形成個所に左右非対称
なリセス領域を形成し、リセス領域内にゲート電極を形
成したものである。このようなＦＥＴ構造を高出力デバ
イスとして高ドレイン電圧で動作させた場合、ゲート−
ドレイン間に高電圧がかかるためドレイン側の面取りは
電界集中による素子破壊を抑制するために有効に働く。
（ＦＥＴ構造）を説明するための素子上面図である。図
９を参照すると、ソース電極Ｐ１３が形成されているソ
ース領域及びドレイン電極Ｐ１１が形成されているドレ
イン領域にエッチングによりｎ＋層領域Ｐ１８が形成さ
れ、ｎ＋層領域Ｐ１８間に動作層領域Ｐ１６が形成さ
れ、イオン注入によってアイソレーション注入領域Ｐ１
２が形成され、ソース側のｎ ＋層領域Ｐ１８とドレイン
側のｎ＋層領域Ｐ１８間にゲート電極フィンガーＰ１４
が形成され、ドレイン側及びソース側のｎ＋層領域Ｐ１
８の頂点に面取りを設けたＦＥＴ構造となっている。こ
のような従来技術としては、例えば、特開平１０−９８
１８０号公報（第１従来技術）、特開平５−２３５０４
９号公報（第２従来技術）に記載のものがある。すなわ
ち第１従来技術は、半導体基板上に複数の半導体層を積
層した積層構造部の表面にソース電極及びドレイン電極
を離間して設け、これらソース電極とドレイン電極との
間に積層構造部の表面側から基板側に向けて凹溝状のリ
セス領域を設け、このリセス領域の底部にゲート電極を
立設してなる電界効果トランジスタにおいて、基板の面
方位が（１００）面から傾斜した面方位を持ち、リセス
領域におけるソース電極側の側壁面とリセス底面の成す
角度と、ドレイン電極側の側壁面とリセス底面の成す角
度とが異なる電界効果トランジスタである。また第２従
来技術は、基板面を（１００）面から（０１／１）方向
へ任意の角度傾斜させた半導体基板を用いて、その上に
形成したｎ型動作層のゲート電極形成個所に左右非対称
なリセス領域を形成し、リセス領域内にゲート電極を形
成したものである。このようなＦＥＴ構造を高出力デバ
イスとして高ドレイン電圧で動作させた場合、ゲート−
ドレイン間に高電圧がかかるためドレイン側の面取りは
電界集中による素子破壊を抑制するために有効に働く。
【０００３】
【発明が解決しようとする課題】しかしながら従来技術
には、ソース側にはドレイン側ほどの高電界が生じない
にもかかわらず、ドレイン側及びソース側のｎ＋層領域
Ｐ１８の頂点に面取りを設けているため、ＦＥＴのチャ
ネル幅を狭めることとなり、その結果、ソース抵抗の増
大を引き起こし、高周波でのＦＥＴ特性が劣化するおそ
れがあるという問題点があった。
には、ソース側にはドレイン側ほどの高電界が生じない
にもかかわらず、ドレイン側及びソース側のｎ＋層領域
Ｐ１８の頂点に面取りを設けているため、ＦＥＴのチャ
ネル幅を狭めることとなり、その結果、ソース抵抗の増
大を引き起こし、高周波でのＦＥＴ特性が劣化するおそ
れがあるという問題点があった。
【０００４】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、ソース抵抗を増加
させることなく、ｎ＋層領域の各頂点に生じる電界集中
を緩和し素子破壊に対する耐性を保ちつつ、高性能化を
図る半導体装置及び半導体製造方法を提供する点にあ
る。
のであり、その目的とするところは、ソース抵抗を増加
させることなく、ｎ＋層領域の各頂点に生じる電界集中
を緩和し素子破壊に対する耐性を保ちつつ、高性能化を
図る半導体装置及び半導体製造方法を提供する点にあ
る。
【０００５】
【課題を解決するための手段】請求項１記載の本発明の
要旨は、第１の方向にアイソレーション領域が設けら
れ、前記アイソレーション領域上に一端が形成された真
直ぐな矩形のゲート電極が前記アイソレーション領域と
直交する方向に延在し、前記ゲート電極の両側にソース
領域及びドレイン領域の高濃度不純物領域が前記ゲート
電極と離間して設けられた半導体装置であって、前記ゲ
ート電極と前記アイソレーション領域境界との交点近傍
のドレイン側の前記高濃度不純物領域のコーナー部が面
取りされているともに、ソース側の前記高濃度不純物領
域のコーナー部は面取りされていないＦＥＴ構造を有す
ることを特徴とする半導体装置に存する。請求項２記載
の本発明の要旨は、前記高濃度不純物領域はメサ状のｎ
+層領域であることを特徴とする請求項１に記載の半導
体装置に存する。請求項３記載の本発明の要旨は、前記
ソース側のチャネル幅が前記ドレイン側よりも広く形成
されていることを特徴とする請求項１又は２に記載の半
導体装置に存する。請求項４記載の本発明の要旨は、前
記ソース側の高濃度不純物領域のゲート幅方向の幅が前
記ドレイン側よりも大きく形成されていることを特徴と
する請求項１又は２に記載の半導体装置に存する。請求
項５記載の本発明の要旨は、第１の方向にアイソレーシ
ョン領域が設けられ、前記アイソレーション領域上に一
端が形成された真直ぐな矩形のゲート電極が前記アイソ
レーション領域と直交する方向に延在し、前記ゲート電
極の両側にソース領域及びドレイン領域の高濃度不純物
領域が設けられた半導体製造方法であって、前記高濃度
不純物領域をメサ状にエッチングしてリセスを形成する
工程と、前記ゲート電極と前記アイソレーション領域境
界との交点近傍のドレイン側の前記高濃度不純物領域の
コーナー部のみ面取りを設けるとともに、ソース側の前
記高濃度不純物領域のコーナー部には面取りを設けない
工程とを有することを特徴とする半導体製造方法に存す
る。請求項６記載の本発明の要旨は、前記ソース側のチ
ャネル幅を前記ドレイン側よりも広げて形成することを
特徴とする請求項５に記載の半導体製造方法に存する。
請求項７記載の本発明の要旨は、前記ソース側の高濃度
不純物領域のゲート幅方向の幅を前記ドレイン側よりも
大きく形成することを特徴とする請求項５に記載の半導
体製造方法に存する。
要旨は、第１の方向にアイソレーション領域が設けら
れ、前記アイソレーション領域上に一端が形成された真
直ぐな矩形のゲート電極が前記アイソレーション領域と
直交する方向に延在し、前記ゲート電極の両側にソース
領域及びドレイン領域の高濃度不純物領域が前記ゲート
電極と離間して設けられた半導体装置であって、前記ゲ
ート電極と前記アイソレーション領域境界との交点近傍
のドレイン側の前記高濃度不純物領域のコーナー部が面
取りされているともに、ソース側の前記高濃度不純物領
域のコーナー部は面取りされていないＦＥＴ構造を有す
ることを特徴とする半導体装置に存する。請求項２記載
の本発明の要旨は、前記高濃度不純物領域はメサ状のｎ
+層領域であることを特徴とする請求項１に記載の半導
体装置に存する。請求項３記載の本発明の要旨は、前記
ソース側のチャネル幅が前記ドレイン側よりも広く形成
されていることを特徴とする請求項１又は２に記載の半
導体装置に存する。請求項４記載の本発明の要旨は、前
記ソース側の高濃度不純物領域のゲート幅方向の幅が前
記ドレイン側よりも大きく形成されていることを特徴と
する請求項１又は２に記載の半導体装置に存する。請求
項５記載の本発明の要旨は、第１の方向にアイソレーシ
ョン領域が設けられ、前記アイソレーション領域上に一
端が形成された真直ぐな矩形のゲート電極が前記アイソ
レーション領域と直交する方向に延在し、前記ゲート電
極の両側にソース領域及びドレイン領域の高濃度不純物
領域が設けられた半導体製造方法であって、前記高濃度
不純物領域をメサ状にエッチングしてリセスを形成する
工程と、前記ゲート電極と前記アイソレーション領域境
界との交点近傍のドレイン側の前記高濃度不純物領域の
コーナー部のみ面取りを設けるとともに、ソース側の前
記高濃度不純物領域のコーナー部には面取りを設けない
工程とを有することを特徴とする半導体製造方法に存す
る。請求項６記載の本発明の要旨は、前記ソース側のチ
ャネル幅を前記ドレイン側よりも広げて形成することを
特徴とする請求項５に記載の半導体製造方法に存する。
請求項７記載の本発明の要旨は、前記ソース側の高濃度
不純物領域のゲート幅方向の幅を前記ドレイン側よりも
大きく形成することを特徴とする請求項５に記載の半導
体製造方法に存する。
【０００６】
【発明の実施の形態】高出力用途のＧａＡｓ電界効果型
トランジスタは通常高出力を得るために高ドレイン電圧
で動作している。その場合、ゲート−ドレイン間に高電
圧がかかるためドレイン側ゲートエッジが高電界にな
る。この時、ゲートフィンガーの両端部の動作層領域と
アイソレーション注入領域の境界領域はバイアスしない
状態でもｎ−ｉ構造による内蔵電界が生じるため電界集
中が起こりやすくなっている。そのため、あるしきい値
電界を越えた場合に破壊が生じやすいという問題があ
る。この問題を改善するためにｎ＋層領域のエッジに面
取りを設ける構造が採用されているが、ソース側に面取
りを設けた場合、チャネル幅が縮小することによるソー
ス抵抗の増加が生じ、素子特性を低下させるという問題
がある。以下に示す各実施形態は、このような問題点を
解決することを目的とし、素子破壊に対する信頼性を保
ちつつ素子特性が向上したＦＥＴ構造を有する点にあ
り、特に高出力用途のＧａＡｓ電界効果型トランジスタ
に適用できる点に特徴を有している。
トランジスタは通常高出力を得るために高ドレイン電圧
で動作している。その場合、ゲート−ドレイン間に高電
圧がかかるためドレイン側ゲートエッジが高電界にな
る。この時、ゲートフィンガーの両端部の動作層領域と
アイソレーション注入領域の境界領域はバイアスしない
状態でもｎ−ｉ構造による内蔵電界が生じるため電界集
中が起こりやすくなっている。そのため、あるしきい値
電界を越えた場合に破壊が生じやすいという問題があ
る。この問題を改善するためにｎ＋層領域のエッジに面
取りを設ける構造が採用されているが、ソース側に面取
りを設けた場合、チャネル幅が縮小することによるソー
ス抵抗の増加が生じ、素子特性を低下させるという問題
がある。以下に示す各実施形態は、このような問題点を
解決することを目的とし、素子破壊に対する信頼性を保
ちつつ素子特性が向上したＦＥＴ構造を有する点にあ
り、特に高出力用途のＧａＡｓ電界効果型トランジスタ
に適用できる点に特徴を有している。
【０００７】（第１実施形態）図１は、本発明にかかる
第１実施形態の半導体装置の構造（ＦＥＴ構造）を説明
するための素子上面図である。本実施形態は、ｎ＋層領
域１８をメサ状にエッチングしてリセスが形成されたＦ
ＥＴ構造を有する半導体装置であって、メサ部分の頂点
の中でドレイン側の頂点のみ面取りを設け、ソース側に
は面取りを行わないＦＥＴ構造としている点に特徴を有
している。図１を参照すると、本実施形態の半導体装置
は、ソース電極１３が形成されているソース領域及びド
レイン電極１１が形成されているドレイン領域にエッチ
ングによりｎ＋層領域１８が形成され、ｎ＋層領域１８
間に動作層領域１６が形成され、イオン注入によってア
イソレーション注入領域１２が形成され、ソース側のｎ
＋層領域１８とドレイン側のｎ＋層領域１８間にゲート
電極フィンガー１４が形成され、ドレイン側のｎ＋層領
域１８の頂点にのみ面取りが設けられており、ソース側
のｎ＋層領域１８の頂点には面取りを設けないＦＥＴ構
造となっている。ここで、ドレイン側のｎ＋層領域１８
に設けられる面取り長さは１〜２μｍ程度である。
第１実施形態の半導体装置の構造（ＦＥＴ構造）を説明
するための素子上面図である。本実施形態は、ｎ＋層領
域１８をメサ状にエッチングしてリセスが形成されたＦ
ＥＴ構造を有する半導体装置であって、メサ部分の頂点
の中でドレイン側の頂点のみ面取りを設け、ソース側に
は面取りを行わないＦＥＴ構造としている点に特徴を有
している。図１を参照すると、本実施形態の半導体装置
は、ソース電極１３が形成されているソース領域及びド
レイン電極１１が形成されているドレイン領域にエッチ
ングによりｎ＋層領域１８が形成され、ｎ＋層領域１８
間に動作層領域１６が形成され、イオン注入によってア
イソレーション注入領域１２が形成され、ソース側のｎ
＋層領域１８とドレイン側のｎ＋層領域１８間にゲート
電極フィンガー１４が形成され、ドレイン側のｎ＋層領
域１８の頂点にのみ面取りが設けられており、ソース側
のｎ＋層領域１８の頂点には面取りを設けないＦＥＴ構
造となっている。ここで、ドレイン側のｎ＋層領域１８
に設けられる面取り長さは１〜２μｍ程度である。
【０００８】図２乃至図５は、本発明にかかる第１実施
形態の半導体製造方法を説明するためのプロセス図であ
って、それぞれ図１の半導体装置のＡ−Ａ’断面を示し
ている。まず、図２に示すように、ｎ型の動作層領域２
３、ｎ＋コンタクト層２２の形成されたエピ基板にフォ
トレジストでパターンを形成し、ソース・ドレイン領域
以外のｎ＋コンタクト層２２をエッチングして除去する
（ｎ＋コンタクト層２２の形成工程）。ここでドレイン
側のｎ＋層領域１８の頂点にのみ面取りを形成するよう
に第１フォトレジストパターン２１を形成する。次に、
図３に示すように、第１フォトレジストパターン２１を
除去した後、動作層領域１６を第２フォトレジストパタ
ーン２８でカバーし、アイソレーション注入領域１２を
形成するべき領域に、例えばホウ素（元素記号：Ｂ）イ
オンを加速電圧７０ＫｅＶ、ドーズ量５×１０１２ｃｍ
−２でイオン注入する（アイソレーション注入領域１２
の注入工程）。なお、アイソレーション注入領域１２を
形成するイオンは酸素でも可能である。その後、図４に
示すように、全面にＳｉＯ２等の絶縁層２５を堆積する
（絶縁層２５の形成工程）。次に、図５に示すように、
フォトレジストでソース電極１３及びドレイン電極１１
（同図では不図示）の部分に開口パターン２７を形成
し、絶縁層２５をウェットエッチング等で開口する。そ
の後、ＡｕＧｅ／Ｎｉ系の金属を蒸着、リフトオフ法等
により形成し、アロイを行うことでソース−ドレイン間
のオーミック電極（ソース電極１３参照）を形成する
（ソース−ドレインオーミック電極形成工程）。その
後、通常の方法でゲート電極（不図示）を形成すること
で本実施形態のＦＥＴ構造の作成が完成する。
形態の半導体製造方法を説明するためのプロセス図であ
って、それぞれ図１の半導体装置のＡ−Ａ’断面を示し
ている。まず、図２に示すように、ｎ型の動作層領域２
３、ｎ＋コンタクト層２２の形成されたエピ基板にフォ
トレジストでパターンを形成し、ソース・ドレイン領域
以外のｎ＋コンタクト層２２をエッチングして除去する
（ｎ＋コンタクト層２２の形成工程）。ここでドレイン
側のｎ＋層領域１８の頂点にのみ面取りを形成するよう
に第１フォトレジストパターン２１を形成する。次に、
図３に示すように、第１フォトレジストパターン２１を
除去した後、動作層領域１６を第２フォトレジストパタ
ーン２８でカバーし、アイソレーション注入領域１２を
形成するべき領域に、例えばホウ素（元素記号：Ｂ）イ
オンを加速電圧７０ＫｅＶ、ドーズ量５×１０１２ｃｍ
−２でイオン注入する（アイソレーション注入領域１２
の注入工程）。なお、アイソレーション注入領域１２を
形成するイオンは酸素でも可能である。その後、図４に
示すように、全面にＳｉＯ２等の絶縁層２５を堆積する
（絶縁層２５の形成工程）。次に、図５に示すように、
フォトレジストでソース電極１３及びドレイン電極１１
（同図では不図示）の部分に開口パターン２７を形成
し、絶縁層２５をウェットエッチング等で開口する。そ
の後、ＡｕＧｅ／Ｎｉ系の金属を蒸着、リフトオフ法等
により形成し、アロイを行うことでソース−ドレイン間
のオーミック電極（ソース電極１３参照）を形成する
（ソース−ドレインオーミック電極形成工程）。その
後、通常の方法でゲート電極（不図示）を形成すること
で本実施形態のＦＥＴ構造の作成が完成する。
【０００９】図６は本実施形態のドレインの電圧−電流
特性を示している。横軸はドレイン電圧、縦軸はドレイ
ン電流である。図中Ｌ１は、ドレイン側に面取りを設け
るとともにソース側に面取りを設けない半導体装置（本
実施形態）におけるドレインの電圧−電流特性、Ｌ
２は、ドレイン側及びソース側に面取りを設けた半導体
装置（従来技術）におけるドレインの電圧−電流特性を
示している。例えばゲート幅３０μｍ程度の素子（半導
体装置）では、ソース側に１〜２μｍ程度の面取りを設
けた場合、約１０％近くソース抵抗が増大する。これに
より図６のＬ２に示すようにゲートバイアス０Ｖにおけ
るＦＥＴの飽和電圧が本実施形態に比べて１０％増加す
る結果、電力付加効率で２％程度の劣化を引き起こして
しまう。
特性を示している。横軸はドレイン電圧、縦軸はドレイ
ン電流である。図中Ｌ１は、ドレイン側に面取りを設け
るとともにソース側に面取りを設けない半導体装置（本
実施形態）におけるドレインの電圧−電流特性、Ｌ
２は、ドレイン側及びソース側に面取りを設けた半導体
装置（従来技術）におけるドレインの電圧−電流特性を
示している。例えばゲート幅３０μｍ程度の素子（半導
体装置）では、ソース側に１〜２μｍ程度の面取りを設
けた場合、約１０％近くソース抵抗が増大する。これに
より図６のＬ２に示すようにゲートバイアス０Ｖにおけ
るＦＥＴの飽和電圧が本実施形態に比べて１０％増加す
る結果、電力付加効率で２％程度の劣化を引き起こして
しまう。
【００１０】以上説明したように第１実施形態によれ
ば、ドレイン側に面取りを設けるとともに、ソース側に
は面取りを設けない構造とすることにより、ソース抵抗
の増大を引き起こすことなく、ドレイン側ｎ＋エッジで
の電界集中を緩和し、ｎ＋層領域１８の各頂点に生じる
電界集中を緩和し素子破壊に対する耐性を保ちつつ、高
性能化を図ることができるといった効果を奏する。
ば、ドレイン側に面取りを設けるとともに、ソース側に
は面取りを設けない構造とすることにより、ソース抵抗
の増大を引き起こすことなく、ドレイン側ｎ＋エッジで
の電界集中を緩和し、ｎ＋層領域１８の各頂点に生じる
電界集中を緩和し素子破壊に対する耐性を保ちつつ、高
性能化を図ることができるといった効果を奏する。
【００１１】（第２実施形態）図７は、本発明にかかる
第２実施形態の半導体装置の構造（ＦＥＴ構造）を説明
するための素子上面図である。本実施形態は、第１実施
形態と同様にドレイン側のｎ＋層領域１８の頂点に面取
りを設け、ソース側の頂点には面取りを設けない構造を
採用し、さらにドレイン側からソース側に向かって動作
層領域１６をドレイン電極１１側へ広げた構造とした点
に特徴を有している。本実施形態の製造は第１実施形態
の製造方法においてｎ＋コンタクト層２２の形成工程、
アイソレーション注入領域１２の注入工程、およびソー
ス−ドレインオーミック電極形成工程のマスクパターン
を変更することで簡単に対応できる。第２実施形態によ
れば、ドレイン側の電界集中を緩和しつつ、第１実施形
態よりもさらに数％ソース抵抗を低減することが可能と
なる。
第２実施形態の半導体装置の構造（ＦＥＴ構造）を説明
するための素子上面図である。本実施形態は、第１実施
形態と同様にドレイン側のｎ＋層領域１８の頂点に面取
りを設け、ソース側の頂点には面取りを設けない構造を
採用し、さらにドレイン側からソース側に向かって動作
層領域１６をドレイン電極１１側へ広げた構造とした点
に特徴を有している。本実施形態の製造は第１実施形態
の製造方法においてｎ＋コンタクト層２２の形成工程、
アイソレーション注入領域１２の注入工程、およびソー
ス−ドレインオーミック電極形成工程のマスクパターン
を変更することで簡単に対応できる。第２実施形態によ
れば、ドレイン側の電界集中を緩和しつつ、第１実施形
態よりもさらに数％ソース抵抗を低減することが可能と
なる。
【００１２】（第３実施形態）図８は、本発明にかかる
第３実施形態の半導体装置の構造（ＦＥＴ構造）を説明
するための素子上面図である。本実施形態は、選択イオ
ン注入を用いて動作層領域１６およびｎ＋コンタクト層
２２を形成するＦＥＴ構造を有する半導体装置であっ
て、動作層領域１６とｎ＋コンタクト層２２の形成（図
１及び図２参照）にイオン注入を用い、ソース側のｎ＋
コンタクト層２２およびソースオーミック電極幅をドレ
イン側よりも広げ、第１実施形態と同様にドレイン側の
ｎ＋層領域１８の頂点に面取りを設け、ソース側の頂点
には面取りを設けないＦＥＴ構造とした点に特徴を有し
ている。第３実施形態によれば、第２実施形態と同様の
効果を得ることができる。
第３実施形態の半導体装置の構造（ＦＥＴ構造）を説明
するための素子上面図である。本実施形態は、選択イオ
ン注入を用いて動作層領域１６およびｎ＋コンタクト層
２２を形成するＦＥＴ構造を有する半導体装置であっ
て、動作層領域１６とｎ＋コンタクト層２２の形成（図
１及び図２参照）にイオン注入を用い、ソース側のｎ＋
コンタクト層２２およびソースオーミック電極幅をドレ
イン側よりも広げ、第１実施形態と同様にドレイン側の
ｎ＋層領域１８の頂点に面取りを設け、ソース側の頂点
には面取りを設けないＦＥＴ構造とした点に特徴を有し
ている。第３実施形態によれば、第２実施形態と同様の
効果を得ることができる。
【００１３】なお、本発明が上記各実施形態に限定され
ず、本発明の技術思想の範囲内において、各実施形態は
適宜変更され得ることは明らかである。また上記構成部
材の数、位置、形状等は上記実施の形態に限定されず、
本発明を実施する上で好適な数、位置、形状等にするこ
とができる。また、各図において、同一構成要素には同
一符号を付している。
ず、本発明の技術思想の範囲内において、各実施形態は
適宜変更され得ることは明らかである。また上記構成部
材の数、位置、形状等は上記実施の形態に限定されず、
本発明を実施する上で好適な数、位置、形状等にするこ
とができる。また、各図において、同一構成要素には同
一符号を付している。
【００１４】
【発明の効果】本発明は以上のように構成されているの
で、以下に掲げる効果を奏する。ソース抵抗を増加させ
ることなく、ｎ＋層領域の各頂点に生じる電界集中を緩
和し素子破壊に対する耐性を保ちつつ、高性能化を図る
ことができる半導体装置を提供することが可能となる。
で、以下に掲げる効果を奏する。ソース抵抗を増加させ
ることなく、ｎ＋層領域の各頂点に生じる電界集中を緩
和し素子破壊に対する耐性を保ちつつ、高性能化を図る
ことができる半導体装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明にかかる第１実施形態の半導体装置の構
造（ＦＥＴ構造）を説明するための素子上面図である。
造（ＦＥＴ構造）を説明するための素子上面図である。
【図２】本発明にかかる第１実施形態の半導体製造方法
におけるｎ＋コンタクト層の形成工程を説明するための
プロセス図である。
におけるｎ＋コンタクト層の形成工程を説明するための
プロセス図である。
【図３】本発明にかかる第１実施形態の半導体製造方法
におけるアイソレーション注入領域の注入工程を説明す
るためのプロセス図である。
におけるアイソレーション注入領域の注入工程を説明す
るためのプロセス図である。
【図４】本発明にかかる第１実施形態の半導体製造方法
における絶縁層の形成工程を説明するためのプロセス図
である。
における絶縁層の形成工程を説明するためのプロセス図
である。
【図５】本発明にかかる第１実施形態の半導体製造方法
におけるソース−ドレインオーミック電極形成工程を説
明するためのプロセス図である。
におけるソース−ドレインオーミック電極形成工程を説
明するためのプロセス図である。
【図６】本実施形態のドレインの電圧−電流特性を示し
ている。
ている。
【図７】本発明にかかる第２実施形態の半導体装置の構
造（ＦＥＴ構造）を説明するための素子上面図である。
造（ＦＥＴ構造）を説明するための素子上面図である。
【図８】本発明にかかる第３実施形態の半導体装置の構
造（ＦＥＴ構造）を説明するための素子上面図である。
造（ＦＥＴ構造）を説明するための素子上面図である。
【図９】従来技術の半導体装置の構造（ＦＥＴ構造）を
説明するための素子上面図である。
説明するための素子上面図である。
１１…ドレイン電極 １２…アイソレーション注入領域 １３…ソース電極 １４…ゲート電極フィンガー １６…動作層領域 １８…ｎ＋層領域 ２１…第１フォトレジストパターン ２２…ｎ＋コンタクト層 ２３…ｎ型の動作層領域 ２５…絶縁層 ２７…開口パターン ２８…第２フォトレジストパターン
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/812
Claims (7)
- 【請求項１】 第１の方向にアイソレーション領域が設
けられ、前記アイソレーション領域上に一端が形成され
た真直ぐな矩形のゲート電極が前記アイソレーション領
域と直交する方向に延在し、前記ゲート電極の両側にソ
ース領域及びドレイン領域の高濃度不純物領域が前記ゲ
ート電極と離間して設けられた半導体装置であって、前記ゲート電極と前記アイソレーション領域境界との交
点近傍のドレイン側の前記高濃度不純物領域のコーナー
部 が面取りされているともに、ソース側の前記高濃度不
純物領域のコーナー部は面取りされていないＦＥＴ構造
を有することを特徴とする半導体装置。 - 【請求項２】 前記高濃度不純物領域はメサ状のｎ+層
領域であることを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 前記ソース側のチャネル幅が前記ドレイ
ン側よりも広く形成されていることを特徴とする請求項
１又は２に記載の半導体装置。 - 【請求項４】 前記ソース側の高濃度不純物領域のゲー
ト幅方向の幅が前記ドレイン側よりも大きく形成されて
いることを特徴とする請求項１又は２に記載の半導体装
置。 - 【請求項５】 第１の方向にアイソレーション領域が設
けられ、前記アイソレーション領域上に一端が形成され
た真直ぐな矩形のゲート電極が前記アイソレーション領
域と直交する方向に延在し、前記ゲート電極の両側にソ
ース領域及びドレイン領域の高濃度不純物領域が設けら
れた半導体製造方法であって、前記高濃度不純物領域 をメサ状にエッチングしてリセス
を形成する工程と、前記ゲート電極と前記アイソレーション領域境界との交
点近傍の ドレイン側の前記高濃度不純物領域のコーナー
部のみ面取りを設けるとともに、ソース側の前記高濃度
不純物領域のコーナー部には面取りを設けない工程とを
有することを特徴とする半導体製造方法。 - 【請求項６】 前記ソース側のチャネル幅を前記ドレイ
ン側よりも広げて形成することを特徴とする請求項５に
記載の半導体製造方法。 - 【請求項７】 前記ソース側の高濃度不純物領域のゲー
ト幅方向の幅を前記 ドレイン側よりも大きく形成するこ
とを特徴とする請求項５に記載の半導体製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05523599A JP3307359B2 (ja) | 1999-03-03 | 1999-03-03 | 半導体装置及び半導体製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05523599A JP3307359B2 (ja) | 1999-03-03 | 1999-03-03 | 半導体装置及び半導体製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000252301A JP2000252301A (ja) | 2000-09-14 |
| JP3307359B2 true JP3307359B2 (ja) | 2002-07-24 |
Family
ID=12992953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05523599A Expired - Fee Related JP3307359B2 (ja) | 1999-03-03 | 1999-03-03 | 半導体装置及び半導体製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3307359B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5672785B2 (ja) * | 2010-06-15 | 2015-02-18 | 富士通株式会社 | 半導体装置及び半導体装置の製造方法 |
-
1999
- 1999-03-03 JP JP05523599A patent/JP3307359B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000252301A (ja) | 2000-09-14 |
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