JP2000252301A - 半導体装置及び半導体製造方法 - Google Patents
半導体装置及び半導体製造方法Info
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- JP2000252301A JP2000252301A JP11055235A JP5523599A JP2000252301A JP 2000252301 A JP2000252301 A JP 2000252301A JP 11055235 A JP11055235 A JP 11055235A JP 5523599 A JP5523599 A JP 5523599A JP 2000252301 A JP2000252301 A JP 2000252301A
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Abstract
(57)【要約】
【課題】 本発明は、ソース抵抗を増加させることな
く、ｎ＋層領域の各頂点に生じる電界集中を緩和し素子
破壊に対する耐性を保ちつつ、高性能化を図る半導体装
置及び半導体製造方法を提供することを課題とする。 【解決手段】 ソース抵抗を増加させることなくｎ＋層
領域の各頂点に生じる電界集中の緩和を図る半導体装置
であって、ｎ＋層領域をメサ状にエッチングしてリセス
が形成され、メサ部分の頂点の中でドレイン側の頂点の
み面取りが設けられるとともに、ソース側には面取りが
設けられていないＦＥＴ構造を有する。
く、ｎ＋層領域の各頂点に生じる電界集中を緩和し素子
破壊に対する耐性を保ちつつ、高性能化を図る半導体装
置及び半導体製造方法を提供することを課題とする。 【解決手段】 ソース抵抗を増加させることなくｎ＋層
領域の各頂点に生じる電界集中の緩和を図る半導体装置
であって、ｎ＋層領域をメサ状にエッチングしてリセス
が形成され、メサ部分の頂点の中でドレイン側の頂点の
み面取りが設けられるとともに、ソース側には面取りが
設けられていないＦＥＴ構造を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体技術に係
り、特にソース抵抗を増加させることなく、ｎ＋層領域
の各頂点に生じる電界集中を緩和し素子破壊に対する耐
性を保ちつつ、高性能化を図ることができる半導体装置
及び半導体製造方法に関する。
り、特にソース抵抗を増加させることなく、ｎ＋層領域
の各頂点に生じる電界集中を緩和し素子破壊に対する耐
性を保ちつつ、高性能化を図ることができる半導体装置
及び半導体製造方法に関する。
【０００２】
【従来の技術】図９は、従来技術の半導体装置の構造
（ＦＥＴ構造）を説明するための素子上面図である。図
９を参照すると、ソース電極Ｐ１３が形成されているソ
ース領域及びドレイン電極Ｐ１１が形成されているドレ
イン領域にエッチングによりｎ＋層領域Ｐ１８が形成さ
れ、ｎ＋層領域Ｐ１８間に動作層領域Ｐ１６が形成さ
れ、イオン注入によってアイソレーション注入領域Ｐ１
２が形成され、ソース側のｎ ＋層領域Ｐ１８とドレイン
側のｎ＋層領域Ｐ１８間にゲート電極フィンガーＰ１４
が形成され、ドレイン側及びソース側のｎ＋層領域Ｐ１
８の頂点に面取りを設けたＦＥＴ構造となっている。こ
のような従来技術としては、例えば、特開平１０−９８
１８０号公報（第１従来技術）、特開平５−２３５０４
９号公報（第２従来技術）に記載のものがある。すなわ
ち第１従来技術は、半導体基板上に複数の半導体層を積
層した積層構造部の表面にソース電極及びドレイン電極
を離間して設け、これらソース電極とドレイン電極との
間に積層構造部の表面側から基板側に向けて凹溝状のリ
セス領域を設け、このリセス領域の底部にゲート電極を
立設してなる電界効果トランジスタにおいて、基板の面
方位が（１００）面から傾斜した面方位を持ち、リセス
領域におけるソース電極側の側壁面とリセス底面の成す
角度と、ドレイン電極側の側壁面とリセス底面の成す角
度とが異なる電界効果トランジスタである。また第２従
来技術は、基板面を（１００）面から（０１／１）方向
へ任意の角度傾斜させた半導体基板を用いて、その上に
形成したｎ型動作層のゲート電極形成個所に左右非対称
なリセス領域を形成し、リセス領域内にゲート電極を形
成したものである。このようなＦＥＴ構造を高出力デバ
イスとして高ドレイン電圧で動作させた場合、ゲート−
ドレイン間に高電圧がかかるためドレイン側の面取りは
電界集中による素子破壊を抑制するために有効に働く。
（ＦＥＴ構造）を説明するための素子上面図である。図
９を参照すると、ソース電極Ｐ１３が形成されているソ
ース領域及びドレイン電極Ｐ１１が形成されているドレ
イン領域にエッチングによりｎ＋層領域Ｐ１８が形成さ
れ、ｎ＋層領域Ｐ１８間に動作層領域Ｐ１６が形成さ
れ、イオン注入によってアイソレーション注入領域Ｐ１
２が形成され、ソース側のｎ ＋層領域Ｐ１８とドレイン
側のｎ＋層領域Ｐ１８間にゲート電極フィンガーＰ１４
が形成され、ドレイン側及びソース側のｎ＋層領域Ｐ１
８の頂点に面取りを設けたＦＥＴ構造となっている。こ
のような従来技術としては、例えば、特開平１０−９８
１８０号公報（第１従来技術）、特開平５−２３５０４
９号公報（第２従来技術）に記載のものがある。すなわ
ち第１従来技術は、半導体基板上に複数の半導体層を積
層した積層構造部の表面にソース電極及びドレイン電極
を離間して設け、これらソース電極とドレイン電極との
間に積層構造部の表面側から基板側に向けて凹溝状のリ
セス領域を設け、このリセス領域の底部にゲート電極を
立設してなる電界効果トランジスタにおいて、基板の面
方位が（１００）面から傾斜した面方位を持ち、リセス
領域におけるソース電極側の側壁面とリセス底面の成す
角度と、ドレイン電極側の側壁面とリセス底面の成す角
度とが異なる電界効果トランジスタである。また第２従
来技術は、基板面を（１００）面から（０１／１）方向
へ任意の角度傾斜させた半導体基板を用いて、その上に
形成したｎ型動作層のゲート電極形成個所に左右非対称
なリセス領域を形成し、リセス領域内にゲート電極を形
成したものである。このようなＦＥＴ構造を高出力デバ
イスとして高ドレイン電圧で動作させた場合、ゲート−
ドレイン間に高電圧がかかるためドレイン側の面取りは
電界集中による素子破壊を抑制するために有効に働く。
【０００３】
【発明が解決しようとする課題】しかしながら従来技術
には、ソース側にはドレイン側ほどの高電界が生じない
にもかかわらず、ドレイン側及びソース側のｎ＋層領域
Ｐ１８の頂点に面取りを設けているため、ＦＥＴのチャ
ネル幅を狭めることとなり、その結果、ソース抵抗の増
大を引き起こし、高周波でのＦＥＴ特性が劣化するおそ
れがあるという問題点があった。
には、ソース側にはドレイン側ほどの高電界が生じない
にもかかわらず、ドレイン側及びソース側のｎ＋層領域
Ｐ１８の頂点に面取りを設けているため、ＦＥＴのチャ
ネル幅を狭めることとなり、その結果、ソース抵抗の増
大を引き起こし、高周波でのＦＥＴ特性が劣化するおそ
れがあるという問題点があった。
【０００４】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、ソース抵抗を増加
させることなく、ｎ＋層領域の各頂点に生じる電界集中
を緩和し素子破壊に対する耐性を保ちつつ、高性能化を
図る半導体装置及び半導体製造方法を提供する点にあ
る。
のであり、その目的とするところは、ソース抵抗を増加
させることなく、ｎ＋層領域の各頂点に生じる電界集中
を緩和し素子破壊に対する耐性を保ちつつ、高性能化を
図る半導体装置及び半導体製造方法を提供する点にあ
る。
【０００５】
【課題を解決するための手段】本発明の請求項１に記載
の要旨は、ソース抵抗を増加させることなくｎ＋層領域
の各頂点に生じる電界集中の緩和を図る半導体装置であ
って、ｎ＋層領域をメサ状にエッチングしてリセスが形
成され、メサ部分の頂点の中でドレイン側の頂点のみ面
取りが設けられるとともに、ソース側には面取りが設け
られていないＦＥＴ構造を有することを特徴とする半導
体装置に存する。また本発明の請求項２に記載の要旨
は、ソース抵抗を増加させることなくｎ＋層領域の各頂
点に生じる電界集中の緩和を図る半導体装置であって、
ｎ＋層領域をメサ状にエッチングしてリセスが形成さ
れ、メサ部分の頂点の中でドレイン側の頂点のみ面取り
が形成されるとともに、ソース側には面取りを形成せ
ず、当該ソース側のチャネル幅が当該ドレイン側より広
く形成されているＦＥＴ構造を有することを特徴とする
半導体装置に存する。また本発明の請求項３に記載の要
旨は、ソース抵抗を増加させることなくｎ＋層領域の各
頂点に生じる電界集中の緩和を図る半導体装置であっ
て、選択イオン注入を用いて動作層領域およびｎ＋コン
タクト層が形成され、ソース側のｎ＋コンタクト層の幅
をドレイン側よりも大きく形成し、当該ｎ＋コンタクト
層のドレイン側の頂点のみに面取りを形成するととも
に、当該ｎ＋コンタクト層のソース側には面取りが形成
されていないＦＥＴ構造を有することを特徴とする半導
体装置に存する。また本発明の請求項４に記載の要旨
は、ソース抵抗を増加させることなくｎ＋層領域の各頂
点に生じる電界集中の緩和を図るＦＥＴ構造工程を備え
た半導体製造方法であって、前記ＦＥＴ構造工程は、ｎ
＋層領域をメサ状にエッチングしてリセスを形成する工
程と、メサ部分の頂点の中でドレイン側の頂点のみに面
取りを設けるとともに、ソース側には面取りを設けない
工程とを有することを特徴とする半導体製造方法に存す
る。また本発明の請求項５に記載の要旨は、ソース抵抗
を増加させることなくｎ＋層領域の各頂点に生じる電界
集中の緩和を図るＦＥＴ構造工程を備えた半導体製造方
法であって、前記ＦＥＴ構造工程は、ｎ＋層領域をメサ
状にエッチングしてリセスを形成する工程と、メサ部分
の頂点の中でドレイン側の頂点のみに面取りを設けると
ともに、ソース側には面取りを設けない工程と、当該ソ
ース側のチャネル幅を当該ドレイン側より広げて形成す
る工程とを有することを特徴とする半導体製造方法に存
する。また本発明の請求項６に記載の要旨は、ソース抵
抗を増加させることなくｎ＋層領域の各頂点に生じる電
界集中の緩和を図るＦＥＴ構造工程を備えた半導体製造
方法であって、前記ＦＥＴ構造工程は、選択イオン注入
を用いて動作層領域およびｎ＋コンタクト層を形成する
工程と、ソース側のｎ＋コンタクト層の幅をドレイン側
よりも大きく形成する工程と、当該ｎ＋コンタクト層の
ドレイン側の頂点のみに面取りを形成するとともに、当
該ｎ＋コンタクト層のソース側には面取りを形成しない
工程とを有することを特徴とする半導体製造方法に存す
る。
の要旨は、ソース抵抗を増加させることなくｎ＋層領域
の各頂点に生じる電界集中の緩和を図る半導体装置であ
って、ｎ＋層領域をメサ状にエッチングしてリセスが形
成され、メサ部分の頂点の中でドレイン側の頂点のみ面
取りが設けられるとともに、ソース側には面取りが設け
られていないＦＥＴ構造を有することを特徴とする半導
体装置に存する。また本発明の請求項２に記載の要旨
は、ソース抵抗を増加させることなくｎ＋層領域の各頂
点に生じる電界集中の緩和を図る半導体装置であって、
ｎ＋層領域をメサ状にエッチングしてリセスが形成さ
れ、メサ部分の頂点の中でドレイン側の頂点のみ面取り
が形成されるとともに、ソース側には面取りを形成せ
ず、当該ソース側のチャネル幅が当該ドレイン側より広
く形成されているＦＥＴ構造を有することを特徴とする
半導体装置に存する。また本発明の請求項３に記載の要
旨は、ソース抵抗を増加させることなくｎ＋層領域の各
頂点に生じる電界集中の緩和を図る半導体装置であっ
て、選択イオン注入を用いて動作層領域およびｎ＋コン
タクト層が形成され、ソース側のｎ＋コンタクト層の幅
をドレイン側よりも大きく形成し、当該ｎ＋コンタクト
層のドレイン側の頂点のみに面取りを形成するととも
に、当該ｎ＋コンタクト層のソース側には面取りが形成
されていないＦＥＴ構造を有することを特徴とする半導
体装置に存する。また本発明の請求項４に記載の要旨
は、ソース抵抗を増加させることなくｎ＋層領域の各頂
点に生じる電界集中の緩和を図るＦＥＴ構造工程を備え
た半導体製造方法であって、前記ＦＥＴ構造工程は、ｎ
＋層領域をメサ状にエッチングしてリセスを形成する工
程と、メサ部分の頂点の中でドレイン側の頂点のみに面
取りを設けるとともに、ソース側には面取りを設けない
工程とを有することを特徴とする半導体製造方法に存す
る。また本発明の請求項５に記載の要旨は、ソース抵抗
を増加させることなくｎ＋層領域の各頂点に生じる電界
集中の緩和を図るＦＥＴ構造工程を備えた半導体製造方
法であって、前記ＦＥＴ構造工程は、ｎ＋層領域をメサ
状にエッチングしてリセスを形成する工程と、メサ部分
の頂点の中でドレイン側の頂点のみに面取りを設けると
ともに、ソース側には面取りを設けない工程と、当該ソ
ース側のチャネル幅を当該ドレイン側より広げて形成す
る工程とを有することを特徴とする半導体製造方法に存
する。また本発明の請求項６に記載の要旨は、ソース抵
抗を増加させることなくｎ＋層領域の各頂点に生じる電
界集中の緩和を図るＦＥＴ構造工程を備えた半導体製造
方法であって、前記ＦＥＴ構造工程は、選択イオン注入
を用いて動作層領域およびｎ＋コンタクト層を形成する
工程と、ソース側のｎ＋コンタクト層の幅をドレイン側
よりも大きく形成する工程と、当該ｎ＋コンタクト層の
ドレイン側の頂点のみに面取りを形成するとともに、当
該ｎ＋コンタクト層のソース側には面取りを形成しない
工程とを有することを特徴とする半導体製造方法に存す
る。
【０００６】
【発明の実施の形態】高出力用途のＧａＡｓ電界効果型
トランジスタは通常高出力を得るために高ドレイン電圧
で動作している。その場合、ゲート−ドレイン間に高電
圧がかかるためドレイン側ゲートエッジが高電界にな
る。この時、ゲートフィンガーの両端部の動作層領域と
アイソレーション注入領域の境界領域はバイアスしない
状態でもｎ−ｉ構造による内蔵電界が生じるため電界集
中が起こりやすくなっている。そのため、あるしきい値
電界を越えた場合に破壊が生じやすいという問題があ
る。この問題を改善するためにｎ＋層領域のエッジに面
取りを設ける構造が採用されているが、ソース側に面取
りを設けた場合、チャネル幅が縮小することによるソー
ス抵抗の増加が生じ、素子特性を低下させるという問題
がある。以下に示す各実施形態は、このような問題点を
解決することを目的とし、素子破壊に対する信頼性を保
ちつつ素子特性が向上したＦＥＴ構造を有する点にあ
り、特に高出力用途のＧａＡｓ電界効果型トランジスタ
に適用できる点に特徴を有している。
トランジスタは通常高出力を得るために高ドレイン電圧
で動作している。その場合、ゲート−ドレイン間に高電
圧がかかるためドレイン側ゲートエッジが高電界にな
る。この時、ゲートフィンガーの両端部の動作層領域と
アイソレーション注入領域の境界領域はバイアスしない
状態でもｎ−ｉ構造による内蔵電界が生じるため電界集
中が起こりやすくなっている。そのため、あるしきい値
電界を越えた場合に破壊が生じやすいという問題があ
る。この問題を改善するためにｎ＋層領域のエッジに面
取りを設ける構造が採用されているが、ソース側に面取
りを設けた場合、チャネル幅が縮小することによるソー
ス抵抗の増加が生じ、素子特性を低下させるという問題
がある。以下に示す各実施形態は、このような問題点を
解決することを目的とし、素子破壊に対する信頼性を保
ちつつ素子特性が向上したＦＥＴ構造を有する点にあ
り、特に高出力用途のＧａＡｓ電界効果型トランジスタ
に適用できる点に特徴を有している。
【０００７】（第１実施形態）図１は、本発明にかかる
第１実施形態の半導体装置の構造（ＦＥＴ構造）を説明
するための素子上面図である。本実施形態は、ｎ＋層領
域１８をメサ状にエッチングしてリセスが形成されたＦ
ＥＴ構造を有する半導体装置であって、メサ部分の頂点
の中でドレイン側の頂点のみ面取りを設け、ソース側に
は面取りを行わないＦＥＴ構造としている点に特徴を有
している。図１を参照すると、本実施形態の半導体装置
は、ソース電極１３が形成されているソース領域及びド
レイン電極１１が形成されているドレイン領域にエッチ
ングによりｎ＋層領域１８が形成され、ｎ＋層領域１８
間に動作層領域１６が形成され、イオン注入によってア
イソレーション注入領域１２が形成され、ソース側のｎ
＋層領域１８とドレイン側のｎ＋層領域１８間にゲート
電極フィンガー１４が形成され、ドレイン側のｎ＋層領
域１８の頂点にのみ面取りが設けられており、ソース側
のｎ＋層領域１８の頂点には面取りを設けないＦＥＴ構
造となっている。ここで、ドレイン側のｎ＋層領域１８
に設けられる面取り長さは１〜２μｍ程度である。
第１実施形態の半導体装置の構造（ＦＥＴ構造）を説明
するための素子上面図である。本実施形態は、ｎ＋層領
域１８をメサ状にエッチングしてリセスが形成されたＦ
ＥＴ構造を有する半導体装置であって、メサ部分の頂点
の中でドレイン側の頂点のみ面取りを設け、ソース側に
は面取りを行わないＦＥＴ構造としている点に特徴を有
している。図１を参照すると、本実施形態の半導体装置
は、ソース電極１３が形成されているソース領域及びド
レイン電極１１が形成されているドレイン領域にエッチ
ングによりｎ＋層領域１８が形成され、ｎ＋層領域１８
間に動作層領域１６が形成され、イオン注入によってア
イソレーション注入領域１２が形成され、ソース側のｎ
＋層領域１８とドレイン側のｎ＋層領域１８間にゲート
電極フィンガー１４が形成され、ドレイン側のｎ＋層領
域１８の頂点にのみ面取りが設けられており、ソース側
のｎ＋層領域１８の頂点には面取りを設けないＦＥＴ構
造となっている。ここで、ドレイン側のｎ＋層領域１８
に設けられる面取り長さは１〜２μｍ程度である。
【０００８】図２乃至図５は、本発明にかかる第１実施
形態の半導体製造方法を説明するためのプロセス図であ
って、それぞれ図１の半導体装置のＡ−Ａ’断面を示し
ている。まず、図２に示すように、ｎ型の動作層領域２
３、ｎ＋コンタクト層２２の形成されたエピ基板にフォ
トレジストでパターンを形成し、ソース・ドレイン領域
以外のｎ＋コンタクト層２２をエッチングして除去する
（ｎ＋コンタクト層２２の形成工程）。ここでドレイン
側のｎ＋層領域１８の頂点にのみ面取りを形成するよう
に第１フォトレジストパターン２１を形成する。次に、
図３に示すように、第１フォトレジストパターン２１を
除去した後、動作層領域１６を第２フォトレジストパタ
ーン２８でカバーし、アイソレーション注入領域１２を
形成するべき領域に、例えばホウ素（元素記号：Ｂ）イ
オンを加速電圧７０ＫｅＶ、ドーズ量５×１０１２ｃｍ
−２でイオン注入する（アイソレーション注入領域１２
の注入工程）。なお、アイソレーション注入領域１２を
形成するイオンは酸素でも可能である。その後、図４に
示すように、全面にＳｉＯ２等の絶縁層２５を堆積する
（絶縁層２５の形成工程）。次に、図５に示すように、
フォトレジストでソース電極１３及びドレイン電極１１
（同図では不図示）の部分に開口パターン２７を形成
し、絶縁層２５をウェットエッチング等で開口する。そ
の後、ＡｕＧｅ／Ｎｉ系の金属を蒸着、リフトオフ法等
により形成し、アロイを行うことでソース−ドレイン間
のオーミック電極（ソース電極１３参照）を形成する
（ソース−ドレインオーミック電極形成工程）。その
後、通常の方法でゲート電極（不図示）を形成すること
で本実施形態のＦＥＴ構造の作成が完成する。
形態の半導体製造方法を説明するためのプロセス図であ
って、それぞれ図１の半導体装置のＡ−Ａ’断面を示し
ている。まず、図２に示すように、ｎ型の動作層領域２
３、ｎ＋コンタクト層２２の形成されたエピ基板にフォ
トレジストでパターンを形成し、ソース・ドレイン領域
以外のｎ＋コンタクト層２２をエッチングして除去する
（ｎ＋コンタクト層２２の形成工程）。ここでドレイン
側のｎ＋層領域１８の頂点にのみ面取りを形成するよう
に第１フォトレジストパターン２１を形成する。次に、
図３に示すように、第１フォトレジストパターン２１を
除去した後、動作層領域１６を第２フォトレジストパタ
ーン２８でカバーし、アイソレーション注入領域１２を
形成するべき領域に、例えばホウ素（元素記号：Ｂ）イ
オンを加速電圧７０ＫｅＶ、ドーズ量５×１０１２ｃｍ
−２でイオン注入する（アイソレーション注入領域１２
の注入工程）。なお、アイソレーション注入領域１２を
形成するイオンは酸素でも可能である。その後、図４に
示すように、全面にＳｉＯ２等の絶縁層２５を堆積する
（絶縁層２５の形成工程）。次に、図５に示すように、
フォトレジストでソース電極１３及びドレイン電極１１
（同図では不図示）の部分に開口パターン２７を形成
し、絶縁層２５をウェットエッチング等で開口する。そ
の後、ＡｕＧｅ／Ｎｉ系の金属を蒸着、リフトオフ法等
により形成し、アロイを行うことでソース−ドレイン間
のオーミック電極（ソース電極１３参照）を形成する
（ソース−ドレインオーミック電極形成工程）。その
後、通常の方法でゲート電極（不図示）を形成すること
で本実施形態のＦＥＴ構造の作成が完成する。
【０００９】図６は本実施形態のドレインの電圧−電流
特性を示している。横軸はドレイン電圧、縦軸はドレイ
ン電流である。図中Ｌ１は、ドレイン側に面取りを設け
るとともにソース側に面取りを設けない半導体装置（本
実施形態）におけるドレインの電圧−電流特性、Ｌ
２は、ドレイン側及びソース側に面取りを設けた半導体
装置（従来技術）におけるドレインの電圧−電流特性を
示している。例えばゲート幅３０μｍ程度の素子（半導
体装置）では、ソース側に１〜２μｍ程度の面取りを設
けた場合、約１０％近くソース抵抗が増大する。これに
より図６のＬ２に示すようにゲートバイアス０Ｖにおけ
るＦＥＴの飽和電圧が本実施形態に比べて１０％増加す
る結果、電力付加効率で２％程度の劣化を引き起こして
しまう。
特性を示している。横軸はドレイン電圧、縦軸はドレイ
ン電流である。図中Ｌ１は、ドレイン側に面取りを設け
るとともにソース側に面取りを設けない半導体装置（本
実施形態）におけるドレインの電圧−電流特性、Ｌ
２は、ドレイン側及びソース側に面取りを設けた半導体
装置（従来技術）におけるドレインの電圧−電流特性を
示している。例えばゲート幅３０μｍ程度の素子（半導
体装置）では、ソース側に１〜２μｍ程度の面取りを設
けた場合、約１０％近くソース抵抗が増大する。これに
より図６のＬ２に示すようにゲートバイアス０Ｖにおけ
るＦＥＴの飽和電圧が本実施形態に比べて１０％増加す
る結果、電力付加効率で２％程度の劣化を引き起こして
しまう。
【００１０】以上説明したように第１実施形態によれ
ば、ドレイン側に面取りを設けるとともに、ソース側に
は面取りを設けない構造とすることにより、ソース抵抗
の増大を引き起こすことなく、ドレイン側ｎ＋エッジで
の電界集中を緩和し、ｎ＋層領域１８の各頂点に生じる
電界集中を緩和し素子破壊に対する耐性を保ちつつ、高
性能化を図ることができるといった効果を奏する。
ば、ドレイン側に面取りを設けるとともに、ソース側に
は面取りを設けない構造とすることにより、ソース抵抗
の増大を引き起こすことなく、ドレイン側ｎ＋エッジで
の電界集中を緩和し、ｎ＋層領域１８の各頂点に生じる
電界集中を緩和し素子破壊に対する耐性を保ちつつ、高
性能化を図ることができるといった効果を奏する。
【００１１】（第２実施形態）図７は、本発明にかかる
第２実施形態の半導体装置の構造（ＦＥＴ構造）を説明
するための素子上面図である。本実施形態は、第１実施
形態と同様にドレイン側のｎ＋層領域１８の頂点に面取
りを設け、ソース側の頂点には面取りを設けない構造を
採用し、さらにドレイン側からソース側に向かって動作
層領域１６をドレイン電極１１側へ広げた構造とした点
に特徴を有している。本実施形態の製造は第１実施形態
の製造方法においてｎ＋コンタクト層２２の形成工程、
アイソレーション注入領域１２の注入工程、およびソー
ス−ドレインオーミック電極形成工程のマスクパターン
を変更することで簡単に対応できる。第２実施形態によ
れば、ドレイン側の電界集中を緩和しつつ、第１実施形
態よりもさらに数％ソース抵抗を低減することが可能と
なる。
第２実施形態の半導体装置の構造（ＦＥＴ構造）を説明
するための素子上面図である。本実施形態は、第１実施
形態と同様にドレイン側のｎ＋層領域１８の頂点に面取
りを設け、ソース側の頂点には面取りを設けない構造を
採用し、さらにドレイン側からソース側に向かって動作
層領域１６をドレイン電極１１側へ広げた構造とした点
に特徴を有している。本実施形態の製造は第１実施形態
の製造方法においてｎ＋コンタクト層２２の形成工程、
アイソレーション注入領域１２の注入工程、およびソー
ス−ドレインオーミック電極形成工程のマスクパターン
を変更することで簡単に対応できる。第２実施形態によ
れば、ドレイン側の電界集中を緩和しつつ、第１実施形
態よりもさらに数％ソース抵抗を低減することが可能と
なる。
【００１２】（第３実施形態）図８は、本発明にかかる
第３実施形態の半導体装置の構造（ＦＥＴ構造）を説明
するための素子上面図である。本実施形態は、選択イオ
ン注入を用いて動作層領域１６およびｎ＋コンタクト層
２２を形成するＦＥＴ構造を有する半導体装置であっ
て、動作層領域１６とｎ＋コンタクト層２２の形成（図
１及び図２参照）にイオン注入を用い、ソース側のｎ＋
コンタクト層２２およびソースオーミック電極幅をドレ
イン側よりも広げ、第１実施形態と同様にドレイン側の
ｎ＋層領域１８の頂点に面取りを設け、ソース側の頂点
には面取りを設けないＦＥＴ構造とした点に特徴を有し
ている。第３実施形態によれば、第２実施形態と同様の
効果を得ることができる。
第３実施形態の半導体装置の構造（ＦＥＴ構造）を説明
するための素子上面図である。本実施形態は、選択イオ
ン注入を用いて動作層領域１６およびｎ＋コンタクト層
２２を形成するＦＥＴ構造を有する半導体装置であっ
て、動作層領域１６とｎ＋コンタクト層２２の形成（図
１及び図２参照）にイオン注入を用い、ソース側のｎ＋
コンタクト層２２およびソースオーミック電極幅をドレ
イン側よりも広げ、第１実施形態と同様にドレイン側の
ｎ＋層領域１８の頂点に面取りを設け、ソース側の頂点
には面取りを設けないＦＥＴ構造とした点に特徴を有し
ている。第３実施形態によれば、第２実施形態と同様の
効果を得ることができる。
【００１３】なお、本発明が上記各実施形態に限定され
ず、本発明の技術思想の範囲内において、各実施形態は
適宜変更され得ることは明らかである。また上記構成部
材の数、位置、形状等は上記実施の形態に限定されず、
本発明を実施する上で好適な数、位置、形状等にするこ
とができる。また、各図において、同一構成要素には同
一符号を付している。
ず、本発明の技術思想の範囲内において、各実施形態は
適宜変更され得ることは明らかである。また上記構成部
材の数、位置、形状等は上記実施の形態に限定されず、
本発明を実施する上で好適な数、位置、形状等にするこ
とができる。また、各図において、同一構成要素には同
一符号を付している。
【００１４】
【発明の効果】本発明は以上のように構成されているの
で、以下に掲げる効果を奏する。ソース抵抗を増加させ
ることなく、ｎ＋層領域の各頂点に生じる電界集中を緩
和し素子破壊に対する耐性を保ちつつ、高性能化を図る
ことができる半導体装置を提供することが可能となる。
で、以下に掲げる効果を奏する。ソース抵抗を増加させ
ることなく、ｎ＋層領域の各頂点に生じる電界集中を緩
和し素子破壊に対する耐性を保ちつつ、高性能化を図る
ことができる半導体装置を提供することが可能となる。
【図１】本発明にかかる第１実施形態の半導体装置の構
造（ＦＥＴ構造）を説明するための素子上面図である。
造（ＦＥＴ構造）を説明するための素子上面図である。
【図２】本発明にかかる第１実施形態の半導体製造方法
におけるｎ＋コンタクト層の形成工程を説明するための
プロセス図である。
におけるｎ＋コンタクト層の形成工程を説明するための
プロセス図である。
【図３】本発明にかかる第１実施形態の半導体製造方法
におけるアイソレーション注入領域の注入工程を説明す
るためのプロセス図である。
におけるアイソレーション注入領域の注入工程を説明す
るためのプロセス図である。
【図４】本発明にかかる第１実施形態の半導体製造方法
における絶縁層の形成工程を説明するためのプロセス図
である。
における絶縁層の形成工程を説明するためのプロセス図
である。
【図５】本発明にかかる第１実施形態の半導体製造方法
におけるソース−ドレインオーミック電極形成工程を説
明するためのプロセス図である。
におけるソース−ドレインオーミック電極形成工程を説
明するためのプロセス図である。
【図６】本実施形態のドレインの電圧−電流特性を示し
ている。
ている。
【図７】本発明にかかる第２実施形態の半導体装置の構
造（ＦＥＴ構造）を説明するための素子上面図である。
造（ＦＥＴ構造）を説明するための素子上面図である。
【図８】本発明にかかる第３実施形態の半導体装置の構
造（ＦＥＴ構造）を説明するための素子上面図である。
造（ＦＥＴ構造）を説明するための素子上面図である。
【図９】従来技術の半導体装置の構造（ＦＥＴ構造）を
説明するための素子上面図である。
説明するための素子上面図である。
１１…ドレイン電極 １２…アイソレーション注入領域 １３…ソース電極 １４…ゲート電極フィンガー １６…動作層領域 １８…ｎ＋層領域 ２１…第１フォトレジストパターン ２２…ｎ＋コンタクト層 ２３…ｎ型の動作層領域 ２５…絶縁層 ２７…開口パターン ２８…第２フォトレジストパターン
Claims (6)
- 【請求項１】 ソース抵抗を増加させることなくｎ＋層
領域の各頂点に生じる電界集中の緩和を図る半導体装置
であって、 ｎ＋層領域をメサ状にエッチングしてリセスが形成さ
れ、メサ部分の頂点の中でドレイン側の頂点のみ面取り
が設けられるとともに、ソース側には面取りが設けられ
ていないＦＥＴ構造を有することを特徴とする半導体装
置。 - 【請求項２】 ソース抵抗を増加させることなくｎ＋層
領域の各頂点に生じる電界集中の緩和を図る半導体装置
であって、 ｎ＋層領域をメサ状にエッチングしてリセスが形成さ
れ、メサ部分の頂点の中でドレイン側の頂点のみ面取り
が形成されるとともに、ソース側には面取りを形成せ
ず、当該ソース側のチャネル幅が当該ドレイン側より広
く形成されているＦＥＴ構造を有することを特徴とする
半導体装置。 - 【請求項３】 ソース抵抗を増加させることなくｎ＋層
領域の各頂点に生じる電界集中の緩和を図る半導体装置
であって、 選択イオン注入を用いて動作層領域およびｎ＋コンタク
ト層が形成され、ソース側のｎ＋コンタクト層の幅をド
レイン側よりも大きく形成し、当該ｎ＋コンタクト層の
ドレイン側の頂点のみに面取りを形成するとともに、当
該ｎ＋コンタクト層のソース側には面取りが形成されて
いないＦＥＴ構造を有することを特徴とする半導体装
置。 - 【請求項４】 ソース抵抗を増加させることなくｎ＋層
領域の各頂点に生じる電界集中の緩和を図るＦＥＴ構造
工程を備えた半導体製造方法であって、 前記ＦＥＴ構造工程は、 ｎ＋層領域をメサ状にエッチングしてリセスを形成する
工程と、 メサ部分の頂点の中でドレイン側の頂点のみに面取りを
設けるとともに、ソース側には面取りを設けない工程と
を有することを特徴とする半導体製造方法。 - 【請求項５】 ソース抵抗を増加させることなくｎ＋層
領域の各頂点に生じる電界集中の緩和を図るＦＥＴ構造
工程を備えた半導体製造方法であって、 前記ＦＥＴ構造工程は、 ｎ＋層領域をメサ状にエッチングしてリセスを形成する
工程と、 メサ部分の頂点の中でドレイン側の頂点のみに面取りを
設けるとともに、ソース側には面取りを設けない工程
と、 当該ソース側のチャネル幅を当該ドレイン側より広げて
形成する工程とを有することを特徴とする半導体製造方
法。 - 【請求項６】 ソース抵抗を増加させることなくｎ＋層
領域の各頂点に生じる電界集中の緩和を図るＦＥＴ構造
工程を備えた半導体製造方法であって、 前記ＦＥＴ構造工程は、 選択イオン注入を用いて動作層領域およびｎ＋コンタク
ト層を形成する工程と、 ソース側のｎ＋コンタクト層の幅をドレイン側よりも大
きく形成する工程と、 当該ｎ＋コンタクト層のドレイン側の頂点のみに面取り
を形成するとともに、当該ｎ＋コンタクト層のソース側
には面取りを形成しない工程とを有することを特徴とす
る半導体製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05523599A JP3307359B2 (ja) | 1999-03-03 | 1999-03-03 | 半導体装置及び半導体製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05523599A JP3307359B2 (ja) | 1999-03-03 | 1999-03-03 | 半導体装置及び半導体製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000252301A true JP2000252301A (ja) | 2000-09-14 |
| JP3307359B2 JP3307359B2 (ja) | 2002-07-24 |
Family
ID=12992953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05523599A Expired - Fee Related JP3307359B2 (ja) | 1999-03-03 | 1999-03-03 | 半導体装置及び半導体製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3307359B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012004208A (ja) * | 2010-06-15 | 2012-01-05 | Fujitsu Ltd | 半導体装置及び半導体装置の製造方法 |
-
1999
- 1999-03-03 JP JP05523599A patent/JP3307359B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012004208A (ja) * | 2010-06-15 | 2012-01-05 | Fujitsu Ltd | 半導体装置及び半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3307359B2 (ja) | 2002-07-24 |
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