JPH0722616A - Ｍｏｓ型半導体装置およびその製造方法 - Google Patents
Ｍｏｓ型半導体装置およびその製造方法Info
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- JPH0722616A JPH0722616A JP16686093A JP16686093A JPH0722616A JP H0722616 A JPH0722616 A JP H0722616A JP 16686093 A JP16686093 A JP 16686093A JP 16686093 A JP16686093 A JP 16686093A JP H0722616 A JPH0722616 A JP H0722616A
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-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】
【目的】 駆動力を低下させずに、寄生容量であるゲー
トドレインオーバラップ容量及び接合容量が小さい半導
体装置及び半導体装置の製造方法を提供する。 【構成】 ドレイン側の低濃度拡散層４上だけに厚いゲ
ート酸化膜２を有することが特徴である。すなわちソー
ス側の低濃度拡散層４の寄生抵抗を増加させることなく
駆動力を保ったままで、ドレイン側のミラー容量として
働くゲートドレインオーバラップ容量を減少させること
ができ、素子の遅延時間を大幅に改善することができ
る。
トドレインオーバラップ容量及び接合容量が小さい半導
体装置及び半導体装置の製造方法を提供する。 【構成】 ドレイン側の低濃度拡散層４上だけに厚いゲ
ート酸化膜２を有することが特徴である。すなわちソー
ス側の低濃度拡散層４の寄生抵抗を増加させることなく
駆動力を保ったままで、ドレイン側のミラー容量として
働くゲートドレインオーバラップ容量を減少させること
ができ、素子の遅延時間を大幅に改善することができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型半導体装置の
微細化を実現し、かつ高速で高信頼性で、しかも低消費
電力なＭＯＳ型半導体装置及びその製造方法に関するも
のである。
微細化を実現し、かつ高速で高信頼性で、しかも低消費
電力なＭＯＳ型半導体装置及びその製造方法に関するも
のである。
【０００２】
【従来の技術】超集積回路装置いわゆるＶＬＳＩにおい
て、ＭＯＳ型半導体装置は高集積化の要請からハーフミ
クロン領域に微細化されつつある。この微細化に伴い、
ホットキャリアによる電気特性劣化が深刻な問題となっ
ている。このホットキャリア劣化耐性を向上し、しか
も、駆動能力を向上し、さらにミラー容量として働くゲ
ートドレインオーバラップ容量を減少させたＭＯＳ型半
導体装置として、Ｔ−ゲートオーバラップＬＤＤ構造が
提案されている。例えばＩ．Ｅ．Ｅ．Ｅ．１９９１Ｉ．
Ｅ．Ｄ．Ｍ．Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｐｐ
５４１−５４４にＫ．Ｋｕｒｉｍｏｔｏ等によってＴ−
ゲートオーバラップＬＤＤ構造が提案されている。
て、ＭＯＳ型半導体装置は高集積化の要請からハーフミ
クロン領域に微細化されつつある。この微細化に伴い、
ホットキャリアによる電気特性劣化が深刻な問題となっ
ている。このホットキャリア劣化耐性を向上し、しか
も、駆動能力を向上し、さらにミラー容量として働くゲ
ートドレインオーバラップ容量を減少させたＭＯＳ型半
導体装置として、Ｔ−ゲートオーバラップＬＤＤ構造が
提案されている。例えばＩ．Ｅ．Ｅ．Ｅ．１９９１Ｉ．
Ｅ．Ｄ．Ｍ．Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｐｐ
５４１−５４４にＫ．Ｋｕｒｉｍｏｔｏ等によってＴ−
ゲートオーバラップＬＤＤ構造が提案されている。
【０００３】Ｔ−ゲートオーバラップＬＤＤ構造のＭＯ
Ｓ型半導体装置を図７に示す。図７のＭＯＳ型半導体装
置は、ｐ型半導体基板３１上にゲート酸化膜３２を介し
て設けられたゲート電極３３、ｐ型半導体基板３１に形
成されたｎ型ソースドレイン低濃度拡散層３４、ｎ型ソ
ースドレイン高濃度拡散層３５、及びゲート電極３３の
側壁に形成されたゲート側壁３６から構成されている。
Ｓ型半導体装置を図７に示す。図７のＭＯＳ型半導体装
置は、ｐ型半導体基板３１上にゲート酸化膜３２を介し
て設けられたゲート電極３３、ｐ型半導体基板３１に形
成されたｎ型ソースドレイン低濃度拡散層３４、ｎ型ソ
ースドレイン高濃度拡散層３５、及びゲート電極３３の
側壁に形成されたゲート側壁３６から構成されている。
【０００４】この半導体装置において特徴的なことは、
ゲート電極３３が下に凸の形状を持ち、ｎ型高濃度拡散
層３５がゲート酸化膜３２を介して設けられたゲート電
極３３の端部及びその近傍まで拡散するように形成さ
れ、ｎ型低濃度拡散層３４がゲート酸化膜３２を介して
ゲート電極３３の凸部端まで拡散するように形成されて
いる。従って、ｎ型低濃度拡散層３４内の横方向の電界
はゲート電極３３に印加された電位によって充分に緩和
され、ホットキャリアの発生率が減少する。
ゲート電極３３が下に凸の形状を持ち、ｎ型高濃度拡散
層３５がゲート酸化膜３２を介して設けられたゲート電
極３３の端部及びその近傍まで拡散するように形成さ
れ、ｎ型低濃度拡散層３４がゲート酸化膜３２を介して
ゲート電極３３の凸部端まで拡散するように形成されて
いる。従って、ｎ型低濃度拡散層３４内の横方向の電界
はゲート電極３３に印加された電位によって充分に緩和
され、ホットキャリアの発生率が減少する。
【０００５】またｎ型低濃度拡散層３４内のキャリアは
殆どゲート電極によって制御されるため、通常のＬＤＤ
構造に比較して、ｎ型低濃度拡散層３４のソース抵抗は
低減し、素子の駆動能力が向上している。
殆どゲート電極によって制御されるため、通常のＬＤＤ
構造に比較して、ｎ型低濃度拡散層３４のソース抵抗は
低減し、素子の駆動能力が向上している。
【０００６】またｎ型低濃度拡散層３４上に厚いゲート
酸化膜３２を有することにより、ゲート・ドレイン間容
量が抑えられるため、素子の消費電力及び遅延時間を低
減させることができる。
酸化膜３２を有することにより、ゲート・ドレイン間容
量が抑えられるため、素子の消費電力及び遅延時間を低
減させることができる。
【０００７】
【発明が解決しようとする課題】しかしながら、これら
の構造ではハーフミクロン領域以下のＭＯＳ型半導体装
置として充分ではない。というのも、第７図に示した構
造においては、ミラー容量であるゲート・ドレイン間容
量を充分に減少させるために、ｎ型低濃度拡散層３４上
にある厚いゲート酸化膜３２の膜厚を厚くすると、ｎ型
低濃度拡散層３４のソース抵抗は増加し、素子の駆動能
力が劣化し、消費電力は減少するが、遅延時間はかえっ
て増加するという重大な問題点がある。
の構造ではハーフミクロン領域以下のＭＯＳ型半導体装
置として充分ではない。というのも、第７図に示した構
造においては、ミラー容量であるゲート・ドレイン間容
量を充分に減少させるために、ｎ型低濃度拡散層３４上
にある厚いゲート酸化膜３２の膜厚を厚くすると、ｎ型
低濃度拡散層３４のソース抵抗は増加し、素子の駆動能
力が劣化し、消費電力は減少するが、遅延時間はかえっ
て増加するという重大な問題点がある。
【０００８】またＶＬＳＩの低消費電力化においては、
しきい値電圧を低く設定することが、高速化に対する有
力な手段であるが、その場合ショートチャネル効果を抑
えるためにパンチスルーストッパを注入する必要があ
る。しかしドレイン接合部の濃度が高くなり、接合容量
が増加するという重大な問題点がある。
しきい値電圧を低く設定することが、高速化に対する有
力な手段であるが、その場合ショートチャネル効果を抑
えるためにパンチスルーストッパを注入する必要があ
る。しかしドレイン接合部の濃度が高くなり、接合容量
が増加するという重大な問題点がある。
【０００９】さらに回路の速度にきく寄生容量は、ドレ
イン側のミラー容量として働くゲートドレインオーバラ
ップ容量及び接合容量であり、駆動力を低下させる寄生
抵抗は、ソース側の低濃度拡散層の寄生抵抗である。
イン側のミラー容量として働くゲートドレインオーバラ
ップ容量及び接合容量であり、駆動力を低下させる寄生
抵抗は、ソース側の低濃度拡散層の寄生抵抗である。
【００１０】一方ＶＬＳＩの回路においてはソースとド
レインの方向の固定されているＭＯＳトランジスタの割
合は比較的高い。
レインの方向の固定されているＭＯＳトランジスタの割
合は比較的高い。
【００１１】かかる点に鑑み、本発明では駆動力を低下
させずに、寄生容量であるゲートドレインオーバラップ
容量及び接合容量が小さいＭＯＳ型半導体装置及びその
製造方法を提供することを目的とする。
させずに、寄生容量であるゲートドレインオーバラップ
容量及び接合容量が小さいＭＯＳ型半導体装置及びその
製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明の請求項１記載の
ＭＯＳ型半導体装置は、第１導電型の半導体基板の一主
面にゲート酸化膜を介して設けられたゲート電極と、第
２導電型の低濃度拡散層と第２導電型の高濃度拡散層を
有し、ドレイン側の前記第２導電型の低濃度拡散層上の
前記ゲート酸化膜が中央部の前記ゲート酸化膜より厚い
ことを特徴とする。
ＭＯＳ型半導体装置は、第１導電型の半導体基板の一主
面にゲート酸化膜を介して設けられたゲート電極と、第
２導電型の低濃度拡散層と第２導電型の高濃度拡散層を
有し、ドレイン側の前記第２導電型の低濃度拡散層上の
前記ゲート酸化膜が中央部の前記ゲート酸化膜より厚い
ことを特徴とする。
【００１３】本発明の請求項２記載のＭＯＳ型半導体装
置は、請求項１に記載のＭＯＳ型半導体装置において、
ソース側だけにパンチスルーストッパを有することを特
徴とする。
置は、請求項１に記載のＭＯＳ型半導体装置において、
ソース側だけにパンチスルーストッパを有することを特
徴とする。
【００１４】本発明の請求項３記載のＭＯＳ型半導体装
置の製造方法は、第１導電型の半導体基板上にゲート酸
化膜を形成する工程と、前記ゲート酸化膜上の所定の位
置にゲート電極を形成する工程と、ソース側の前記ゲー
ト電極の一部と前記半導体基板を覆うように酸化種を通
しにくい絶縁膜を選択的に形成する工程と、ドレイン側
の前記ゲート電極端部に厚いゲート酸化膜を形成する工
程と、前記ゲート電極をマスクとして前記第１導電型の
半導体基板上に、第２導電型の低濃度拡散層と、第２導
電型の高濃度拡散層を形成する工程を有することを特徴
とする。
置の製造方法は、第１導電型の半導体基板上にゲート酸
化膜を形成する工程と、前記ゲート酸化膜上の所定の位
置にゲート電極を形成する工程と、ソース側の前記ゲー
ト電極の一部と前記半導体基板を覆うように酸化種を通
しにくい絶縁膜を選択的に形成する工程と、ドレイン側
の前記ゲート電極端部に厚いゲート酸化膜を形成する工
程と、前記ゲート電極をマスクとして前記第１導電型の
半導体基板上に、第２導電型の低濃度拡散層と、第２導
電型の高濃度拡散層を形成する工程を有することを特徴
とする。
【００１５】本発明の請求項４記載のＭＯＳ型半導体装
置の製造方法は、第１導電型の半導体基板上にゲート酸
化膜を形成する工程と、前記ゲート酸化膜上の所定の位
置にゲート電極を形成する工程と、前記第１導電型の半
導体基板および前記ゲート電極上に第１の絶縁膜を堆積
させる工程と、前記第１の絶縁膜上に、ソース側の前記
ゲート電極の一部と前記半導体基板を覆った状態でかつ
ドレイン側の前記ゲート電極の側壁に、酸化種を通しに
くい第２の絶縁膜を選択的に形成する工程と、ドレイン
側の前記ゲート電極端部に厚いゲート酸化膜を形成する
工程と、前記ゲート電極をマスクとして前記第１導電型
の半導体基板上に、第２導電型の低濃度拡散層と、第２
導電型の高濃度拡散層を形成する工程を有することを特
徴とする。
置の製造方法は、第１導電型の半導体基板上にゲート酸
化膜を形成する工程と、前記ゲート酸化膜上の所定の位
置にゲート電極を形成する工程と、前記第１導電型の半
導体基板および前記ゲート電極上に第１の絶縁膜を堆積
させる工程と、前記第１の絶縁膜上に、ソース側の前記
ゲート電極の一部と前記半導体基板を覆った状態でかつ
ドレイン側の前記ゲート電極の側壁に、酸化種を通しに
くい第２の絶縁膜を選択的に形成する工程と、ドレイン
側の前記ゲート電極端部に厚いゲート酸化膜を形成する
工程と、前記ゲート電極をマスクとして前記第１導電型
の半導体基板上に、第２導電型の低濃度拡散層と、第２
導電型の高濃度拡散層を形成する工程を有することを特
徴とする。
【００１６】本発明の請求項５記載のＭＯＳ型半導体装
置の製造方法は、第１導電型の半導体基板上にゲート酸
化膜を形成する工程と、前記ゲート酸化膜上の所定の位
置にゲート電極を形成する工程と、ドレイン側の前記ゲ
ート電極の一部と前記第１導電型の半導体基板を覆うよ
うにフォトレジストを選択的に形成する工程と、酸化種
を通しにくい絶縁膜を垂直方向に強い異方性を持つ方法
により形成する工程と、前記フォトレジストをマスクと
して、ソース側の前記第１導電型の半導体基板上に第１
導電型のパンチスルーストッパ層を形成する工程と、等
方性のエッチングにより、ソースにある前記絶縁膜を残
した状態で、前記フォトレジストの側部にある前記絶縁
膜を除去する工程と、前記フォトレジストを除去する工
程と、ドレイン側の前記ゲート電極端部に厚いゲート酸
化膜を形成する工程と、前記ゲート電極をマスクとして
前記第１導電型の半導体基板上に、第２導電型の低濃度
拡散層と、第２導電型の高濃度拡散層を形成する工程を
有することを特徴とする。
置の製造方法は、第１導電型の半導体基板上にゲート酸
化膜を形成する工程と、前記ゲート酸化膜上の所定の位
置にゲート電極を形成する工程と、ドレイン側の前記ゲ
ート電極の一部と前記第１導電型の半導体基板を覆うよ
うにフォトレジストを選択的に形成する工程と、酸化種
を通しにくい絶縁膜を垂直方向に強い異方性を持つ方法
により形成する工程と、前記フォトレジストをマスクと
して、ソース側の前記第１導電型の半導体基板上に第１
導電型のパンチスルーストッパ層を形成する工程と、等
方性のエッチングにより、ソースにある前記絶縁膜を残
した状態で、前記フォトレジストの側部にある前記絶縁
膜を除去する工程と、前記フォトレジストを除去する工
程と、ドレイン側の前記ゲート電極端部に厚いゲート酸
化膜を形成する工程と、前記ゲート電極をマスクとして
前記第１導電型の半導体基板上に、第２導電型の低濃度
拡散層と、第２導電型の高濃度拡散層を形成する工程を
有することを特徴とする。
【００１７】本発明の請求項６記載のＭＯＳ型半導体装
置の製造方法は、請求項３に記載のＭＯＳ型半導体装置
の製造方法において、前記フォトレジストを除去した後
に、前記絶縁膜と同じ種類の絶縁膜を堆積する工程と、
選択的に垂直方向に強い異方性エッチングにより、前記
絶縁膜をゲート電極側部及びソース側に残置させた状態
で、ドレイン側の前記絶縁膜を除去する工程を有するこ
とを特徴とする。
置の製造方法は、請求項３に記載のＭＯＳ型半導体装置
の製造方法において、前記フォトレジストを除去した後
に、前記絶縁膜と同じ種類の絶縁膜を堆積する工程と、
選択的に垂直方向に強い異方性エッチングにより、前記
絶縁膜をゲート電極側部及びソース側に残置させた状態
で、ドレイン側の前記絶縁膜を除去する工程を有するこ
とを特徴とする。
【００１８】
【作用】本発明の請求項１に記載のＭＯＳ型半導体装置
は、ドレイン側の低濃度拡散層上だけに厚いゲート酸化
膜を有することが特徴である。すなわちソース側の低濃
度拡散層の寄生抵抗を増加させることなく駆動力を保っ
たままで、ドレイン側のミラー容量として働くゲートド
レインオーバラップ容量を減少させることができ、素子
の遅延時間を大幅に改善することができる。
は、ドレイン側の低濃度拡散層上だけに厚いゲート酸化
膜を有することが特徴である。すなわちソース側の低濃
度拡散層の寄生抵抗を増加させることなく駆動力を保っ
たままで、ドレイン側のミラー容量として働くゲートド
レインオーバラップ容量を減少させることができ、素子
の遅延時間を大幅に改善することができる。
【００１９】また、本発明の請求項２に記載のＭＯＳ型
半導体装置は、請求項１に記載のＭＯＳ型半導体装置の
他に、ソース側だけに高濃度のパンチスルーストッパー
を有することが特徴である。すなわち回路の速度にきく
ドレイン側の接合容量が増加しないために、遅延時間、
消費電力は請求項１に記載のＭＯＳ型半導体装置と同程
度に保ったままで、ショートチャネル効果を効果的に改
善することができる。
半導体装置は、請求項１に記載のＭＯＳ型半導体装置の
他に、ソース側だけに高濃度のパンチスルーストッパー
を有することが特徴である。すなわち回路の速度にきく
ドレイン側の接合容量が増加しないために、遅延時間、
消費電力は請求項１に記載のＭＯＳ型半導体装置と同程
度に保ったままで、ショートチャネル効果を効果的に改
善することができる。
【００２０】また、本発明の請求項３に記載のＭＯＳ型
半導体装置の製造方法は、ソース側のゲート電極と基板
を酸化種を通し難い絶縁膜に覆った状態で酸化工程を行
なうために、ドレイン側のゲート電極底部のゲート酸化
膜だけを効果的に厚くすることができる。
半導体装置の製造方法は、ソース側のゲート電極と基板
を酸化種を通し難い絶縁膜に覆った状態で酸化工程を行
なうために、ドレイン側のゲート電極底部のゲート酸化
膜だけを効果的に厚くすることができる。
【００２１】また、本発明の請求項４に記載のＭＯＳ型
半導体装置の製造方法は、酸化種を通し難い第２の絶縁
膜でソース側のゲート電極と基板だけでなくドレイン側
のゲート電極側部も覆った状態で酸化工程を行なうため
に、ドレイン側のゲート電極側部を酸化することなく、
ドレイン側のゲート電極底部のゲート酸化膜だけを効果
的に厚くすることができる。
半導体装置の製造方法は、酸化種を通し難い第２の絶縁
膜でソース側のゲート電極と基板だけでなくドレイン側
のゲート電極側部も覆った状態で酸化工程を行なうため
に、ドレイン側のゲート電極側部を酸化することなく、
ドレイン側のゲート電極底部のゲート酸化膜だけを効果
的に厚くすることができる。
【００２２】また、本発明の請求項５に記載のＭＯＳ型
半導体装置の製造方法は、ソース側のゲート電極上部と
基板を酸化種を通し難い絶縁膜に覆った状態で酸化工程
を行なうために、ドレイン側のゲート電極底部のゲート
酸化膜だけを効果的に厚くすることができる。さらに以
上の絶縁膜をパターニングする工程の過程において、ド
レイン側にフォトレジストをパターニングする工程があ
るので、工程数を増加させることなくソース側だけに効
果的に高濃度のパンチスルーストッパを形成することが
できる。
半導体装置の製造方法は、ソース側のゲート電極上部と
基板を酸化種を通し難い絶縁膜に覆った状態で酸化工程
を行なうために、ドレイン側のゲート電極底部のゲート
酸化膜だけを効果的に厚くすることができる。さらに以
上の絶縁膜をパターニングする工程の過程において、ド
レイン側にフォトレジストをパターニングする工程があ
るので、工程数を増加させることなくソース側だけに効
果的に高濃度のパンチスルーストッパを形成することが
できる。
【００２３】また、本発明の請求項６に記載のＭＯＳ型
半導体装置の製造方法は、本発明の請求項５に記載のＭ
ＯＳ型半導体装置の製造方法において、酸化種を通し難
い絶縁膜でソース側のゲート電極上部と基板だけでなく
ゲート電極側部も覆った状態で酸化工程を行なうため
に、ゲート電極側部を酸化することなく、ドレイン側の
ゲート電極底部のゲート酸化膜だけを効果的に厚くする
ことができる。
半導体装置の製造方法は、本発明の請求項５に記載のＭ
ＯＳ型半導体装置の製造方法において、酸化種を通し難
い絶縁膜でソース側のゲート電極上部と基板だけでなく
ゲート電極側部も覆った状態で酸化工程を行なうため
に、ゲート電極側部を酸化することなく、ドレイン側の
ゲート電極底部のゲート酸化膜だけを効果的に厚くする
ことができる。
【００２４】
【実施例】以下本発明のＭＯＳ型半導体装置およびその
製造方法について、図面を参照しながら説明する。
製造方法について、図面を参照しながら説明する。
【００２５】（実施例１）図１は本発明の実施例におけ
るＭＯＳ型半導体装置の断面図である。図１のＭＯＳ型
半導体装置は、ｐ型半導体基板１上にゲート酸化膜２を
介して設けられたゲート電極３、ｐ型半導体基板１に形
成されたｎ型ソース、ドレイン低濃度拡散層４、ｎ型ソ
ースドレイン高濃度拡散層５、及びｐ型半導体基板１、
ゲート電極３上に堆積された第１の絶縁膜６から構成さ
れている。
るＭＯＳ型半導体装置の断面図である。図１のＭＯＳ型
半導体装置は、ｐ型半導体基板１上にゲート酸化膜２を
介して設けられたゲート電極３、ｐ型半導体基板１に形
成されたｎ型ソース、ドレイン低濃度拡散層４、ｎ型ソ
ースドレイン高濃度拡散層５、及びｐ型半導体基板１、
ゲート電極３上に堆積された第１の絶縁膜６から構成さ
れている。
【００２６】図１で特徴的なことは、ドレイン側低濃度
拡散層４ｂ上だけに厚いゲート酸化膜２を有することが
特徴である。すなわちソース側低濃度拡散層４ａの寄生
抵抗を増加させることなく駆動力を保ったままで、ドレ
イン側のミラー容量として働くゲートドレインオーバラ
ップ容量を減少させることができ、素子の遅延時間を大
幅に改善することができる。
拡散層４ｂ上だけに厚いゲート酸化膜２を有することが
特徴である。すなわちソース側低濃度拡散層４ａの寄生
抵抗を増加させることなく駆動力を保ったままで、ドレ
イン側のミラー容量として働くゲートドレインオーバラ
ップ容量を減少させることができ、素子の遅延時間を大
幅に改善することができる。
【００２７】以上のことを確認するために、プロセス・
デバイスシミュレーションと回路シミュレーションによ
り遅延時間の改善効果を見積った。
デバイスシミュレーションと回路シミュレーションによ
り遅延時間の改善効果を見積った。
【００２８】図６にデバイスシミュレーションにより求
めた本発明図１と従来例図７の飽和電流の違いを示す。
ここで横軸はドレイン電圧、縦軸はドレイン電流であ
り、このときのゲート電圧は３Ｖである。従来例ではゲ
ートバーズビークがソース・ドレインの両方にあるが、
本発明ではドレイン側だけにある。さらに参考のために
ゲートバーズビークの無い通常の構造のシミュレーショ
ンも同時に行なっている。なおゲート長０．５μｍ、ゲ
ート酸化膜１０ｎｍ、側壁にある第１の絶縁膜を１２ｎ
ｍでプロセスシミュレーションを行なっており、不純物
濃度プロファイルはゲートバーズビークの有無にかかわ
らず同一である。またゲートバーズビークの厚さは３９
ｎｍ、またゲート端からの入り込みは０．１μｍとして
いる。
めた本発明図１と従来例図７の飽和電流の違いを示す。
ここで横軸はドレイン電圧、縦軸はドレイン電流であ
り、このときのゲート電圧は３Ｖである。従来例ではゲ
ートバーズビークがソース・ドレインの両方にあるが、
本発明ではドレイン側だけにある。さらに参考のために
ゲートバーズビークの無い通常の構造のシミュレーショ
ンも同時に行なっている。なおゲート長０．５μｍ、ゲ
ート酸化膜１０ｎｍ、側壁にある第１の絶縁膜を１２ｎ
ｍでプロセスシミュレーションを行なっており、不純物
濃度プロファイルはゲートバーズビークの有無にかかわ
らず同一である。またゲートバーズビークの厚さは３９
ｎｍ、またゲート端からの入り込みは０．１μｍとして
いる。
【００２９】図６からわかるように、ゲート電圧、ドレ
イン電圧３Ｖの場合の飽和電流値Ｉｄｓａｔは各々、 Ｉｄｓａｔ（本発明） ＝４．４５ｍＡ／
ｕｍ Ｉｄｓａｔ（従来例） ＝３．７２ｍＡ／
ｕｍ Ｉｄｓａｔ（ゲートバーズビーク無）＝４．４５ｍＡ／
ｕｍ となり、本発明は従来例と比較して駆動力が約２０％増
加する。またゲートバーズビーク無しの場合と比較して
駆動力がほとんど変化しないことより、ソース側のゲー
トバーズビークが駆動力に大きな影響を及ぼしているこ
とがわかる。
イン電圧３Ｖの場合の飽和電流値Ｉｄｓａｔは各々、 Ｉｄｓａｔ（本発明） ＝４．４５ｍＡ／
ｕｍ Ｉｄｓａｔ（従来例） ＝３．７２ｍＡ／
ｕｍ Ｉｄｓａｔ（ゲートバーズビーク無）＝４．４５ｍＡ／
ｕｍ となり、本発明は従来例と比較して駆動力が約２０％増
加する。またゲートバーズビーク無しの場合と比較して
駆動力がほとんど変化しないことより、ソース側のゲー
トバーズビークが駆動力に大きな影響を及ぼしているこ
とがわかる。
【００３０】さらにリングオシレータの回路シミュレー
ションを行なって、遅延時間ｔｐｄを見積った。電源電
圧が３Ｖの場合にｔｐｄは各々、 ｔｐｄ（本発明） ＝６３．０ｐｓ ｔｐｄ（従来例） ＝６７．４ｐｓ ｔｐｄ（ゲートバーズビーク無）＝７１．４ｐｓ となり、本発明は従来例と比較して遅延時間が約７％減
少する。飽和電流の増加分ほど遅延時間の改善効果がな
いのは、本発明はソース側にゲートバーズビークが無い
ために、従来例より若干負荷容量が大きくなるためであ
る。
ションを行なって、遅延時間ｔｐｄを見積った。電源電
圧が３Ｖの場合にｔｐｄは各々、 ｔｐｄ（本発明） ＝６３．０ｐｓ ｔｐｄ（従来例） ＝６７．４ｐｓ ｔｐｄ（ゲートバーズビーク無）＝７１．４ｐｓ となり、本発明は従来例と比較して遅延時間が約７％減
少する。飽和電流の増加分ほど遅延時間の改善効果がな
いのは、本発明はソース側にゲートバーズビークが無い
ために、従来例より若干負荷容量が大きくなるためであ
る。
【００３１】（実施例２）図２は本発明の実施例におけ
るＭＯＳ型半導体装置の断面図である。図２のＭＯＳ型
半導体装置は、ｐ型半導体基板２１上にゲート酸化膜２
２を介して設けられたゲート電極２３、ｐ型半導体基板
２１に形成されたｎ型ソースドレイン低濃度拡散層２
４、ｎ型ソースドレイン高濃度拡散層２５、ソース側だ
けに注入されたパンチスルーストッパ２６、及びｐ型半
導体基板２１、ゲート電極２３上に堆積された第１の絶
縁膜２７から構成されている。
るＭＯＳ型半導体装置の断面図である。図２のＭＯＳ型
半導体装置は、ｐ型半導体基板２１上にゲート酸化膜２
２を介して設けられたゲート電極２３、ｐ型半導体基板
２１に形成されたｎ型ソースドレイン低濃度拡散層２
４、ｎ型ソースドレイン高濃度拡散層２５、ソース側だ
けに注入されたパンチスルーストッパ２６、及びｐ型半
導体基板２１、ゲート電極２３上に堆積された第１の絶
縁膜２７から構成されている。
【００３２】図２で特徴的なことは、図１のＭＯＳ型半
導体装置に加えて、ソース側だけに高濃度のパンチスル
ーストッパー２６を有することが特徴である。すなわち
回路の速度にきくドレイン側の接合容量が増加しないた
めに、遅延時間、消費電力は図１のＭＯＳ型半導体装置
と同程度に保ったままで、ショートチャネル効果を効果
的に改善することができる。
導体装置に加えて、ソース側だけに高濃度のパンチスル
ーストッパー２６を有することが特徴である。すなわち
回路の速度にきくドレイン側の接合容量が増加しないた
めに、遅延時間、消費電力は図１のＭＯＳ型半導体装置
と同程度に保ったままで、ショートチャネル効果を効果
的に改善することができる。
【００３３】（実施例３）図３は本発明の実施例におけ
るＭＯＳ型半導体装置の製造方法の工程断面図である。
るＭＯＳ型半導体装置の製造方法の工程断面図である。
【００３４】工程（ａ）において、ｐ型半導体基板１上
にゲート酸化膜２を形成し、ゲート電極３となる導電性
膜を堆積し、ゲート酸化膜２とゲート電極３となる導電
性膜からなる多層膜の所定の位置を選択的に垂直方向に
強い異方性ドライエッチングによりゲート酸化膜２が露
出するまでエッチングを行い、ゲート電極３を形成す
る。
にゲート酸化膜２を形成し、ゲート電極３となる導電性
膜を堆積し、ゲート酸化膜２とゲート電極３となる導電
性膜からなる多層膜の所定の位置を選択的に垂直方向に
強い異方性ドライエッチングによりゲート酸化膜２が露
出するまでエッチングを行い、ゲート電極３を形成す
る。
【００３５】さらにｐ型半導体基板１およびゲート電極
３上に第１の絶縁膜６、例えば第１の酸化膜を約５０ｎ
ｍ、酸素を透過させない第２の絶縁膜７、例えば窒化膜
を約３０ｎｍ、第３の絶縁膜８、例えば第２の酸化膜を
約２０ｎｍを順次堆積させ、フォトレジスト９を塗布す
る。
３上に第１の絶縁膜６、例えば第１の酸化膜を約５０ｎ
ｍ、酸素を透過させない第２の絶縁膜７、例えば窒化膜
を約３０ｎｍ、第３の絶縁膜８、例えば第２の酸化膜を
約２０ｎｍを順次堆積させ、フォトレジスト９を塗布す
る。
【００３６】工程（ｂ）において、ゲート電極３の一部
とソースを覆った状態にフォトレジスト９を選択的にパ
ターニングし、フォトレジスト９をマスクとして、フォ
トレジスト９に覆われてない部分の第２の酸化膜８を選
択的にフッ酸でウエットエッチングする。
とソースを覆った状態にフォトレジスト９を選択的にパ
ターニングし、フォトレジスト９をマスクとして、フォ
トレジスト９に覆われてない部分の第２の酸化膜８を選
択的にフッ酸でウエットエッチングする。
【００３７】工程（ｃ）において、フォトレジスト９を
除去し、第２の酸化膜８をマスクにして、ドレイン側の
窒化膜７を選択的に熱リン酸溶液によりエッチングす
る。
除去し、第２の酸化膜８をマスクにして、ドレイン側の
窒化膜７を選択的に熱リン酸溶液によりエッチングす
る。
【００３８】工程（ｄ）において、第２の酸化膜８をフ
ッ酸でウエットエッチングする。工程（ｅ）において、
酸化工程を行なうことによりドレイン側のゲート電極３
底部のゲート酸化膜２だけを厚く形成する。
ッ酸でウエットエッチングする。工程（ｅ）において、
酸化工程を行なうことによりドレイン側のゲート電極３
底部のゲート酸化膜２だけを厚く形成する。
【００３９】工程（ｆ）において、窒化膜７を熱リン酸
溶液によりエッチングする。さらにゲート電極３をマス
クとしてｎ型の不純物、例えば、リンイオンを注入エネ
ルギー８０ＫｅＶ、注入ドーズ量４Ｅ１３ｃｍ−２程度
で４５度の角度でイオン注入しｎ型低濃度拡散層４を形
成する。
溶液によりエッチングする。さらにゲート電極３をマス
クとしてｎ型の不純物、例えば、リンイオンを注入エネ
ルギー８０ＫｅＶ、注入ドーズ量４Ｅ１３ｃｍ−２程度
で４５度の角度でイオン注入しｎ型低濃度拡散層４を形
成する。
【００４０】工程（ｇ）において、ｎ型の不純物、例え
ば、ヒ素イオンを注入エネルギー８０ＫｅＶ、注入ドー
ズ量６Ｅ１５ｃｍ−２程度イオン注入し、ｎ型高濃度拡
散層５を形成する。
ば、ヒ素イオンを注入エネルギー８０ＫｅＶ、注入ドー
ズ量６Ｅ１５ｃｍ−２程度イオン注入し、ｎ型高濃度拡
散層５を形成する。
【００４１】以上のように構成された実施例３の半導体
製造方法では、ソース側のゲート電極と基板を酸化種を
通し難い絶縁膜に覆った状態で酸化工程を行なうため
に、ドレイン側のゲート電極底部のゲート酸化膜だけを
効果的に厚くすることができる。また現在のＬＳＩ技術
では容易に実現できしかも、自己整合性良く多くの工程
を必要とせずＭＯＳ型半導体装置を実現できる。
製造方法では、ソース側のゲート電極と基板を酸化種を
通し難い絶縁膜に覆った状態で酸化工程を行なうため
に、ドレイン側のゲート電極底部のゲート酸化膜だけを
効果的に厚くすることができる。また現在のＬＳＩ技術
では容易に実現できしかも、自己整合性良く多くの工程
を必要とせずＭＯＳ型半導体装置を実現できる。
【００４２】（実施例４）図４は本発明の実施例におけ
るＭＯＳ型半導体装置の製造方法の工程断面図である。
るＭＯＳ型半導体装置の製造方法の工程断面図である。
【００４３】工程（ａ）において、ｐ型半導体基板１１
上にゲート酸化膜１２を形成し、ゲート電極１３となる
導電性膜を堆積し、ゲート酸化膜１２とゲート電極１３
となる導電性膜からなる多層膜の所定の位置を選択的に
垂直方向に強い異方性ドライエッチングによりゲート酸
化膜１２が露出するまでエッチングを行い、ゲート電極
１３を形成する。
上にゲート酸化膜１２を形成し、ゲート電極１３となる
導電性膜を堆積し、ゲート酸化膜１２とゲート電極１３
となる導電性膜からなる多層膜の所定の位置を選択的に
垂直方向に強い異方性ドライエッチングによりゲート酸
化膜１２が露出するまでエッチングを行い、ゲート電極
１３を形成する。
【００４４】さらにｐ型半導体基板１１およびゲート電
極１３上に第１の絶縁膜１６、例えば第１の酸化膜を約
５０ｎｍ、酸素を透過させない第２の絶縁膜１７、例え
ば窒化膜を約３０ｎｍを順次堆積させ、フォトレジスト
１８を塗布する。
極１３上に第１の絶縁膜１６、例えば第１の酸化膜を約
５０ｎｍ、酸素を透過させない第２の絶縁膜１７、例え
ば窒化膜を約３０ｎｍを順次堆積させ、フォトレジスト
１８を塗布する。
【００４５】工程（ｂ）において、ゲート電極１３の一
部とソースを覆った状態にフォトレジスト１８を選択的
にパターニングする。
部とソースを覆った状態にフォトレジスト１８を選択的
にパターニングする。
【００４６】工程（ｃ）において、フォトレジスト１８
をマスクとして、垂直方向に強い異方性ドライエッチン
グにより、フォトレジスト１８に覆われてない部分の窒
化膜１８をゲート電極１３側部だけに残置させる。さら
にフォトレジスト１８を除去する。
をマスクとして、垂直方向に強い異方性ドライエッチン
グにより、フォトレジスト１８に覆われてない部分の窒
化膜１８をゲート電極１３側部だけに残置させる。さら
にフォトレジスト１８を除去する。
【００４７】工程（ｄ）において、酸化工程を行なうこ
とによりドレイン側のゲート電極１３底部のゲート酸化
膜１２だけを厚く形成する。
とによりドレイン側のゲート電極１３底部のゲート酸化
膜１２だけを厚く形成する。
【００４８】工程（ｅ）において、窒化膜１７を熱リン
酸溶液によりエッチングする。さらにゲート電極３をマ
スクとしてｎ型の不純物、例えば、リンイオンを注入エ
ネルギー８０ＫｅＶ、注入ドーズ量４Ｅ１３ｃｍ−２程
度で４５度の角度でイオン注入しｎ型ソースドレイン低
濃度拡散層１４を形成する。
酸溶液によりエッチングする。さらにゲート電極３をマ
スクとしてｎ型の不純物、例えば、リンイオンを注入エ
ネルギー８０ＫｅＶ、注入ドーズ量４Ｅ１３ｃｍ−２程
度で４５度の角度でイオン注入しｎ型ソースドレイン低
濃度拡散層１４を形成する。
【００４９】工程（ｆ）において、ｎ型の不純物、例え
ば、ヒ素イオンを注入エネルギー８０ＫｅＶ、注入ドー
ズ量６Ｅ１５ｃｍ−２程度イオン注入し、ｎ型ソースド
レイン高濃度拡散層１５を形成する。
ば、ヒ素イオンを注入エネルギー８０ＫｅＶ、注入ドー
ズ量６Ｅ１５ｃｍ−２程度イオン注入し、ｎ型ソースド
レイン高濃度拡散層１５を形成する。
【００５０】以上のように構成された実施例４の半導体
製造方法では、酸化種を通し難い第２の絶縁膜でソース
側のゲート電極と基板だけでなくドレイン側のゲート電
極側部も覆った状態で酸化工程を行なうために、ドレイ
ン側のゲート電極側部を酸化することなく、ドレイン側
のゲート電極底部のゲート酸化膜だけを効果的に厚くす
ることができる。また現在のＬＳＩ技術では容易に実現
できしかも、自己整合性良く多くの工程を必要とせずＭ
ＯＳ型半導体装置を実現できる。
製造方法では、酸化種を通し難い第２の絶縁膜でソース
側のゲート電極と基板だけでなくドレイン側のゲート電
極側部も覆った状態で酸化工程を行なうために、ドレイ
ン側のゲート電極側部を酸化することなく、ドレイン側
のゲート電極底部のゲート酸化膜だけを効果的に厚くす
ることができる。また現在のＬＳＩ技術では容易に実現
できしかも、自己整合性良く多くの工程を必要とせずＭ
ＯＳ型半導体装置を実現できる。
【００５１】（実施例５）図５は本発明の実施例におけ
るＭＯＳ型半導体装置の製造方法の工程断面図である。
るＭＯＳ型半導体装置の製造方法の工程断面図である。
【００５２】工程（ａ）において、ｐ型半導体基板２１
上にゲート酸化膜２２を形成し、ゲート電極２３となる
導電性膜を堆積し、ゲート酸化膜２２とゲート電極２３
となる導電性膜からなる多層膜の所定の位置を選択的に
垂直方向に強い異方性ドライエッチングによりゲート酸
化膜２２が露出するまでエッチングを行い、ゲート電極
２３を形成する。さらにｐ型半導体基板２１およびゲー
ト電極２３上に第１の絶縁膜２７、例えば酸化膜を約５
０ｎｍを堆積させる。
上にゲート酸化膜２２を形成し、ゲート電極２３となる
導電性膜を堆積し、ゲート酸化膜２２とゲート電極２３
となる導電性膜からなる多層膜の所定の位置を選択的に
垂直方向に強い異方性ドライエッチングによりゲート酸
化膜２２が露出するまでエッチングを行い、ゲート電極
２３を形成する。さらにｐ型半導体基板２１およびゲー
ト電極２３上に第１の絶縁膜２７、例えば酸化膜を約５
０ｎｍを堆積させる。
【００５３】工程（ｂ）において、フォトレジスト２８
を塗布し、ゲート電極２３の一部とソースを覆った状態
にフォトレジスト２８を選択的にパターニングし、酸素
を透過させない第２の絶縁膜２９、例えば窒化膜を垂直
方向に強い異方性を持つスパッタリング法によりフォト
レジスト２８、ゲート電極２３、基板２１の正面には約
５０ｎｍ、フォトレジスト２８、ゲート電極２３の側面
には約１０ｎｍ堆積させる。さらにフォトレジスト２８
をマスクとして、ｐ型の不純物、例えばボロンイオンを
注入エネルギー３０ＫｅＶ、注入ドーズ量３Ｅ１２ｃｍ
−２程度イオン注入し、パンチスルーストッパ２６を形
成する。
を塗布し、ゲート電極２３の一部とソースを覆った状態
にフォトレジスト２８を選択的にパターニングし、酸素
を透過させない第２の絶縁膜２９、例えば窒化膜を垂直
方向に強い異方性を持つスパッタリング法によりフォト
レジスト２８、ゲート電極２３、基板２１の正面には約
５０ｎｍ、フォトレジスト２８、ゲート電極２３の側面
には約１０ｎｍ堆積させる。さらにフォトレジスト２８
をマスクとして、ｐ型の不純物、例えばボロンイオンを
注入エネルギー３０ＫｅＶ、注入ドーズ量３Ｅ１２ｃｍ
−２程度イオン注入し、パンチスルーストッパ２６を形
成する。
【００５４】工程（ｃ）において、熱リン酸溶液により
等方的に窒化膜２９をウエットエッチングすることによ
り、フォトレジスト２８及びゲート電極２３の側部に堆
積した窒化膜２９を完全に除去する。この際フォトレジ
スト２８、ゲート電極２３、基板２１の正面に堆積した
窒化膜２９は少なくとも２０〜３０ｎｍ残存するように
する。
等方的に窒化膜２９をウエットエッチングすることによ
り、フォトレジスト２８及びゲート電極２３の側部に堆
積した窒化膜２９を完全に除去する。この際フォトレジ
スト２８、ゲート電極２３、基板２１の正面に堆積した
窒化膜２９は少なくとも２０〜３０ｎｍ残存するように
する。
【００５５】工程（ｄ）において、フォトレジスト２８
を剥離し、それによりフォトレジスト２８上にある窒化
膜２９をリフトオフ法により除去する。
を剥離し、それによりフォトレジスト２８上にある窒化
膜２９をリフトオフ法により除去する。
【００５６】工程（ｅ）において、酸化工程を行なうこ
とによりドレイン側のゲート電極２３底部のゲート酸化
膜２２だけを厚く形成する。
とによりドレイン側のゲート電極２３底部のゲート酸化
膜２２だけを厚く形成する。
【００５７】工程（ｆ）において、窒化膜２９を熱リン
酸溶液によりエッチングする。さらにゲート電極２３を
マスクとしてｎ型の不純物、例えば、リンイオンを注入
エネルギー８０ＫｅＶ、注入ドーズ量４Ｅ１３ｃｍ−２
程度で４５度の角度でイオン注入しｎ型低濃度拡散層２
４を形成する。
酸溶液によりエッチングする。さらにゲート電極２３を
マスクとしてｎ型の不純物、例えば、リンイオンを注入
エネルギー８０ＫｅＶ、注入ドーズ量４Ｅ１３ｃｍ−２
程度で４５度の角度でイオン注入しｎ型低濃度拡散層２
４を形成する。
【００５８】工程（ｇ）において、ｎ型の不純物、例え
ば、ヒ素イオンを注入エネルギー８０ＫｅＶ、注入ドー
ズ量６Ｅ１５ｃｍ−２程度イオン注入し、ｎ型高濃度拡
散層２５を形成する。
ば、ヒ素イオンを注入エネルギー８０ＫｅＶ、注入ドー
ズ量６Ｅ１５ｃｍ−２程度イオン注入し、ｎ型高濃度拡
散層２５を形成する。
【００５９】以上のように構成された実施例５の半導体
製造方法では、ソース側のゲート電極上部と基板を酸化
種を通し難い絶縁膜に覆った状態で酸化工程を行なうた
めに、ドレイン側のゲート電極底部のゲート酸化膜だけ
を効果的に厚くすることができる。さらに以上の絶縁膜
をパターニングする工程の過程において、ドレイン側に
フォトレジストをパターニングする工程があるので、工
程数を増加させることなくソース側だけに効果的に高濃
度のパンチスルーストッパを形成することができる。ま
た現在のＬＳＩ技術では容易に実現できしかも、自己整
合性良く多くの工程を必要とせずＭＯＳ型半導体装置を
実現できる。
製造方法では、ソース側のゲート電極上部と基板を酸化
種を通し難い絶縁膜に覆った状態で酸化工程を行なうた
めに、ドレイン側のゲート電極底部のゲート酸化膜だけ
を効果的に厚くすることができる。さらに以上の絶縁膜
をパターニングする工程の過程において、ドレイン側に
フォトレジストをパターニングする工程があるので、工
程数を増加させることなくソース側だけに効果的に高濃
度のパンチスルーストッパを形成することができる。ま
た現在のＬＳＩ技術では容易に実現できしかも、自己整
合性良く多くの工程を必要とせずＭＯＳ型半導体装置を
実現できる。
【００６０】
【発明の効果】以上のように、本発明の請求項１に記載
のＭＯＳ型半導体装置は、ドレイン側の低濃度拡散層上
だけに厚いゲート酸化膜を有することが特徴である。す
なわちソース側の低濃度拡散層の寄生抵抗を増加させる
ことなく駆動力を保ったままで、ドレイン側のミラー容
量として働くゲートドレインオーバラップ容量を減少さ
せることができ、素子の遅延時間を大幅に改善すること
ができる。
のＭＯＳ型半導体装置は、ドレイン側の低濃度拡散層上
だけに厚いゲート酸化膜を有することが特徴である。す
なわちソース側の低濃度拡散層の寄生抵抗を増加させる
ことなく駆動力を保ったままで、ドレイン側のミラー容
量として働くゲートドレインオーバラップ容量を減少さ
せることができ、素子の遅延時間を大幅に改善すること
ができる。
【００６１】また、本発明の請求項２に記載のＭＯＳ型
半導体装置は、請求項１に記載のＭＯＳ型半導体装置の
他に、ソース側だけに高濃度のパンチスルーストッパー
を有することが特徴である。すなわち回路の速度にきく
ドレイン側の接合容量が増加しないために、遅延時間、
消費電力は請求項１に記載のＭＯＳ型半導体装置と同程
度に保ったままで、ショートチャネル効果を効果的に改
善することができる。
半導体装置は、請求項１に記載のＭＯＳ型半導体装置の
他に、ソース側だけに高濃度のパンチスルーストッパー
を有することが特徴である。すなわち回路の速度にきく
ドレイン側の接合容量が増加しないために、遅延時間、
消費電力は請求項１に記載のＭＯＳ型半導体装置と同程
度に保ったままで、ショートチャネル効果を効果的に改
善することができる。
【００６２】また、本発明の請求項３に記載のＭＯＳ型
半導体装置の製造方法は、ソース側のゲート電極と基板
を酸化種を通し難い絶縁膜に覆った状態で酸化工程を行
なうために、ドレイン側のゲート電極底部のゲート酸化
膜だけを効果的に厚くすることができる。
半導体装置の製造方法は、ソース側のゲート電極と基板
を酸化種を通し難い絶縁膜に覆った状態で酸化工程を行
なうために、ドレイン側のゲート電極底部のゲート酸化
膜だけを効果的に厚くすることができる。
【００６３】また、本発明の請求項４に記載のＭＯＳ型
半導体装置の製造方法は、酸化種を通し難い第２の絶縁
膜でソース側のゲート電極と基板だけでなくドレイン側
のゲート電極側部も覆った状態で酸化工程を行なうため
に、ドレイン側のゲート電極側部を酸化することなく、
ドレイン側のゲート電極底部のゲート酸化膜だけを効果
的に厚くすることができる。
半導体装置の製造方法は、酸化種を通し難い第２の絶縁
膜でソース側のゲート電極と基板だけでなくドレイン側
のゲート電極側部も覆った状態で酸化工程を行なうため
に、ドレイン側のゲート電極側部を酸化することなく、
ドレイン側のゲート電極底部のゲート酸化膜だけを効果
的に厚くすることができる。
【００６４】また、本発明の請求項５に記載のＭＯＳ型
半導体装置の製造方法は、ソース側のゲート電極上部と
基板を酸化種を通し難い絶縁膜に覆った状態で酸化工程
を行なうために、ドレイン側のゲート電極底部のゲート
酸化膜だけを効果的に厚くすることができる。さらに以
上の絶縁膜をパターニングする工程の過程において、ド
レイン側にフォトレジストをパターニングする工程があ
るので、工程数を増加させることなくソース側だけに効
果的に高濃度のパンチスルーストッパを形成することが
できる。
半導体装置の製造方法は、ソース側のゲート電極上部と
基板を酸化種を通し難い絶縁膜に覆った状態で酸化工程
を行なうために、ドレイン側のゲート電極底部のゲート
酸化膜だけを効果的に厚くすることができる。さらに以
上の絶縁膜をパターニングする工程の過程において、ド
レイン側にフォトレジストをパターニングする工程があ
るので、工程数を増加させることなくソース側だけに効
果的に高濃度のパンチスルーストッパを形成することが
できる。
【００６５】また、本発明の請求項６に記載のＭＯＳ型
半導体装置の製造方法は、本発明の請求項５に記載のＭ
ＯＳ型半導体装置の製造方法において、酸化種を通し難
い絶縁膜でソース側のゲート電極上部と基板だけでなく
ゲート電極側部も覆った状態で酸化工程を行なうため
に、ゲート電極側部を酸化することなく、ドレイン側の
ゲート電極底部のゲート酸化膜だけを効果的に厚くする
ことができる。
半導体装置の製造方法は、本発明の請求項５に記載のＭ
ＯＳ型半導体装置の製造方法において、酸化種を通し難
い絶縁膜でソース側のゲート電極上部と基板だけでなく
ゲート電極側部も覆った状態で酸化工程を行なうため
に、ゲート電極側部を酸化することなく、ドレイン側の
ゲート電極底部のゲート酸化膜だけを効果的に厚くする
ことができる。
【００６６】従って、本発明のＭＯＳ型半導体装置は、
ハーフミクロン領域以下のＶＬＳＩ技術に要求される短
チャネル効果を抑制しホットキャリア劣化耐性が高い高
信頼性で高速、低消費電力なＭＯＳ型半導体装置であ
る。さらに、本発明のＭＯＳ型半導体装置の製造方法
は、前記ＭＯＳ型半導体装置を容易に得る製造方法であ
り、その工業的価値はきわめて高い。
ハーフミクロン領域以下のＶＬＳＩ技術に要求される短
チャネル効果を抑制しホットキャリア劣化耐性が高い高
信頼性で高速、低消費電力なＭＯＳ型半導体装置であ
る。さらに、本発明のＭＯＳ型半導体装置の製造方法
は、前記ＭＯＳ型半導体装置を容易に得る製造方法であ
り、その工業的価値はきわめて高い。
【図１】本発明の第１の実施例におけるＭＯＳ型半導体
装置の断面図
装置の断面図
【図２】本発明の第２の実施例におけるＭＯＳ型半導体
装置の断面図
装置の断面図
【図３】本発明の第３の実施例におけるＭＯＳ型半導体
装置の製造方法の工程断面図
装置の製造方法の工程断面図
【図４】本発明の第４の実施例におけるＭＯＳ型半導体
装置の製造方法の工程断面図
装置の製造方法の工程断面図
【図５】本発明の第５の実施例におけるＭＯＳ型半導体
装置の製造方法の工程断面図
装置の製造方法の工程断面図
【図６】本発明と従来例の飽和電流の違いを説明する図
【図７】従来例のＭＯＳ型半導体装置の断面図
１ ｐ型半導体基板 ２ ゲート酸化膜 ３ ゲート電極 ４ａ ソース側ｎ型低濃度拡散層 ４ｂ ドレイン側ｎ型低濃度拡散層 ５ａ ソース側ｎ型高濃度拡散層 ５ｂ ドレイン側ｎ型高濃度拡散層 ６ 第１の絶縁膜（第１の酸化膜） ７ 第２の絶縁膜（窒化膜） ８ 第３の絶縁膜（第２の酸化膜） ９ フォトレジスト １１ ｐ型半導体基板 １２ ゲート酸化膜 １３ ゲート電極 １４ａ ソース側ｎ型低濃度拡散層 １４ｂ ドレイン側ｎ型低濃度拡散層 １５ａ ソース側ｎ型高濃度拡散層 １５ｂ ドレイン側ｎ型高濃度拡散層 １６ 第１の絶縁膜（酸化膜） １７ 第２の絶縁膜（窒化膜） １８ フォトレジスト ２１ ｐ型半導体基板 ２２ ゲート酸化膜 ２３ ゲート電極 ２４ａ ソース側ｎ型低濃度拡散層 ２４ｂ ドレイン側ｎ型低濃度拡散層 ２５ａ ソース側ｎ型高濃度拡散層 ２５ｂ ドレイン側ｎ型高濃度拡散層 ２６ パンチスルーストッパ ２７ 第１の絶縁膜（酸化膜） ２８ フォトレジスト ２９ 第２の絶縁膜（窒化膜） ３１ ｐ型半導体基板 ３２ ゲート酸化膜 ３３ ゲート電極 ３４ ｎ型低濃度拡散層 ３５ ｎ型高濃度拡散層 ３６ ゲート側壁
Claims (6)
- 【請求項１】第１導電型の半導体基板の一主面にゲート
酸化膜を介して設けられたゲート電極と、前記基板に第
２導電型の低濃度拡散層と第２導電型の高濃度拡散層か
らなるソース、ドレイン領域を有し、ドレイン側の前記
第２導電型の低濃度拡散層上の前記ゲート酸化膜がソー
ス側ゲート端における前記ゲート酸化膜より厚いことを
特徴とするＭＯＳ型半導体装置。 - 【請求項２】ソース側領域のみに隣接した第１導電型で
高濃度層からなるパンチスルーストッパを有することを
特徴とする請求項１に記載のＭＯＳ型半導体装置。 - 【請求項３】第１導電型の半導体基板上にゲート酸化膜
を形成する工程と、 前記ゲート酸化膜上の所定の位置にゲート電極を形成す
る工程と、 ソース側の前記ゲート電極の一部と前記半導体基板を覆
うように酸化種を通しにくい絶縁膜を選択的に形成する
工程と、 ドレイン側の前記ゲート電極端部に厚いゲート酸化膜を
形成する工程と、 前記ゲート電極をマスクとして前記第１導電型の半導体
基板上に、第２導電型の低濃度拡散層と、第２導電型の
高濃度拡散層を形成する工程を有することを特徴とする
ＭＯＳ型半導体装置の製造方法。 - 【請求項４】第１導電型の半導体基板上にゲート酸化膜
を形成する工程と、 前記ゲート酸化膜上の所定の位置にゲート電極を形成す
る工程と、 前記第１導電型の半導体基板および前記ゲート電極上に
第１の絶縁膜を堆積させる工程と、 前記第１の絶縁膜上に、ソース側の前記ゲート電極の一
部と前記半導体基板を覆った状態でかつドレイン側の前
記ゲート電極の側壁に、酸化種を通しにくい第２の絶縁
膜を選択的に形成する工程と、 ドレイン側の前記ゲート電極端部に厚いゲート酸化膜を
形成する工程と、 前記ゲート電極をマスクとして前記第１導電型の半導体
基板上に、第２導電型の低濃度拡散層と、第２導電型の
高濃度拡散層を形成する工程を有することを特徴とする
ＭＯＳ型半導体装置の製造方法。 - 【請求項５】第１導電型の半導体基板上にゲート酸化膜
を形成する工程と、 前記ゲート酸化膜上の所定の位置にゲート電極を形成す
る工程と、 ドレイン側の前記ゲート電極の一部と前記第１導電型の
半導体基板を覆うようにフォトレジストを選択的に形成
する工程と、 酸化種を通しにくい絶縁膜を垂直方向に強い異方性を持
つ方法により形成する工程と、 前記フォトレジストをマスクとして、ソース側の前記第
１導電型の半導体基板上に第１導電型のパンチスルース
トッパ層を形成する工程と等方性のエッチングにより、
ソースにある前記絶縁膜を残した状態で、前記フォトレ
ジストの側部にある前記絶縁膜を除去する工程と、 前記フォトレジストを除去する工程と、 ドレイン側の前記ゲート電極端部に厚いゲート酸化膜を
形成する工程と、 前記ゲート電極をマスクとして前記第１導電型の半導体
基板上に、第２導電型の低濃度拡散層と、第２導電型の
高濃度拡散層を形成する工程を有することを特徴とする
ＭＯＳ型半導体装置の製造方法。 - 【請求項６】前記フォトレジストを除去した後に、前記
絶縁膜と同じ種類の絶縁膜を堆積する工程と、 選択的に垂直方向に強い異方性エッチングにより、前記
絶縁膜をゲート電極側部及びソース側に残置させた状態
で、ドレイン側の前記絶縁膜を除去する工程を有するこ
とを特徴とする請求項５に記載のＭＯＳ型半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16686093A JPH0722616A (ja) | 1993-07-06 | 1993-07-06 | Ｍｏｓ型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16686093A JPH0722616A (ja) | 1993-07-06 | 1993-07-06 | Ｍｏｓ型半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722616A true JPH0722616A (ja) | 1995-01-24 |
Family
ID=15838990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16686093A Pending JPH0722616A (ja) | 1993-07-06 | 1993-07-06 | Ｍｏｓ型半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722616A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007103837A (ja) * | 2005-10-07 | 2007-04-19 | Elpida Memory Inc | 非対称構造を有する電界効果型トランジスタを含む半導体装置およびその製造方法 |
| CN100428426C (zh) * | 2004-03-11 | 2008-10-22 | 茂德科技股份有限公司 | 金属氧化物半导体晶体管的形成方法 |
| JP2009004554A (ja) * | 2007-06-21 | 2009-01-08 | Oki Electric Ind Co Ltd | Ｍｏｓ型半導体装置およびｍｏｓ型半導体装置の製造方法 |
| JP2009027058A (ja) * | 2007-07-23 | 2009-02-05 | Mitsumi Electric Co Ltd | Ｄｍｏｓ型半導体装置及びその製造方法 |
-
1993
- 1993-07-06 JP JP16686093A patent/JPH0722616A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100428426C (zh) * | 2004-03-11 | 2008-10-22 | 茂德科技股份有限公司 | 金属氧化物半导体晶体管的形成方法 |
| JP2007103837A (ja) * | 2005-10-07 | 2007-04-19 | Elpida Memory Inc | 非対称構造を有する電界効果型トランジスタを含む半導体装置およびその製造方法 |
| JP2009004554A (ja) * | 2007-06-21 | 2009-01-08 | Oki Electric Ind Co Ltd | Ｍｏｓ型半導体装置およびｍｏｓ型半導体装置の製造方法 |
| JP2009027058A (ja) * | 2007-07-23 | 2009-02-05 | Mitsumi Electric Co Ltd | Ｄｍｏｓ型半導体装置及びその製造方法 |
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