JP2012004208A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】２つのオーミック電極、及び、それらの間に配置されたゲート電極を備えた、ゲート電極形成用電子線の揺らぎに起因するゲート電極形成不良が生じない形で製造できる半導体装置を提供する。
【解決手段】半導体装置１の、ゲート電極２０により近い方のオーミック電極（ソース電極１４ｓ）として、ゲート電極２０と対向する側の少なくとも一方の隅（電子線の描画開始位置側の隅）がカットされた矩形形状のものを採用しておく。
【選択図】図２

Description

本発明は、半導体装置及び半導体装置の製造方法に、関する。

化合物半導体装置の高周波特性は、ゲート電極を微細化することにより向上させることが出来る。そのため、高周波用途の化合物半導体装置のゲート電極は、図８に模式的に示したように、電子線描画技術を利用して形成されるものとなっている。

特開平７−８６５８２号公報 特開２００３−１４２５００号公報

化合物半導体装置の高周波特性は、ソース電極・ゲート電極間の距離Ｌｓｇを短縮することによっても向上させることが出来る。そのため、より高周波特性の良い化合物半導体装置を開発すべく鋭意研究を行った所、Ｌｓｇを０．５μｍ程度とすると、図９に示したように、『電子線描画（及び現像）により、レジストに、その一部がソース電極側（図９における左側）に広がった形状の開口が形成される』という現象が頻発することが判明した。換言すれば、Ｌｓｇを０．５μｍ程度とすると、ゲート電極形成用電子線が揺らぐ（ゲート電極形成用電子線が直線状に操引されなくなる）という現象が頻発することが判明した。なお、図９は、製造途中の化合物半導体装置の，図１０に一点鎖線枠で示した部分辺りのＳＥＭ（走査型電子顕微鏡）写真である。

上記現象が発生すると、当然、ソース電極・ゲート電極間の間隔やゲート電極の形状が設計通りの化合物半導体装置を製造できないことになる。そして、上記現象は、２つのオーミック電極、及び、それらの間に配置されたゲート電極を備えた半導体装置であれば、化合物半導体装置でなくとも生じ得るものである。

そこで、開示の技術の課題は、２つのオーミック電極、及び、それらの間に配置されたゲート電極を備えた、ゲート電極形成用電子線の揺らぎに起因するゲート電極形成不良が生じない形で製造できる半導体装置を提供することにある。

また、開示の技術の他の課題は、２つのオーミック電極、及び、それらの間に配置されたゲート電極を備えた半導体装置を、ゲート電極形成用電子線の揺らぎに起因するゲート電極形成不良が生じない形で製造できる半導体装置の製造方法を提供することにある。

上記課題を解決するために、開示の技術の一態様の半導体装置は、半導体基体の一方の面上に、第１オーミック電極、ゲート電極及び第２オーミック電極が、この順に配置された半導体装置であって、第１オーミック電極とゲート電極との間の距離が、第２オーミック電極とゲート電極との間の距離よりも短く、第１オーミック電極が、ゲート電極と対向する側の少なくとも一方の隅がカットされた矩形形状を有する。

また、開示の技術の他の態様の半導体装置は、半導体基体の一方の面上に、第１オーミック電極、ゲート電極及び第２オーミック電極が、この順に配置された半導体装置であっ
て、半導体基体の一方の面に、不活性領域によって囲まれた活性領域であって、第１オーミック電極の全域及び第２オーミック電極の全域が配置される矩形状部分と、ゲート電極下となる部分及びゲート電極下とならない部分を備えた，矩形状部分から各電極の並び方向に垂直な方向に突出した突出部分とを含む活性領域が設けられている構成を有する。

上記した他の課題を解決するために、開示の技術の一態様の半導体装置の製造方法は、半導体基体の一方の面上に、第１オーミック電極、ゲート電極及び第２オーミック電極が、この順に、第１オーミック電極とゲート電極との間の距離が、第２オーミック電極とゲート電極との間の距離よりも短くなるように配置された半導体装置の製造方法であって、半導体基体の一方の面上に、第２オーミック電極を形成すると共に、第１オーミック電極として、ゲート電極と対向する側の少なくとも一方の隅がカットされた矩形形状を有する電極を形成する電極形成工程と、ゲート電極を形成するために、電極形成工程後に行われる電子線描画工程とを含む。

また、開示の技術の他の態様の半導体装置の製造方法は、第１オーミック電極、ゲート電極及び第２オーミック電極を備えた半導体装置の製造方法であって、基板の一方の面上に、不活性領域と、当該不活性領域によって囲まれた活性領域であって、第１オーミック電極の全域及び第２オーミック電極の全域が配置される矩形状部分、並びに、ゲート電極下となる部分及びゲート電極下とならない部分を備えた矩形状部分から各電極の並び方向に垂直な方向に突出した突出部分を含む活性領域とを形成する工程と、基板の一方の面上に形成された活性領域上に、第１オーミック電極及び第２オーミック電極を形成する工程と、活性領域の矩形状部分及び突出部分を横切る形状のゲート電極を形成するために行われる電子線描画工程とを含む。

上記構成／製造手順を採用しておけば、２つのオーミック電極、及び、それらの間に配置されたゲート電極を備えた半導体装置を、ゲート電極形成用電子線の揺らぎに起因するゲート電極形成不良が生じない形で製造できることになる。

第１実施形態に係る半導体装置の断面図。 第１実施形態に係る半導体装置が備えるソース電極の形状及び位置の説明図。 第１実施形態に係る半導体装置の製造手順例を説明するための断面図。 第１実施形態に係る半導体装置の製造手順例を説明するための断面図。 第１実施形態に係る半導体装置の製造手順例を説明するための断面図。 第１実施形態に係る半導体装置の製造手順例を説明するための断面図。 第１実施形態に係る半導体装置の製造手順例を説明するための断面図。 第１実施形態に係る半導体装置の製造手順例を説明するための断面図。 第１実施形態に係る半導体装置の製造手順例を説明するための断面図。 第１実施形態に係る半導体装置の製造手順例を説明するための断面図。 第１実施形態に係る半導体装置の製造手順例を説明するための断面図。 第１実施形態に係る半導体装置の製造手順例を説明するための断面図。 第１実施形態に係る半導体装置の製造手順例を説明するための断面図。 第１実施形態に係る半導体装置の製造手順例を説明するための断面図。 第２実施形態に係る半導体装置の構成の説明図。 図４の構成を採用した理由及び第２実施形態に係る半導体装置の変形例の説明図。 第３実施形態に係る半導体装置の構成の説明図。 第３実施形態に係る半導体装置の断面図。 半導体装置の基本構成及び電子線操引箇所の説明図。 電子線描画によるゲート電極形成時に生ずる現象を説明するためのＳＥＭ写真。 図９に示した現象が生ずる箇所の説明図。

以下、発明者が開発した３タイプの半導体装置（以下、第１〜第３実施形態に係る半導体装置１〜３と表記する）の構成及び製造手順を、図面を参照して詳細に説明する。

《第１実施形態》
図１に、第１実施形態に係る半導体装置１の製造途中の断面図を示す。なお、この図１及び以下で説明に用いる各図は、半導体装置１（又は、半導体装置２、３）の構成を模式的に示したもの（各部のサイズ、位置を適宜変更してあるもの）であると共に、各図における各部のサイズ等も合わせていないものである。また、幾つかの図は、煩雑になるのを避けるために、符号“１０”の図示を省略したものとなっている。

図１に示してあるように、半導体装置１は、半導体基体１０、ソース電極１４ｓ、ゲート電極２０、ドレイン電極１４ｄ等を備えた装置である。

半導体基体１０は、基板１１上に化合物半導体層を形成した後、形成した化合物半導体層の一部を不活性化することにより、化合物半導体層内（基板１１上）に、不活性領域１３で囲まれた矩形状の活性領域１２を画定した部材である。なお、半導体基体１０の詳細については後述するが、半導体装置１の半導体基体１０としては、通常、複数の活性領域１２が画定されているものが使用される。

ソース電極１４ｓ、ドレイン電極１４ｄは、それらの間の間隔（いわゆるゲート長）が所定長となるように、活性領域１２の両端（図１における左右の端）に形成されている電極である。

ゲート電極２０は、ソース電極１４ｓ及びドレイン電極１４ｄの形成後に、電子線描画工程を含むゲート電極形成工程により形成されるマッシュルーム型の電極である。このゲート電極２０は、活性領域１２の，ソース電極１４ｓ・ドレイン電極１４ｄ間の部分を横切るようにソース電極１４ｓ寄りの箇所に配置されている。なお、ソース電極１４ｓ寄りの箇所とは、ゲート電極２０の下端側の部分（柄の部分：以下、ゲート電極２０ａと表記する）とソース電極１４ｓとの間の距離（間隔）Ｌｓｇが、ゲート電極２０ａとドレイン電極１４ｄとの間の距離Ｌｄｇよりも短い箇所のことである。

性能（高周波特性等）を向上させるために、半導体装置１は、距離Ｌｓｇが比較的に短い（例えば、０．５μｍ）装置として構成（製造）される。

そして、半導体装置１は、図２に示したように、Ｌｓｇがそのような値となる位置に、“ゲート電極２０側且つゲート電極形成用電子線の描画開始位置側（図２における上側）の隅が斜めにカットされている矩形形状を有するソース電極１４ｓ”が配置された装置となっている。

半導体装置１の具体的な製造手順等を説明する前に、ここで、半導体装置１に上記構成を採用している理由を説明しておくことにする。

半導体装置１は、高性能な化合物半導体装置を実現すべく、鋭意、研究した結果として得られたものである。

具体的には、半導体装置１の開発時には、Ｌｓｇを変えた半導体装置（矩形状のソース電極を用いたもの）を製造することが行われている。そして、その結果として、既に説明したように、Ｌｓｇを０．５μｍ程度とすると、ゲート電極形成用電子線の揺らぎ（以下、単に、“電子線の揺らぎ”と表記する）に起因するゲート電極形成不良が頻発することが分かっている。

また、Ｌｓｄ＞Ｌｓｇであっても、Ｌｓｇ＝１．０μｍ程度であれば、電子線の揺らぎが殆ど起こらないことも分かっている。従って、電子線の揺らぎは、Ｌｓｇを０．５μｍ程度にすると、電子線のスポット位置からのソース電極側抵抗と、電子線のスポット位置からドレイン電極側抵抗との間の差違（以下、抵抗差と表記する）が過度に大きくなる結果として、生じている現象であると考えられる。

また、Ｌｓｇが０．５μｍ程度であっても、活性領域上を電子線が、或る程度の長さ、操引されると、電子線の揺らぎが収まる（電子線が直線状に操引されるようになる；図９、図１０参照）ことも分かっている。そのため、電子線の描画開始位置側の抵抗差が過度に大きくならないようにしておけば、Ｌｓｇが０．５μｍ程度であっても、電子線の揺らぎに起因するゲート電極形成不良の発生を防止できることが考えられる。

そして、ソース電極１４ｓの形状を、“ゲート電極２０側且つゲート電極形成用電子線の描画開始位置側の隅が斜めにカットされている矩形形状”としておけば、矩形状のソース電極を用いた場合よりも、電子線の描画開始位置側の抵抗差を小さくすることが出来る。また、ソース電極１４ｓの形状を、そのような形状としておけば、活性領域上（活性領域上のレジスト上）の電子線の描画開始側の部分で電子線が多少揺らいでも、ソース電極と接しないゲート電極を形成できることにもなる。

そのため、上記観点に基づき半導体装置を実際に製造してみたところ、例えば、図２に示したように、ソース電極１４ｓの形状を、長方形の一隅から各隣片がおよそ０．５μｍの直角三角形上の部分を除去した形状としておけば、Ｌｓｇが０．５μｍ程度であっても、ゲート電極形成不良が生じないことが確認できたため、半導体装置１に上記構成を採用しているのである。

以上、説明した事項から既に明らかであるとは考えるが、ここで、図３Ａ〜図３Ｌを用いて、第１実施形態に係る半導体装置１のより具体的な構成例及び製造手順例を説明しておくことにする。

半導体装置１の製造時には、例えば、図３Ａに示してあるように、基板１１としての半絶縁性のＳｉＣ基板（以下、ＳｉＣ基板１１と表記する）上に、バッファ層１２ａ、ＧａＮ電子走行層１２ｂ、ＡｌＧａＮ電子供給層１２ｃ、ＧａＮ表面層１２ｄが、順次、ＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition)法によりエピタキシャル成長される
。なお、バッファ層１２ａは、ＳｉＣ基板１１表面の格子欠陥が電子走行層１２ｂに伝播するのを防ぐためにＳｉＣ基板１１上に形成される層である。このバッファ層１２ａとしては、例えば、ＧａＮ層が形成される。

次いで、図３Ｂに模式的に示したように、ＳｉＣ基板１１上に形成した化合物半導体層（層１２ａ〜１２ｄの積層体）の，トランジスタを形成しない領域が、Ａｒイオン注入によって不活性化される（不活性領域１３とされる）。なお、化合物半導体層の構成から明らかなように、基板１１上に形成されるトランジスタは、いわゆるＨＥＭＴ（High Electron Mobility Transistor）である。

その後、フォトリソグラフィー及びドライエッチングにより、ＧａＮ表面層１２ｄの，ソース電極１４ｓ下，ドレイン電極１４ｄ下となる各部分（形成する電極１４ｓ、電極１４ｄと同形状の部分）が、除去される。

上記工程の完了後には、ＧａＮ表面層１２ｄの除去により露出させたＡｌＧａＮ電子走行層１２ｃ上、及び、ＧａＮ表面層１２ｄの除去のために設けたレジスト上に、例えば、厚さ２０ｎｍのＴｉ層と厚さ２００ｎｍのＡｌ層とが蒸着法により形成される。そして、レジスト上のＴｉ層及びＡｌ層をレジストと共に除去してから熱処理を加えることにより、図３Ｃに示した構造が製造される。すなわち、半導体基体１０の活性領域１２上に、当該活性領域１２に対してオーミックコンタクトしたソース電極１４ｓ及びドレイン電極１４ｄが形成されている構造が製造される。

次いで、図３Ｄ、図３Ｅに示したように、当該構造上に、絶縁膜としての窒化珪素膜１５と、電子線リソグラフィー用のレジスト層１６とが、順次、形成される。そして、レジスト層１６上に帯電防止剤を塗布した後に、電子線露光及び現像を行うことにより、レジスト層１６の，ゲート電極２０ａを形成する部分に、およそ０．１μｍ幅の開口が形成される（図３Ｅ）。

その後、図３Ｆに示したように、開口を形成したレジスト層１６をマスクとして、窒化珪素膜１５の，当該開口下の部分が、ＳＦ６を用いたドライエッチングにより除去される。そして、図３Ｇに示したように、レジスト層１６が除去されてから、図３Ｈに示したように、窒化珪素膜１５上に、レジスト層１６〜１８が形成される。このレジスト層１６〜１８の形成は、通常、レジスト材料の塗布、ベーキングを繰り返すことにより行われる。また、レジスト層１６としては、例えば、マイクロケム社製のＰＭＭＡ(Polymethyl methacrylate)層が形成され、レジスト層１７としては、例えば、マイクロケム社製のＰＭＧ
Ｉ（Poly Methyl Glutarimide）層が形成される。また、レジスト層１８としては、例え
ば、日本ゼオン社製のＺＥＰ５２０層が形成される。

レジスト層１６〜１８の形成後には、レジスト層１８上に帯電防止剤が塗布される。そして、電子線描画（露光）及び現像を行うことにより、レジスト層１８の，ゲート電極２０を形成する部分におよそ０．８μｍ幅の開口が形成される。

次いで、開口を形成したレジスト層１８をマスクとして、レジスト層１７がアルカリ現像液でエッチングされることにより、図３Ｉに示したような構造が製造される。そして、当該構造のレジスト層１６に対する電子線描画により、レジスト層１６の，窒化珪素膜１５に設けた開口上の部分（およそ０．１ｕｍ幅の部分）が露光される。なお、Lｓｇを単
純に狭くした半導体装置にて電子線が揺らぐ（図９参照。）のは、この工程である。

その後、レジスト層１６が現像されて、レジスト層１６の，窒化珪素膜１５に設けた開口上に、当該開口と同じ幅（およそ０．１ｕｍ幅）の開口が形成される（図３Ｊ）。

上記のようにして、ＧａＮ表面層１２ｄに至る開口をレジスト層１６〜１８に設けた後には、図３Ｈに示したように、当該開口内及びレジスト層１８上に、ゲートメタル１９（例えば、１０ｎｍ厚のＮｉと３００ｎｍ厚のＡｕ）が蒸着される。次いで、加温した有機溶剤を用いてレジスト層１８上のゲートメタル１９がレジスト層１６〜１８と共に除去されて、図３Ｌに示したように、活性領域１２上に、ソース電極１４ｓ、ドレイン電極１４ｄ及びゲート電極２０が形成されている構造（製造途中の半導体装置１）が形成される。

この後、層間絶縁膜、コンタクト孔、配線等の形成工程が行われて、半導体装置１の製造が完了する。

《第２実施形態》
以下、図４を用いて、第２実施形態に係る半導体装置２の構成を、半導体装置１と異なっている部分を中心に説明する。

半導体装置２も、半導体装置１と同様の構成要素（活性領域１２を備えた半導体基体１０、ソース電極１４ｓ、ドレイン電極１４ｄ等）からなる装置である。ただし、半導体装置２は、図４に示したような形状の活性領域１２が画定されている半導体基体１０を用いて製造されるものとなっている。

すなわち、半導体装置２の製造時、半導体基体１０には、『ソース電極１４ｓの全域及びドレイン電極１４ｄの全域が配置される矩形状部分と、当該矩形状部分から電子線描画の開始位置方向（図４における上方向）に例えば５μｍ程度突出している突出部分１２ａとからなる活性領域１２』が設けられる。なお、活性領域１２の突出部分１２ａの幅（図４における左右方向の長さ）、位置は、通常、ゲート電極２０ａ下よりもドレイン電極１４ｄ側には，はみ出ないように、且つ、ソース電極１４ｓ側へのはみ出し量が、Ｌｓｇよりも長くなるように（例えば、１μｍ）、定められる。

そして、半導体装置２は、そのような形状の活性領域１２を設けた半導体基体１０上に、半導体装置１と同様の手順で、矩形状のソース電極１４ｓ及びドレイン電極１４ｄとマッシュルーム型のゲート電極２０（図１参照。）とを形成することにより製造される装置となっている。

すなわち、既に説明したように、電子線の揺らぎは、抵抗差が過度に大きくなる結果として、生じている現象であると考えられる。ただし、『Ｌｓｇが０．５μｍ程度であっても、活性領域上を電子線が或る程度の長さ操引されると、電子線の揺らぎが収まる』ことからすると、ソース電極１４ｓとドレイン電極１４ｄとの間の部分よりも先に電子線が照射される部分（以下、前段部分と表記する）を、若干、低抵抗化することによって、電子線の揺らぎに起因するゲート電極形成不良の発生を防止できることが考えられる。

そして、そのためには、図５に模式的に示したように、活性領域１２の突出部分１２ａを、ゲート電極２０ａ下から、ソース電極１４ｓ側及びドレイン電極１４ｄ側の双方にはみ出す形状のものとしておくことも考えられる。ただし、突出部分１２ａをそのような形状にしておいた場合には、ソース電極１４ｓ・ドレイン電極１４ｄ間を流れる電流中に、突出部分１２ａ下を流れる電流が含まれることになる。そして、突出部分１２ａ下を流れる電流の位相・強度は、他の部分を流れる電流とは異なったものとなるため、そのような電流が殆ど流れない図４の構成を採用しておいた方が、性能が高い半導体装置を得ることが出来ることになる。

実際、突出部分１２ａがソース電極１４ｓ側のみに、はみ出すように半導体装置２を製造してみたところ、例えば、図４に示したように、突出部分１２ａの突出長（図４における上方向に突出した長さ）を５μｍ程度としておけば、Ｌｓｇが０．５μｍ程度であっても、ゲート電極形成不良が生じないことが確認できた。そのため、半導体装置２に上記構成を採用したのである。

《第３実施形態》
以下、図６及び図７を用いて、第３実施形態に係る半導体装置３の構成を、半導体装置１と異なっている部分を中心に説明する。なお、図６は、ゲート電極２０の上部や窒化珪素膜１５の図示を省略した半導体装置３の上面図である。また、図７は、半導体装置３の，図６にＡ−Ａ′と示してある部分の断面図である。

この半導体装置３も、半導体装置１と同様に、“ゲート電極２０側且つゲート電極形成用電子線の描画開始位置側の隅が斜めにカットされている矩形形状を有するソース電極１４ｓ”を備えた装置である。

ただし、図６及び図７に示してあるように、半導体装置３が備えるソース電極１４ｓは、ゲート長方向に垂直な方向の長さ（図６における上下方向の長さ）が、ドレイン電極１４ｄよりも、所定長さ（例えば１μｍ程度）だけ長いものとされている。そして、半導体装置３は、そのような形状のソース電極１４ｓの，隅がカットされている側の端が、不活性領域１３上に位置するように製造された装置となっている。

すなわち、この半導体装置３は、いわば、前段部分（ソース電極１４ｓとドレイン電極１４ｄとが短い間隔で実際に向き合うことになる部分よりも先に電子線が照射される部分）に、ソース電極側抵抗とドレイン電極側抵抗とが次第に変わっていく領域を設けたものとなっている。

具体的な理由は不明であるが（前段部分に上記領域を設けたが故に、ゲート電極形成不良が防止できたのか、上記領域が単に低抵抗な領域として機能しているのか等については不明であるが）、この構成を採用しておいても、電子線の揺らぎに起因するゲート電極形成不良の発生を防止できることが確認できている。

従って、この半導体装置３の構成を採用することによっても、高性能な半導体装置を実現出来ることになる。

《変形形態》
上記した各実施形態に係る半導体装置１〜３に対しては、各種の変形を行うことが出来る。例えば、既に説明した理由から、図４に示した構成を採用した方が高性能な半導体装置２が得られるのであるが、半導体装置２を、図５に示した構成を有するものに変形することも出来る。

『ゲート電極２０に近い方のオーミック電極の形状を変える』、『活性領域１２のゲート電極２０に近い部分を突出（延伸）させる』といった上記技術を、ソース電極１４ｓよりもドレイン電極１４ｄの方がゲート電極２０に近い半導体装置に適用することも出来る。

また、半導体装置１を、図１における左上隅がカットされているドレイン電極１４ｄを備えたものに変形することも出来る。なお、そのような変形は、ソース電極１４ｓ・ゲート電極２０ａ間の距離Ｌｓｇと、ドレイン電極１４ｄ・ゲート電極２０ａ間の距離Ｌｄｇとが共に極めて短い（例えば、０．５μｍ）ものである場合に特に有効であると考えられる。何故ならば、そのような場合、製造誤差等により、電子線がいずれの方向にも揺らぎ得るからである。

また、半導体装置１〜３を、各部のサイズが上記したものとは異なる装置や、各部の構成材料が上記したものとは異なる装置（ＩｎＰ系、ＧａＮ系、ＳｉＧｅ系化合物半導体装置や、化合物半導体装置ではない半導体装置）に変形しても良いことなどは、当然のことである。

以上、開示した技術に関し、更に以下の付記を開示する。

（付記１） 半導体基体の一方の面上に、第１オーミック電極、ゲート電極及び第２オ
ーミック電極が、この順に配置された半導体装置であって、
前記第１オーミック電極と前記ゲート電極との間の距離が、前記第２オーミック電極と前記ゲート電極との間の距離よりも短く、
前記第１オーミック電極が、前記ゲート電極と対向する側の少なくとも一方の隅がカットされた矩形形状を有する
ことを特徴とする半導体装置。

（付記２） 前記第１オーミック電極の全域及び前記第２オーミック電極の全域が、前記半導体基体の前記一方の面に設けられている活性領域上に配置されている
ことを特徴とする付記１に記載の半導体装置。

（付記３） 前記半導体基体の前記一方の面に、活性領域、及び、当該活性領域を囲む不活性領域が、各電極の並び方向である第１方向に平行又は垂直な境界を有するように設けられており、
前記第１オーミック電極の前記第１方向の長さが、前記第２オーミック電極の前記第１方向の長さよりも長く、
前記第１オーミック電極の前記第１方向の，隅がカットされている側の端部が、不活性領域上に配置され、
前記第１オーミック電極の残りの部分及び前記第２オーミック電極の全域が、前記半導体基体の前記活性領域上に配置されている
ことを特徴とする付記１に記載の半導体装置。

（付記４） 半導体基体の一方の面上に、第１オーミック電極、ゲート電極及び第２オーミック電極が、この順に配置された半導体装置であって、
前記半導体基体の前記一方の面に、
不活性領域によって囲まれた活性領域であって、前記第１オーミック電極の全域及び前記第２オーミック電極の全域が配置される矩形状部分と、前記ゲート電極下となる部分及び前記ゲート電極下とならない部分を備えた，前記矩形状部分から各電極の並び方向に垂直な方向に突出した突出部分とを含む活性領域が設けられている
ことを特徴とする半導体装置。

（付記５） 前記第１オーミック電極と前記ゲート電極との間の距離が、前記第２オーミック電極と前記ゲート電極との間の距離よりも短く、
前記活性領域の前記突出部分が、
前記ゲート電極下となる部分と、前記ゲート電極よりも前記第１オーミック電極側となる部分とからなる
ことを特徴とする付記４に記載の半導体装置。

（付記６） 前記活性領域が、窒化物半導体からなる
ことを特徴とする付記１乃至付記５のいずれか一項に記載の半導体装置。

（付記７） 半導体基体の一方の面上に、第１オーミック電極、ゲート電極及び第２オーミック電極が、この順に、前記第１オーミック電極と前記ゲート電極との間の距離が、前記第２オーミック電極と前記ゲート電極との間の距離よりも短くなるように配置された半導体装置の製造方法であって、
前記半導体基体の前記一方の面上に、前記第２オーミック電極を形成すると共に、前記第１オーミック電極として、前記ゲート電極と対向する側の少なくとも一方の隅がカットされた矩形形状を有する電極を形成する電極形成工程と、
ゲート電極を形成するために、前記電極形成工程後に行われる電子線描画工程と、
を含むことを特徴とする半導体装置の製造方法。

（付記８） 第１オーミック電極、ゲート電極及び第２オーミック電極を備えた半導体装置の製造方法であって、
基板の一方の面上に、不活性領域と、当該不活性領域によって囲まれた活性領域であって、前記第１オーミック電極の全域及び前記第２オーミック電極の全域が配置される矩形状部分、並びに、前記ゲート電極下となる部分及び前記ゲート電極下とならない部分を備えた前記矩形状部分から各電極の並び方向に垂直な方向に突出した突出部分を含む活性領域とを形成する工程と、
前記基板の前記一方の面上に形成された前記活性領域上に、前記第１オーミック電極及び前記第２オーミック電極を形成する工程と、
前記活性領域の前記矩形状部分及び前記突出部分を横切る形状の前記ゲート電極を形成するために行われる電子線描画工程と、
を含むことを特徴とする半導体装置の製造方法。

（付記９） 半導体基体と、
それぞれ、少なくとも一隅がカットされた矩形形状を有する２つのオーミック電極であって、カットされている隅が対向するように所定間隔をおいて前記半導体基体の一方の面上に配置された２つのオーミック電極と、
前記半導体基体の前記一方の面上の，前記２つのオーミック電極の間隙部分に配置されたゲート電極と、
を備えることを特徴とする半導体装置。

１，２，３ 半導体装置
１０ 半導体基体
１１ 基板
１２ 活性領域
１２ａ バッファ層
１２ｂ ＧａＮ電子走行層
１２ｃ ＡｌＧａＮ電子供給層
１２ｄ ＧａＮ表面層
１３ 不活性領域
１４ｓ ソース電極
１４ｄ ドレイン電極
１５ 窒化珪素膜
１６，１７，１８ レジスト層
１９ ゲートメタル
２０ ゲート電極

Claims (7)

1. 半導体基体の一方の面上に、第１オーミック電極、ゲート電極及び第２オーミック電極が、この順に配置された半導体装置であって、
   第１オーミック電極とゲート電極との間の距離が、第２オーミック電極とゲート電極との間の距離よりも短く、
   第１オーミック電極が、ゲート電極と対向する側の少なくとも一方の隅がカットされた矩形形状を有する
   ことを特徴とする半導体装置。
2. 第１オーミック電極の全域及び第２オーミック電極の全域が、半導体基体の一方の面に設けられている活性領域上に配置されている
   ことを特徴とする請求項１に記載の半導体装置。
3. 半導体基体の一方の面に、活性領域、及び、当該活性領域を囲む不活性領域が、各電極の並び方向である第１方向に平行又は垂直な境界を有するように設けられており、
   第１オーミック電極の第１方向の長さが、第２オーミック電極の第１方向の長さよりも長く、
   第１オーミック電極の第１方向の，隅がカットされている側の端部が、不活性領域上に配置され、
   第１オーミック電極の残りの部分及び第２オーミック電極の全域が、半導体基体の活性領域上に配置されている
   ことを特徴とする請求項１に記載の半導体装置。
4. 半導体基体の一方の面上に、第１オーミック電極、ゲート電極及び第２オーミック電極が、この順に配置された半導体装置であって、
   半導体基体の一方の面に、
   不活性領域によって囲まれた活性領域であって、第１オーミック電極の全域及び第２オーミック電極の全域が配置される矩形状部分と、ゲート電極下となる部分及びゲート電極下とならない部分を備えた，矩形状部分から各電極の並び方向に垂直な方向に突出した突出部分とを含む活性領域が設けられている
   ことを特徴とする半導体装置。
5. 第１オーミック電極とゲート電極との間の距離が、第２オーミック電極とゲート電極との間の距離よりも短く、
   活性領域の突出部分が、
   ゲート電極下となる部分と、ゲート電極よりも第１オーミック電極側となる部分とからなる
   ことを特徴とする請求項４に記載の半導体装置。
6. 半導体基体の一方の面上に、第１オーミック電極、ゲート電極及び第２オーミック電極が、この順に、第１オーミック電極とゲート電極との間の距離が、第２オーミック電極とゲート電極との間の距離よりも短くなるように配置された半導体装置の製造方法であって、
   半導体基体の一方の面上に、第２オーミック電極を形成すると共に、第１オーミック電極として、ゲート電極と対向する側の少なくとも一方の隅がカットされた矩形形状を有する電極を形成する電極形成工程と、
   ゲート電極を形成するために、電極形成工程後に行われる電子線描画工程と、
   を含むことを特徴とする半導体装置の製造方法。
7. 第１オーミック電極、ゲート電極及び第２オーミック電極を備えた半導体装置の製造方法であって、
   基板の一方の面上に、不活性領域と、当該不活性領域によって囲まれた活性領域であって、第１オーミック電極の全域及び第２オーミック電極の全域が配置される矩形状部分、並びに、ゲート電極下となる部分及びゲート電極下とならない部分を備えた矩形状部分から各電極の並び方向に垂直な方向に突出した突出部分を含む活性領域とを形成する工程と、
   基板の一方の面上に形成された活性領域上に、第１オーミック電極及び第２オーミック電極を形成する工程と、
   活性領域の矩形状部分及び突出部分を横切る形状のゲート電極を形成するために行われる電子線描画工程と、
   を含むことを特徴とする半導体装置の製造方法。

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