JP7019922B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
導電性等の観点から、半導体装置の配線及びオーミック電極にＡｌ（アルミニウム）が用いられることがある。例えば下記特許文献１には、Ａｌ膜あるいはＡｌを主成分とする合金膜からなる第１の層を、半導体基板における拡散層の表面上に設ける旨が開示されている。
特開平４－１６２５３１号公報
Ａｌを含む配線及びオーミック電極には、半導体装置の製造中にヒロックが発生する傾向にある。例えば、Ａｌを含むオーミック電極上のバリアメタル膜と、当該配線を覆う絶縁膜との間等に隙間が生じている場合、当該隙間に上記ヒロックが生じてしまう。このようなヒロックの発生は、配線あるいは電極の短絡の原因になり得るため望ましくない。
本発明の一側面は、Ａｌを含むオーミック電極のヒロック発生を抑制可能な半導体装置の製造方法を提供することを目的とする。
本発明の一側面に係る半導体装置の製造方法は、半導体基板上にＡｌを含むオーミック電極を形成する工程と、オーミック電極を覆うＳｉＮ膜を形成する工程と、ＳｉＮ膜上に、オーミック電極に重なる開口パターンを有する第１のフォトレジストを形成する工程と、第１のフォトレジストを紫外線硬化する工程と、開口パターンから露出するＳｉＮ膜に開口を形成し、当該開口内にてオーミック電極の表面を露出する工程と、第１のフォトレジスト上、及び、開口から露出するオーミック電極上にバリア金属層を形成する工程と、開口パターン内に第２のフォトレジストを形成する工程と、第２のフォトレジストを熱処理し、開口に重なるバリア金属層を第２のフォトレジストにて覆う工程と、第２のフォトレジストを用いてバリア金属層をエッチングする工程と、を備える。
本発明の一側面によれば、Ａｌを含む電極のヒロック発生を抑制可能な半導体装置の製造方法を提供できる。
図１は、実施形態に係る製造方法によって製造される半導体装置の一例を示す断面図である。 図２（ａ）～（ｃ）は、実施形態に係る半導体装置の一部の製造方法を説明する図である。 図３（ａ）～（ｃ）は、実施形態に係る半導体装置の一部の製造方法を説明する図である。 図４（ａ），（ｂ）は、実施形態に係る半導体装置の一部の製造方法を説明する図である。 図５（ａ）～（ｃ）は、実施形態に係る半導体装置の一部の製造方法を説明する図である。
本発明の実施形態に係る半導体装置の製造方法の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
図１は、本実施形態に係る製造方法によって製造される半導体装置を示す断面図である。図１に示されるように、半導体装置１は、例えば基板２上に設けられる電界効果トランジスタである。基板２は、結晶成長用の基板である。基板２として、例えばＳｉＣ基板、ＧａＮ基板等の半導体基板、もしくはサファイア（Ａｌ２Ｏ３）基板が挙げられる。本実施形態では、基板２は、半導体基板である。
半導体装置１は、半導体積層体１１、絶縁膜１２，２１、ソース電極１３、ドレイン電極１４、ゲート電極１５、及びバリア導電層１６，１７を備える。
半導体積層体１１は、基板２上にエピタキシャル成長した半導体層の積層体である。半導体積層体１１は、例えば、基板２の表面から順に、バッファ層、チャネル層、及びバリア層を含む。本実施形態の半導体装置１は、高電子移動度トランジスタ（ＨＥＭＴ）であり、チャネル層とバリア層との界面のチャネル層側に２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）が生じることにより、チャネル層内にチャネル領域が形成される。バッファ層は例えばＡｌＮ層であり、チャネル層は例えばＧａＮ層であり、バリア層は例えばＡｌＧａＮ層である。半導体積層体１１は、バリア層上に位置するキャップ層を有してもよい。キャップ層は、例えばＧａＮ層である。
絶縁膜２１は、半導体積層体１１の表面を保護するパッシベーション膜であり、半導体積層体１１上に設けられる。絶縁膜１２は、ソース電極１３、ドレイン電極１４、及びゲート電極１５を保護する保護膜である。絶縁膜１２には、開口１２ａ，１２ｂが設けられる。開口１２ａはソース電極１３の一部を露出し、開口１２ｂはドレイン電極１４の一部を露出する。また、絶縁膜２１におけるゲート電極１５に対応する箇所には開口２１ａが設けられる。ゲート電極１５は、この開口２１ａを介して半導体積層体１１に接触する。絶縁膜２１は減圧ＣＶＤ法にて形成される窒化ケイ素（ＳｉＮ）膜であり、絶縁膜１２は、プラズマＣＶＤ法によって形成されるＳｉＮ膜である。
ソース電極１３及びドレイン電極１４のそれぞれは、半導体積層体１１のバリア層に接触する。ソース電極１３及びドレイン電極１４は、アルミニウム（Ａｌ）を含むオーミック電極であり、例えば、タンタル（Ｔａ）層とＡｌ層とＴａ層の積層構造を例えば５００℃～８００℃の温度で合金化したものである。また、チタン（Ｔｉ）層をＴａ層に代えて採用することもできる。加えて、上記積層構造上に金（Ａｕ）層が形成されてもよい。ソース電極１３及びドレイン電極１４の表面の一部は、絶縁膜１２によって覆われる。
ゲート電極１５は、ソース電極１３とドレイン電極１４との間に設けられる。ゲート電極１５は、例えば半導体積層体１１のキャップ層に対してショットキ接触する金属を含み、例えばニッケル（Ｎｉ）層と金（Ａｕ）層との積層構造を有する。この場合、Ｎｉ層がキャップ層にショットキ接触する。
バリア導電層１６は、ソース電極１３を保護する導電層であり、開口１２ａ内に設けられる。バリア導電層１６は、例えば互いに積層されるＴｉ層とＴｉＷＮ層とＴｉＷ層とを有する。また、バリア導電層１７は、ドレイン電極１４を保護する導電層であり、開口１２ｂ内に設けられる。バリア導電層１６，１７の構成は、互いに同一である。
次に、図２～図５を参照しながら本実施形態に係る半導体装置の製造方法の一部を説明する。図２（ａ）～（ｃ）、図３（ａ）～（ｃ）、図４（ａ），（ｂ）、及び図５（ａ）～（ｃ）は、本実施形態に係る半導体装置１の一部の製造方法を説明する図である。以下では、半導体装置１に含まれるオーミック電極であるソース電極１３と、ソース電極１３上に設けられるバリア導電層１６との製造方法を詳細に説明する。
まず、図２（ａ）に示されるように、基板２上に絶縁膜２１を形成する。まず、有機金属気相成長法（Metal Organic Chemical Vapor Deposition；ＭＯＣＶＤ）にて、基板２上に半導体積層体１１を成長する。続いて、半導体積層体１１上に絶縁膜２１を形成する。絶縁膜２１は、例えば減圧ＣＶＤ（Low Pressure Chemical Vapor Deposition；ＬＰＣＶＤ）法によって形成されるＳｉＮ膜である。ＬＰＣＶＤ法は、成膜圧力を下げ、成膜温度を高くすることによって、緻密な膜を形成する方法である。絶縁膜２１の厚さは、例えば１０ｎｍ以上３０ｎｍ以下である。絶縁膜２１の成膜温度は例えば８００℃以上９００℃以下であり、成膜圧力は例えば１０Ｐａ以上１００Ｐａ以下である。
次に、図２（ｂ）に示されるように、基板２上にＡｌを含むオーミック電極であるソース電極１３を形成する。まず、絶縁膜２１に開口２１ｂを形成する。続いて、順に積層されるＴａ層と、Ａｌ層と、Ｔａ層とを有するソース金属を、開口２１ｂ内に堆積する。下側のＴａ層の厚さは例えば５ｎｍ以上１０ｎｍ以下であり、Ａｌ層の厚さは例えば２００ｎｍ以上４００ｎｍ以下であり、上側のＴａ層の厚さは例えば５ｎｍ以上１０ｎｍ以下である。続いてソース金属を５００℃～８００℃にて加熱することにより、ソース金属を合金化してソース電極１３を形成する。図示はしないが、ソース電極１３の形成時にドレイン電極１４（図１を参照）も形成する。ソース金属は、例えばレジストパターン（不図示）を用い、蒸着法及びリフトオフによって形成される。このレジストパターンは、開口２１ｂの形成にも用いられてもよい。
次に、図２（ｃ）に示されるように、絶縁膜２１及びソース電極１３を覆う絶縁膜１２を形成する。本実施形態では、絶縁膜１２は、プラズマＣＶＤ法によって形成されるＳｉＮ膜である。絶縁膜１２の成膜温度は、例えば３００℃以上３２０℃以下である。絶縁膜１２の厚さは、例えば３０ｎｍ以上５０ｎｍ以下である。
次に、図３（ａ）に示されるように、絶縁膜１２上に、ソース電極１３に重なる開口パターン３１ａを有する第１のフォトレジスト３１を形成する。まず、絶縁膜１２上に第１のフォトレジスト３１を塗布する。続いて、第１のフォトレジスト３１に対してリソグラフィを実施することによって、第１のフォトレジスト３１に開口パターン３１ａを形成する。開口パターン３１ａは、第１のフォトレジスト３１のソース電極１３に重なる位置に設けられる。開口パターン３１ａ内には、絶縁膜１２の一部が露出する。第１のフォトレジスト３１は、例えば紫外線レジストである。第１のフォトレジスト３１の厚さは、例えば１μｍ以上２μｍ以下である。
次に、第１のフォトレジスト３１を熱処理する。例えば１２０℃以上にて第１のフォトレジスト３１を加熱（ベーキング）する。このベーキングによって第１のフォトレジスト３１の流動性が上昇する。これにより、図３（ｂ）に示されるように、開口パターン３１ａを形成する第１のフォトレジスト３１の端部が鈍る。なお、第１のフォトレジスト３１の表面張力によって、第１のフォトレジスト３１のソース電極１３上への流動は妨げられる。続いて、第１のフォトレジスト３１を紫外線硬化する。この工程では、第１のフォトレジスト３１に対して紫外線Ｕを照射する。これにより、第１のフォトレジスト３１が硬化するので、第１のフォトレジスト３１に膨張等が発生しにくくなる。また、開口パターン３１ａの形状変化も発生しにくくなる。紫外線Ｕは、例えば波長３６５ｎｍ前後の水銀ランプから得られる紫外線を用いることができる。
次いで、絶縁膜１２の第１のフォトレジスト３１から露出する部分を、フッ素系ガスを用いてドライエッチングする。これにより図３（ｃ）に示されるように、開口１２ａ内にソース電極１３の表面の一部が露出する。具体的には、ソース電極１３の頂面１３ａの開口１２ａと重なる部分が露出する。ドライエッチングは、例えば反応性イオンエッチング（Reactive Ion Etching；ＲＩＥ）である。フッ素系ガスとしては、例えば、ＳＦ６，ＣＦ４，ＣＨＦ３，Ｃ３Ｆ６，及びＣ２Ｆ６からなる群から１つ以上が選択される。ＲＩＥ装置は、誘導結合型（Inductive Coupled Plasma；ＩＣＰ）のものであってもよい。
次に、図４（ａ）に示されるように、第１のフォトレジスト３１上、及び、絶縁膜１２の開口１２ａから露出するソース電極１３上にバリア金属層４１を形成する。例えばスパッタリング法によって、互いに積層されるＴｉ層とＴｉＷＮ層とＴｉＷ層とを有するバリア金属層４１を形成する。バリア金属層４１の一部は、開口１２ａ内でソース電極１３と接触する。なお、Ｔｉ層の厚さは例えば５ｎｍであり、ＴｉＷＮ層の厚さは例えば３００ｎｍであり、ＴｉＷ層の厚さは例えば６ｎｍである。バリア金属層４１は、平面に堆積した時の厚さは上記各層の厚みの和程度になるが、例えば第１のフォトレジスト３１の側壁あるいは、絶縁膜１２の開口１２ａの側壁に堆積した時の厚さはこの厚さよりも相当に薄くなる。本実施形態では、第１のフォトレジスト３１の側壁上での厚さは１００ｎｍ以下である。
次に、図４（ｂ）に示されるように、第１のフォトレジスト３１の開口パターン３１ａ内に第２のフォトレジスト５１を形成する。バリア金属層４１の開口１２ａと重なる部分４１ａの上に、第２のフォトレジスト５１を形成する。図４（ｂ）に示されるように、バリア金属層４１のソース電極１３上に存在する部分４１ａの一部が第２のフォトレジスト５１から露出してもよい。第２のフォトレジスト５１は、例えば第１のフォトレジスト３１と同様に、紫外線レジストである。第２のフォトレジスト５１の厚さは、例えば１μｍ以上２μｍ以下である。
次に、図５（ａ）に示されるように、第２のフォトレジスト５１を熱処理し、絶縁膜１２の開口１２ａに重なるバリア金属層４１を第２のフォトレジスト５１にて覆う。例えば１４０℃以上にて第２のフォトレジスト５１を加熱（ベーキング）する。ベーク温度は、第１のフォトレジスト３１のベーク温度より高いことが好ましい。バリア金属層４１のソース電極１３と重なる部分４１ａを第２のフォトレジスト５１で覆うためである。これにより、第２のフォトレジスト５１が流動し、バリア金属層４１の部分４１ａが第２のフォトレジスト５１によって覆われる。一方、第１のフォトレジスト３１の流動は発生しない、あるいは実質的に発生しない。加えて、第１のフォトレジスト３１の膨張等も発生しない、あるいは実質的に発生しない。これは、第１のフォトレジスト３１は、既にベーキングされ、且つ、紫外線Ｕによって硬化されているからである。
次に、図５（ｂ）に示されるように、第２のフォトレジスト５１を用いてバリア金属層４１をエッチングする。バリア金属層４１の第２のフォトレジスト５１から露出する部分を、フッ素系ガスを用いてドライエッチングする。これにより、ソース電極１３の頂面１３ａを覆い、絶縁膜１２の開口１２ａから露出したソース電極１３を覆うバリア導電層１６を形成する。この際、バリア金属層４１のソース電極１３上の部分４１ａのうち、第２のフォトレジスト５１の端から絶縁膜１２の開口１２ａの縁までの間で、バリア金属層４１の厚み程度の幅でソース電極１３の表面が露出する。バリア金属層４１の第１のフォトレジスト３１の側壁部での厚さは１００ｎｍ以下であるので、このソース電極１３が露出するギャップの幅は１００ｎｍ以下に抑えられる。
次に、図５（ｃ）に示されるように、第１のフォトレジスト３１及び第２のフォトレジスト５１を除去する。第１のフォトレジスト３１上にバリア金属層４１の一部が残存している場合、当該一部をリフトオフによって第１のフォトレジスト３１と共に除去できる。以上に説明した工程を実施することによって、ソース電極１３及びバリア導電層１６を形成す。
以上の工程を経て、本実施形態に係る半導体装置１が形成される。半導体装置１を形成後、当該半導体装置１を覆う層間絶縁膜の形成、当該層間絶縁膜を貫通しバリア導電層を露出するビアホールの形成、当該ビアホールに埋め込むＡｕ配線層が形成されてもよい。
以上に説明した本実施形態に係る半導体装置１の製造方法によれば、上記工程を実施することによって、バリア金属層４１の開口１２ａに重なる部分４１ａを、流動した第２のフォトレジスト５１によって覆うことができる。そして第２のフォトレジスト５１から露出したバリア金属層４１を除去することによって、Ａｌを含むオーミック電極であるソース電極１３の頂面１３ａを覆うことができるだけでなく、絶縁膜１２とバリア導電層１６との間のギャップを極めて小さな幅に抑えることができる。これにより、半導体装置１を製造する過程で熱処理がこの後に実施された場合であっても、あるいは、半導体装置１を覆う層間絶縁膜を形成することによって、ソース電極１３に対して応力を生じたとしても、ソース電極１３に含まれるＡｌに起因するヒロックの発生を防止できる。
一般に、金属層で覆われたフォトレジストに対してベーキングを実施すると、フォトレジストが膨張して金属層を突き破ってしまう。しかしながら本実施形態では、第１のフォトレジスト３１は、第２のフォトレジスト５１に対する再度のベーキング前に、一旦ベーキングが実施され、且つ、紫外線Ｕによって硬化されている。このため、再度のベーキングにおいても、第１のフォトレジスト３１の膨張が発生しない、あるいは実質的に発生しないこれは、再度のベーキング温度が第１のベーキング温度よりも高い場合で該当する。
本実施形態に係る半導体装置１の製造方法は、第１のフォトレジスト３１を紫外線硬化する前に、第１のフォトレジスト３１を熱処理する工程を備える。この場合、第１のフォトレジスト３１の角が丸められるので、図４（ａ）に示す、バリア金属層４１を形成する際に、第１のフォトレジスト３１および絶縁膜１２の側面を確実に覆うことができる。側面を覆っていない状態で図５（ａ）に示すバリア金属層４１のエッチングを行うと、ソース電極１３の表面を露出するギャップの幅が拡大してしまう。
本実施形態では、バリア金属層４１は、互いに積層されるＴｉ層とＴｉＷＮ層とＴｉＷ層とを有する。この場合、バリア導電層１６，１７のバリア性能が良好に示される。
本発明による半導体装置の製造方法は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態では、ＨＥＭＴに本発明を適用した例について説明しているが、本発明の製造方法は、ＨＥＭＴ以外の様々な電界効果トランジスタに適用可能である。
１…半導体装置、２…基板、１１…半導体積層体、１２…絶縁膜、１２ａ，１２ｂ…開口、１３…ソース電極、１３ａ…頂面、１４…ドレイン電極、１５…ゲート電極、１６，１７…バリア導電層、２１…絶縁膜、２１ａ，２１ｂ…開口、３１…第１のフォトレジスト、３１ａ…開口パターン、４１…バリア金属層、４１ａ…部分、５１…第２のフォトレジスト。

Claims (5)

  1. 半導体基板上にＡｌを含むオーミック電極を形成する工程と、
    前記オーミック電極を覆うＳｉＮ膜を形成する工程と、
    前記ＳｉＮ膜上に、前記オーミック電極に重なる開口パターンを有する第１のフォトレジストを形成する工程と、
    前記第１のフォトレジストを紫外線硬化する工程と、
    前記開口パターンから露出する前記ＳｉＮ膜に開口を形成し、当該開口内にて前記オーミック電極の表面を露出する工程と、
    前記第１のフォトレジスト上、及び、前記開口から露出する前記オーミック電極上にバリア金属層を形成する工程と、
    前記開口パターン内に第２のフォトレジストを形成する工程と、
    前記第２のフォトレジストを熱処理し、前記開口に重なる前記バリア金属層を前記第２のフォトレジストにて覆う工程と、
    前記第２のフォトレジストを用いて前記バリア金属層をエッチングする工程と、
    を備える、半導体装置の製造方法。
  2. 前記第１のフォトレジストを紫外線硬化する前に、前記第１のフォトレジストを熱処理する工程をさらに備える、請求項１に記載の半導体装置の製造方法。
  3. 前記バリア金属層は、互いに積層されるＴｉ層とＴｉＷＮ層とＴｉＷ層とを有する、請求項１又は２に記載の半導体装置の製造方法。
  4. 前記ＳｉＮ膜の厚さは、３０ｎｍ～５０ｎｍである、請求項１～３のいずれか一項に記載の半導体装置の製造方法。
  5. 前記第２のフォトレジストは、紫外線レジストであり、
    前記第２のフォトレジストに対する熱処理は、１４０℃以上にて実施される、請求項１～４のいずれか一項に記載の半導体装置の製造方法。
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