JP2016028410A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2016028410A
JP2016028410A JP2015104883A JP2015104883A JP2016028410A JP 2016028410 A JP2016028410 A JP 2016028410A JP 2015104883 A JP2015104883 A JP 2015104883A JP 2015104883 A JP2015104883 A JP 2015104883A JP 2016028410 A JP2016028410 A JP 2016028410A
Authority
JP
Japan
Prior art keywords
film
semiconductor device
conductor film
pad
barrier conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015104883A
Other languages
English (en)
Other versions
JP6420721B2 (ja
Inventor
武彦 前田
Takehiko Maeda
武彦 前田
矢島　明
Akira Yajima
明 矢島
伊藤　聡
Satoshi Ito
聡 伊藤
史義 川城
Fumiyoshi Kawashiro
史義 川城
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2015104883A priority Critical patent/JP6420721B2/ja
Priority to US14/792,461 priority patent/US9853005B2/en
Publication of JP2016028410A publication Critical patent/JP2016028410A/ja
Priority to US15/798,741 priority patent/US20180068964A1/en
Application granted granted Critical
Publication of JP6420721B2 publication Critical patent/JP6420721B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05083—Three-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05084—Four-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05181—Tantalum [Ta] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/0558—Plural external layers being stacked
    • H01L2224/05582—Two-layer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05669—Platinum [Pt] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05673—Rhodium [Rh] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05676—Ruthenium [Ru] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05678—Iridium [Ir] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】半導体装置の信頼性を向上させる。
【解決手段】半導体基板上に層間絶縁膜ＩＬ６が形成され、層間絶縁膜ＩＬ６上にパッドＰＤが形成され、層間絶縁膜ＩＬ６上にパッドＰＤを覆うように絶縁膜ＰＡが形成され、絶縁膜ＰＡにパッドＰＤの一部を露出する開口部ＯＰが形成されている。パッドＰＤは、銅ワイヤを電気的に接続するためのパッドであり、アルミニウムを主成分とするＡｌ含有導電膜ＡＭ１を有している。開口部ＯＰと平面視で重なる領域のＡｌ含有導電膜ＡＭ１上には、バリア導体膜ＢＲ３とバリア導体膜ＢＲ３上の金属膜ＭＥ１とを有する積層膜が形成されており、金属膜ＭＥ１が最上層である。バリア導体膜ＢＲ３は、Ｔｉ膜、ＴｉＮ膜、Ｔａ膜、ＴａＮ膜、Ｗ膜、ＷＮ膜、ＴｉＷ膜およびＴａＷ膜から選択された１層以上からなる単層膜または積層膜であり、金属膜ＭＥ１は、Ｐｄ，Ａｕ，Ｒｕ，Ｒｈ，Ｐｔ，Ｉｒから選択された１種以上の金属からなる。
【選択図】図９

Description

本発明は、半導体装置およびその製造方法に関し、例えば、パッドを有する半導体装置およびその製造方法に好適に利用できるものである。
半導体基板にＭＩＳＦＥＴなどの半導体素子が形成され、その半導体基板上に複数の配線層を有する多層配線構造が形成され、最上層にパッシベーション膜が形成されて、半導体装置が製造される。また、この半導体装置は、ワイヤボンディング用のパッドを有しており、そのパッドは、パッシベーション膜に設けられた開口部から露出されている。パッドに接続するワイヤとしては、金ワイヤや銅ワイヤがある。
特開２０１３−４７８１号公報（特許文献１）には、銅を主成分とするボンディングワイヤによる電気的接続が可能な半導体装置に関する技術が記載されている。
特開２００２−７６０５１号公報（特許文献２）には、半導体装置のボンディングパッド構造に関する技術が記載されている。
特開平９−７４０９７号公報（特許文献３）には、バリアメタルの形成方法に関する技術が記載されている。
特開２０１３−４７８１号公報 特開２００２−７６０５１号公報 特開平９−７４０９７号公報 特開２００１−１９６４１３号公報 特開２０１０−１５７６８３号公報
パッドを有する半導体装置においても、できるだけ信頼性を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、銅ワイヤを電気的に接続するためのパッドを有する半導体装置において、前記パッドは、アルミニウムを主成分とするＡｌ含有導電膜を有しており、前記銅ワイヤを接続する領域においては、前記Ａｌ含有導電膜上に、第１導体膜と、前記第１導体膜上の第２導体膜とを有する第１積層膜が形成され、前記第２導体膜が最上層である。そして、前記第１導体膜は、チタン膜、窒化チタン膜、タンタル膜、窒化タンタル膜、タングステン膜、窒化タングステン膜、チタンタングステン膜およびタンタルタングステン膜から選択された１層以上からなる単層膜または積層膜であり、前記第２導体膜は、パラジウム、金、ルテニウム、ロジウム、白金およびイリジウムからなる群から選択された１種以上の金属からなる。
また、一実施の形態によれば、半導体装置は、パッドを有する半導体チップと、前記半導体チップの前記パッドに電気的に接続された銅ワイヤと、前記半導体チップおよび前記銅ワイヤを封止する封止樹脂部と、を有している。前記パッドは、アルミニウムを主成分とするＡｌ含有導電膜を有しており、前記銅ワイヤと前記Ａｌ含有導電膜との間には、第１導体膜と前記第１導体膜上の第２導体膜とを有する第１積層膜が介在し、前記銅ワイヤは前記第２導体膜に接合されている。そして、前記第１導体膜は、チタン膜、窒化チタン膜、タンタル膜、窒化タンタル膜、タングステン膜、窒化タングステン膜、チタンタングステン膜およびタンタルタングステン膜から選択された１層以上からなる単層膜または積層膜であり、前記第２導体膜は、パラジウム、金、ルテニウム、ロジウム、白金およびイリジウムからなる群から選択された１種以上の金属からなる。
また、一実施の形態によれば、半導体装置の製造工程は、（ａ）半導体基板を準備する工程、（ｂ）半導体基板の主面上に第１絶縁膜を形成する工程、（ｃ）前記第１絶縁膜上に、アルミニウムを主成分とするＡｌ含有導電膜を形成する工程、を有している。半導体装置の製造工程は、更に、（ｄ）前記Ａｌ含有導電膜をパターニングしてパッドを形成する工程、（ｅ）前記第１絶縁膜上に、前記パッドを覆うように、第２絶縁膜を形成する工程、（ｆ）前記第２絶縁膜に開口部を形成する工程、（ｇ）前記開口部から露出する前記パッドに銅ワイヤを電気的に接続する工程、を有している。そして、前記（ｃ）工程後で、前記（ｇ）工程前に、（ｈ）前記Ａｌ含有導電膜上に第１導体膜を形成する工程、を更に有し、前記（ｈ）工程後で、前記（ｇ）工程前に、（ｉ）前記第１導体膜上に第２導体膜を形成する工程、を更に有している。前記第１導体膜は、チタン膜、窒化チタン膜、タンタル膜、窒化タンタル膜、タングステン膜、窒化タングステン膜、チタンタングステン膜およびタンタルタングステン膜から選択された１層以上からなる単層膜または積層膜であり、前記第２導体膜は、パラジウム、金、ルテニウム、ロジウム、白金およびイリジウムからなる群から選択された１種以上の金属からなる。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
一実施の形態の半導体装置の全体平面図である。 図１の半導体装置（半導体チップ）をパッケージ化した半導体装置（半導体パッケージ）の一例を示す断面図である。 図１の半導体装置（半導体チップ）をパッケージ化した半導体装置（半導体パッケージ）の他の一例を示す断面図である。 図２に示される半導体装置の製造工程を示すプロセスフロー図である。 図３に示される半導体装置の製造工程を示すプロセスフロー図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 パッド形成領域を示す平面図である。 図６に示されるパッドにワイヤが電気的に接続された状態を示す断面図である。 一実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。 一実施の形態の半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。 第１検討例の半導体装置の要部断面図である。 図２１に示されるパッドに銅ワイヤが電気的に接続された状態を示す断面図である。 第１検討例の半導体装置における、パッドと銅ワイヤとの接続領域付近を拡大して示す断面図である。 一実施の形態の半導体装置における、パッドと銅ワイヤとの接続領域付近を拡大して示す断面図である。 第２検討例の半導体装置の要部断面図である。 図２５に示されるパッドに銅ワイヤが電気的に接続された状態を示す断面図である。 第２検討例の半導体装置における、パッドと銅ワイヤとの接続領域付近を拡大して示す断面図である。 高温放置試験による信頼性試験の結果を示すグラフである。 第１変形例の半導体装置の要部断面図である。 図２９に示されるパッドにワイヤが電気的に接続された状態を示す断面図である。 第１変形例の半導体装置の製造工程中の要部断面図である。 第２変形例の半導体装置の要部断面図である。 図３２に示されるパッドにワイヤが電気的に接続された状態を示す断面図である。 第２変形例の半導体装置の製造工程中の要部断面図である。 第３変形例の半導体装置の製造工程中の要部断面図である。 図３５に続く半導体装置の製造工程中の要部断面図である。 図３６に続く半導体装置の製造工程中の要部断面図である。 図３７に続く半導体装置の製造工程中の要部断面図である。 第４変形例の半導体装置の要部断面図である。 他の実施の形態の半導体装置の要部断面図である。 図４０に示されるパッドにワイヤが電気的に接続された状態を示す断面図である。 他の実施の形態の変形例の半導体装置の要部断面図である。 図４２に示されるパッドにワイヤが電気的に接続された状態を示す断面図である。 他の実施の形態の半導体装置の製造工程中の要部断面図である。 図４４に続く半導体装置の製造工程中の要部断面図である。 図４５に続く半導体装置の製造工程中の要部断面図である。 図４６に続く半導体装置の製造工程中の要部断面図である。 他の実施の形態の変形例の半導体装置の製造工程中の要部断面図である。 図４８に続く半導体装置の製造工程中の要部断面図である。 図４９に続く半導体装置の製造工程中の要部断面図である。 図５０に続く半導体装置の製造工程中の要部断面図である。 図５１に続く半導体装置の製造工程中の要部断面図である。 他の実施の形態の半導体装置の要部断面図である。 図５３に示されるパッドにワイヤが電気的に接続された状態を示す断面図である。 他の実施の形態の半導体装置の製造工程中の要部断面図である。 図５５に続く半導体装置の製造工程中の要部断面図である。 図５６に続く半導体装置の製造工程中の要部断面図である。 図５７に続く半導体装置の製造工程中の要部断面図である。 図５８に続く半導体装置の製造工程中の要部断面図である。 他の実施の形態の変形例の半導体装置の製造工程中の要部断面図である。 図６０に続く半導体装置の製造工程中の要部断面図である。 図６１に続く半導体装置の製造工程中の要部断面図である。 図６２に続く半導体装置の製造工程中の要部断面図である。 図６３に続く半導体装置の製造工程中の要部断面図である。 バリア導体膜としてニッケル膜を用いた場合の説明図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
＜半導体チップの全体構造について＞
本実施の形態の半導体装置を、図面を参照して説明する。
図１は、本実施の形態の半導体装置（半導体チップ）ＣＰの全体平面図であり、図１は、半導体装置ＣＰの上面側の全体平面図が示されている。
本実施の形態の半導体装置（半導体チップ）ＣＰは、一方の主面である上面と、上面とは反対側の主面である裏面（下面）とを有しており、図１には、半導体装置ＣＰの上面が示されている。なお、半導体装置ＣＰにおいて、パッドＰＤが形成された側の主面を、半導体装置ＣＰの上面と呼び、パッドＰＤが形成された側の主面（すなわち上面）とは反対側の主面を、半導体装置ＣＰの裏面と呼ぶものとする。
半導体装置ＣＰは、図１に示されるように、上面側に、複数のパッド（パッド電極、電極パッド、ボンディングパッド）ＰＤを有している。パッドＰＤは、半導体装置ＣＰの外部接続用の端子として機能する。パッドＰＤは、ワイヤボンディング用のパッドであり、半導体装置ＣＰを用いて半導体パッケージなどを製造する際には、パッドＰＤにワイヤ（後述のワイヤＷＡに対応）が電気的に接続される。
半導体装置ＣＰの平面形状は、四角形状であり、より特定的には、矩形状であるが、矩形の角に丸みを持たせることもできる。図１に示されるように、半導体装置ＣＰの上面において、複数のパッドＰＤが外周に沿って並んで配置されている。図１の場合は、半導体装置ＣＰの上面において、四辺に沿って、複数のパッドＰＤが配置（配列）されているが、これに限定されず、三辺、二辺または一辺に沿って複数のパッドＰＤが配置（配列）される場合もあり得る。また、図１の場合は、パッドは１列に配列しているが、これに限定されず、例えば２列に配列することもでき、また、いわゆる千鳥配列に配列することもできる。また、半導体装置ＣＰが備えるパッドＰＤの数は、必要に応じて変更可能である。
＜半導体パッケージ構造について＞
図２は、本実施の形態の半導体装置（半導体チップ）ＣＰをパッケージ化した半導体装置（半導体パッケージ）ＰＫＧの一例を模式的に示す断面図であり、図３は、他の一例を示す断面図である。なお、図２に示される半導体装置ＰＫＧを、符号ＰＫＧ１を付して半導体装置ＰＫＧ１と称し、図３に示される半導体装置ＰＫＧを、符号ＰＫＧ２を付して半導体装置ＰＫＧ２と称することとする。
図２に示される半導体装置（半導体パッケージ）ＰＫＧ１は、リードフレームを用いて製造した半導体パッケージである。半導体装置ＰＫＧ１は、半導体装置（半導体チップ）ＣＰと、半導体装置ＣＰを支持または搭載するダイパッド（チップ搭載部）ＤＰと、複数のリードＬＤと、複数のリードＬＤと半導体装置ＣＰの上面の複数のパッドＰＤとをそれぞれ電気的に接続する複数のワイヤ（ボンディングワイヤ）ＷＡと、これらを封止する封止部ＭＲ１とを有している。
封止部（封止樹脂部）ＭＲ１は、封止樹脂部であり、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。封止部ＭＲ１により、半導体装置ＣＰ、複数のリードＬＤおよび複数のワイヤＷＡが封止され、電気的および機械的に保護される。
半導体装置ＣＰは、半導体装置ＣＰの上面が上方を向くようにダイパッドＤＰの上面上に搭載（配置）され、半導体装置ＣＰの裏面がダイパッドＤＰの上面に接合材（ダイボンド材、接着材）ＢＤ１を介して接合されて固定されている。また、半導体装置ＣＰは、封止部ＭＲ１内に封止されており、封止部ＭＲ１から露出されない。
リード（リード部）ＬＤは、導電体で構成されており、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。各リードＬＤは、リードＬＤのうちの封止部ＭＲ１内に位置する部分であるインナリード部と、リードＬＤのうちの封止部ＭＲ１外に位置する部分であるアウタリード部とからなり、アウタリード部は、封止部ＭＲ１の側面から封止部ＭＲ１外に突出している。
各リードＬＤのアウタリード部は、アウタリード部の端部近傍の下面が封止部ＭＲ１の下面よりも若干下に位置するように折り曲げ加工されている。リードＬＤのアウタリード部は、半導体装置ＰＫＧ１の外部端子として機能する。
半導体装置ＣＰの上面の各パッドＰＤは、各リードＬＤのインナリード部に、導電性接続部材であるワイヤ（ボンディングワイヤ）ＷＡを介して電気的に接続されている。すなわち、各ワイヤＷＡの両端のうち、一方の端部は、半導体装置ＣＰの各パッドＰＤに接続され、他方の端部は、各リードＬＤのインナリード部の上面に接続されている。但し、詳細は後述するが、パッドＰＤに接続される側のワイヤＷＡの端部は、実際には後述する金属膜ＭＥ１に接続（接合）される。ワイヤＷＡは、導電性を有しており、具体的には、銅（Ｃｕ）を主成分とする銅（Ｃｕ）ワイヤである。ワイヤＷＡは、封止部ＭＲ１内に封止されており、封止部ＭＲ１から露出されない。
図３に示される半導体装置（半導体パッケージ）ＰＫＧ２は、配線基板を用いて製造した半導体パッケージである。半導体装置ＰＫＧ２は、半導体装置（半導体チップ）ＣＰと、半導体装置ＣＰを搭載（支持）する配線基板ＰＣと、半導体装置ＣＰの上面の複数のパッドＰＤとこれに対応する配線基板ＰＣの複数の接続端子ＢＬＤとを電気的に接続する複数のワイヤＷＡと、半導体装置ＣＰおよびワイヤＷＡを含む配線基板ＰＣの上面を覆う封止部ＭＲ２と、を有している。半導体装置ＰＫＧ２は、更に、配線基板ＰＣの下面に外部端子としてエリアアレイ配置で設けられた複数の半田ボールＢＬを有している。
配線基板ＰＣは、互いに反対側の主面である上面および下面を有しており、半導体装置ＣＰは、半導体装置ＣＰの上面が上方を向くように配線基板ＰＣの上面上に搭載（配置）され、半導体装置ＣＰの裏面が配線基板ＰＣの上面に接合材（ダイボンド材、接着材）ＢＤ２を介して接合されて固定されている。半導体装置ＣＰは、封止部ＭＲ２内に封止されており、封止部ＭＲ２から露出されない。
配線基板ＰＣの上面には、複数の接続端子（ボンディングリード）ＢＬＤが設けられ、配線基板ＰＣの下面には、複数の導電性ランドＤＬが設けられている。配線基板ＰＣの上面の複数の接続端子ＢＬＤは、配線基板ＰＣの配線を介して、配線基板ＰＣの下面の複数の導電性ランドＤＬと、それぞれ電気的に接続されている。配線基板ＰＣの配線としては、配線基板ＰＣの上面の配線、配線基板ＰＣのビア配線、配線基板ＰＣの内部配線、および配線基板ＰＣの下面の配線などがある。各導電性ランドＤＬには突起電極として、半田ボールＢＬが接続（形成）されている。このため、配線基板ＰＣの下面には、複数の半田ボールＢＬがアレイ状に配置されており、それら複数の半田ボールＢＬは、半導体装置ＰＫＧ２の外部端子として機能することができる。
半導体装置ＣＰの上面の各パッドＰＤは、配線基板ＰＣの上面の各接続端子ＢＬＤに、導電性接続部材であるワイヤ（ボンディングワイヤ）ＷＡを介して電気的に接続されている。すなわち、各ワイヤＷＡの両端のうち、一方の端部は、半導体装置ＣＰの各パッドＰＤに接続され、他方の端部は、各接続端子ＢＬＤに接続されている。但し、詳細は後述するが、パッドＰＤに接続される側のワイヤＷＡの端部は、実際には後述する金属膜ＭＥ１に接続（接合）される。上述のように、ワイヤＷＡは、銅（Ｃｕ）を主成分とする銅（Ｃｕ）ワイヤである。ワイヤＷＡは、封止部ＭＲ２内に封止されており、封止部ＭＲ２から露出されない。
上記封止部ＭＲ１と同様に、封止部（封止樹脂部）ＭＲ２は、封止樹脂部であり、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。封止部ＭＲ２により、半導体装置ＣＰおよび複数のワイヤＷＡが封止され、電気的および機械的に保護される。
次に、図２に示される半導体装置ＰＫＧ１の製造工程と、図３に示される半導体装置ＰＫＧ２の製造工程について説明する。図４は、図２に示される半導体装置ＰＫＧ１の製造工程を示すプロセスフロー図であり、図５は、図３に示される半導体装置ＰＫＧ２の製造工程を示すプロセスフロー図である。
まず、図２に示される半導体装置ＰＫＧ１の製造工程について、図２および図４を参照しながら説明する。
半導体装置ＰＫＧ１を製造するには、まず、リードフレームおよび半導体装置（半導体チップ）ＣＰを準備する（図４のステップＳ１）。リードフレームは、フレーム枠と、フレーム枠に連結された複数のリードＬＤと、フレーム枠に複数の吊りリードを介して連結されたダイパッドＤＰとを、一体的に有している。ステップＳ１では、リードフレームを先に準備してから半導体装置ＣＰを準備しても、半導体装置ＣＰを先に準備してからリードフレームを準備しても、あるいはリードフレームと半導体装置ＣＰとを同時に準備してもよい。
次に、ダイボンディング工程を行って、リードフレームのダイパッドＤＰ上に半導体装置ＣＰを接合材ＢＤ１を介して搭載して接合する（図４のステップＳ２）。
次に、ワイヤボンディング工程を行って、半導体装置ＣＰの複数のパッドＰＤとリードフレームの複数のリードＬＤ（のインナリード部）とを複数のワイヤ（ボンディングワイヤ）ＷＡを介してそれぞれ電気的に接続する（図４のステップＳ３）。各ワイヤＷＡの一方の端部は、半導体装置ＣＰの各パッドＰＤ（具体的には後述の金属膜ＭＥ１）に接続され、他方の端部は、各リードＬＤのインナリード部の上面に接続される。ワイヤボンディングの際は、半導体装置ＣＰは所定の温度に加熱される。
次に、モールド工程（樹脂成形工程）による樹脂封止を行って、半導体装置ＣＰおよびそれに接続された複数のワイヤＷＡを封止部（封止樹脂部）ＭＲ１によって封止する（図４のステップＳ４）。このステップＳ４のモールド工程によって、半導体装置ＣＰ、ダイパッドＤＰ、複数のリードＬＤのインナリード部、複数のワイヤＷＡおよび吊りリードを封止する封止部ＭＲ１が形成される。
次に、封止部ＭＲ１から露出しているリードＬＤのアウタリード部に必要に応じてめっき処理を施してから、封止部ＭＲ１の外部において、リードＬＤおよび吊りリードを所定の位置で切断して、リードフレームのフレーム枠から分離する（図４のステップＳ５）。
次に、封止部ＭＲ１から突出するリードＬＤのアウタリード部を折り曲げ加工（リード加工、リード成形）する（図４のステップＳ６）。
このようにして、図２に示される半導体装置ＰＫＧ１が製造される。
次に、図３に示される半導体装置ＰＫＧ２の製造工程について、図３および図５を参照しながら説明する。
半導体装置ＰＫＧ２を製造するには、まず、配線基板ＰＣおよび半導体装置（半導体チップ）ＣＰを準備する（図５のステップＳ１１）。この段階では、複数の配線基板ＰＣがアレイ状に一体的に繋がっていてもよい。ステップＳ１１では、配線基板ＰＣを先に準備してから半導体装置ＣＰを準備しても、半導体装置ＣＰを先に準備してから配線基板ＰＣを準備しても、あるいは配線基板ＰＣと半導体装置ＣＰとを同時に準備してもよい。
次に、ダイボンディング工程を行って、配線基板ＰＣ上に、半導体装置（半導体チップ）ＣＰを接合材ＢＤ２を介して搭載して接合する（図５のステップＳ１２）。
次に、ワイヤボンディング工程を行って、半導体装置ＣＰの複数のパッドＰＤとその半導体装置ＣＰが搭載された配線基板ＰＣの複数の接続端子ＢＬＤとを、複数のワイヤ（ボンディングワイヤ）ＷＡを介してそれぞれ電気的に接続する（図５のステップＳ１３）。各ワイヤＷＡの一方の端部は、半導体装置ＣＰの各パッドＰＤ（具体的には後述の金属膜ＭＥ１）に接続され、他方の端部は、各接続端子ＢＬＤに接続される。ワイヤボンディングの際は、半導体装置ＣＰは所定の温度に加熱される。
次に、モールド工程（樹脂成形工程）による樹脂封止を行って、配線基板ＰＣの上面上に半導体装置ＣＰおよびワイヤＷＡを覆うように封止部（封止樹脂部）ＭＲ２を形成し、半導体装置ＣＰおよびワイヤＷＡを封止部ＭＲ２によって封止する（図５のステップＳ１４）。
次に、配線基板ＰＣの下面の各導電性ランドＤＬに半田ボールＢＬを接続する（図５のステップＳ１５）。
その後、複数の配線基板ＰＣがアレイ状に一体的に繋がっている状態の場合は、複数の配線基板ＰＣがアレイ状に一体的に繋がった配線基板母体を、切断（ダイシング）することにより、個々の配線基板ＰＣに分割する（図５のステップＳ１６）。この際、配線基板母体とともに、封止部ＭＲ２も一緒に切断される場合もあり得る。
このようにして、図３に示される半導体装置ＰＫＧ２が製造される。
＜半導体チップの内部構造について＞
図６は、本実施の形態の半導体装置（半導体チップ）ＣＰの要部断面図であり、パッドＰＤを横切る断面が示されている。なお、図６では、層間絶縁膜ＩＬ６よりも下の構造は、図示を省略している。
図６に示されるように、パッドＰＤは、層間絶縁膜ＩＬ６上に形成されており、層間絶縁膜ＩＬ６上に、パッドＰＤの一部を覆うように、絶縁膜（パッシベーション膜）ＰＡが形成されており、パッドＰＤの一部は、絶縁膜ＰＡに設けられた開口部ＯＰから露出されている。すなわち、開口部ＯＰは、パッドＰＤ用の開口部であり、平面視でパッドＰＤに内包されるように形成されている。このため、開口部ＯＰの平面寸法（平面積）は、パッドＰＤの平面寸法（平面積）よりも小さく、パッドＰＤは、開口部ＯＰから露出される部分（すなわち平面視で開口部ＯＰと重なる部分）と、絶縁膜ＰＡで覆われる部分（すなわち平面視で開口部ＯＰと重ならない部分）とを有している。
絶縁膜ＰＡは、半導体装置（半導体チップ）ＣＰの最上層の膜であり、表面保護膜として機能することができる。すなわち、絶縁膜ＰＡは、パッシベーション膜である。パッドＰＤと開口部ＯＰのそれぞれの平面形状は、例えば四角形状（より特定的には矩形状）である。絶縁膜ＰＡとしては、単層の絶縁膜、または複数の絶縁膜を積層した積層絶縁膜を用いることができる。また、他の形態として、絶縁膜ＰＡ上に更に他の絶縁膜を設けることもできるが、開口部ＯＰからパッドＰＤの一部が露出される状態は維持される。
パッドＰＤは、主としてアルミニウム（Ａｌ）により形成されたアルミニウムパッドである。具体的には、パッドＰＤは、バリア導体膜（バリア導電膜）ＢＲ１と、バリア導体膜ＢＲ１上のＡｌ（アルミニウム）含有導電膜ＡＭ１と、Ａｌ含有導電膜ＡＭ１上のバリア導体膜（バリア導電膜）ＢＲ２とを有する積層膜により形成されている。なお、パッドＰＤのうち、絶縁膜ＰＡの下に位置する部分では、Ａｌ含有導電膜ＡＭ１上にバリア導体膜ＢＲ２が形成されているが、パッドＰＤのうち、絶縁膜ＰＡの開口部ＯＰから露出された部分では、Ａｌ含有導電膜ＡＭ１上にバリア導体膜ＢＲ２は形成されていない。これは、絶縁膜ＰＡの開口部ＯＰから露出された部分のバリア導体膜ＢＲ２を除去したためである。
Ａｌ含有導電膜ＡＭ１は、Ａｌ（アルミニウム）を含有する導電膜であるが、好ましくは、アルミニウム（Ａｌ）を主成分（主体）とする導電材料膜（但し金属伝導を示す導電材料膜）からなる。Ａｌ含有導電膜ＡＭ１としては、アルミニウム膜（純アルミニウム膜）を用いることができるが、これに限定されず、アルミニウム（Ａｌ）を主成分（主体）とする化合物膜または合金膜を用いることもできる。例えば、Ａｌ（アルミニウム）とＳｉ（シリコン）との化合物膜または合金膜、あるいは、Ａｌ（アルミニウム）とＣｕ（銅）との化合物膜または合金膜、あるいは、Ａｌ（アルミニウム）とＳｉ（シリコン）とＣｕ（銅）との化合物膜または合金膜を、Ａｌ含有導電膜ＡＭ１として好適に用いることができる。Ａｌ含有導電膜ＡＭ１におけるＡｌ（アルミニウム）の組成比（含有率）は５０原子％より大きい（すなわちＡｌリッチである）が、９８原子％以上であれば、より好ましい。
バリア導体膜ＢＲ１とバリア導体膜ＢＲ２とは、いずれも導電膜（好ましくは金属伝導を示す導電膜）である。このうち、バリア導体膜ＢＲ１は、下地（例えば層間絶縁膜ＩＬ６）に対する密着性を向上させ、剥がれを防止する機能を有している。このため、バリア導体膜ＢＲ１は、下地（例えば層間絶縁膜ＩＬ６）に対する密着性と、バリア導体膜ＢＲ１上に形成するＡｌ含有導電膜ＡＭ１に対する密着性とに優れていることが望ましい。バリア導体膜ＢＲ１としては、例えば、下から順にチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とチタン（Ｔｉ）膜との積層膜を好適に用いることができるが、それ以外にも、例えば、チタン（Ｔｉ）膜の単体膜、窒化チタン（ＴｉＮ）膜の単体膜、あるいは、チタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜との積層膜などを、バリア導体膜ＢＲ１として用いることができる。
バリア導体膜ＢＲ２は、絶縁膜ＰＡに対する密着性を向上させ、剥がれを防止する機能を有している。このため、バリア導体膜ＢＲ２は、下地のＡｌ含有導電膜ＡＭ１に対する密着性と、バリア導体膜ＢＲ２に形成する絶縁膜ＰＡに対する密着性とに優れていることが望ましい。また、バリア導体膜ＢＲ２は、フォトリソグラフィ工程における反射防止膜として機能することもできる。バリア導体膜ＢＲ２の反射防止膜としての機能が不足する場合は、フォトリソグラフィ工程において、フォトレジスト層（後述のフォトレジストパターンＲＰ１形成用のフォトレジスト層）の下地にＢＡＲＣ（Bottom Anti−Reflective Coating：反射防止膜）を形成することもできる。
バリア導体膜ＢＲ２としては、窒化チタン（ＴｉＮ）膜を好適に用いることができるが、それ以外にも、例えば、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、タングステン（Ｗ）膜、窒化タングステン（ＷＮ）膜、チタンタングステン（ＴｉＷ）膜またはタンタルタングステン（ＴａＷ）膜を、バリア導体膜ＢＲ２として用いることができる。
Ａｌ含有導電膜ＡＭ１は、パッドＰＤの主導体膜として機能することができる。Ａｌ含有導電膜ＡＭ１の厚みは、バリア導体膜ＢＲ１，ＢＲ２の各厚みよりも大きい（厚い）。パッドＰＤは、主としてＡｌ含有導電膜ＡＭ１により形成されているため、アルミニウムパッドとみなすことができる。
絶縁膜ＰＡの開口部ＯＰから露出するパッドＰＤ上を含む絶縁膜ＰＡの開口部ＯＰの内面（内壁）上には、バリア導体膜ＢＲ３とバリア導体膜ＢＲ３上の金属膜ＭＥ１との積層膜（積層膜パターン）ＬＭ１が形成されている。積層膜ＬＭ１は、絶縁膜ＰＡの開口部ＯＰの底部で露出するパッドＰＤ上と、絶縁膜ＰＡの開口部ＯＰの側面（側壁）上と、開口部ＯＰの周囲の絶縁膜ＰＡ上とにわたって形成されている。積層膜ＬＭ１の外周は、開口部ＯＰの周囲の絶縁膜ＰＡ上に位置している。開口部ＯＰから露出する部分のパッドＰＤでは、Ａｌ含有導電膜ＡＭ１上のバリア導体膜ＢＲ２は除去されているため、絶縁膜ＰＡの開口部ＯＰの底部では、パッドＰＤのＡｌ含有導電膜ＡＭ１上に（Ａｌ含有導電膜ＡＭ１と接するように）、積層膜ＬＭ１のバリア導体膜ＢＲ３が形成された状態になっている。
重要なのは、絶縁膜ＰＡの開口部ＯＰから露出するパッドＰＤ上（ここではパッドＰＤを構成するＡｌ含有導電膜ＡＭ１上）に、バリア導体膜ＢＲ３とバリア導体膜ＢＲ３上の金属膜ＭＥ１との積層膜ＬＭ１が形成されていることである。
金属膜ＭＥ１は、ワイヤボンディングによって銅ワイヤ（上記ワイヤＷＡに対応）をパッドＰＤに電気的に接続する際に、その銅ワイヤが接触して接合される膜（最表面の膜）である。金属膜ＭＥ１の表面が酸化してしまうと、金属膜ＭＥ１に銅ワイヤが接合されにくくなるため、金属膜ＭＥ１は、酸化しにくい金属からなることが好ましく、貴金属が特に好ましい。また、金属膜ＭＥ１に銅ワイヤが接合されやすくするためには、硬い銅ワイヤの先端部（ボール状の先端部）が金属膜ＭＥ１にめり込んで密着しやすいことが望ましく、それゆえ、金属膜ＭＥ１は比較的柔らかい金属からなることが好ましい。また、銅ワイヤの接合強度を高めるためには、金属膜ＭＥ１は、銅ワイヤを構成する銅（Ｃｕ）と結合して金属間化合物（または固溶体）を形成できるような金属からなることが好ましい。但し、金属膜ＭＥ１と銅ワイヤを構成する銅（Ｃｕ）とが反応して生成された金属間化合物（または固溶体）は、腐食しにくいものであることが好ましい。すなわち、たとえ高温放置試験のような高温環境下に置かれた場合でも、腐食しやすい金属間化合物（または固溶体）は金属膜ＭＥ１と銅ワイヤを構成する銅（Ｃｕ）との反応で生成されないように、金属膜ＭＥ１の材料を選択することが望ましい。
なお、Ｃｌ（塩素）イオンやＢｒ（臭素）イオンのようなハロゲンイオン（または塩化物や臭化物のようなハロゲン化物）、あるいは、Ｓ（硫黄）を含んだ硫酸イオン（または硫化物）などが、封止樹脂（上記封止部ＭＲ１，２に対応）中に含まれ得る。このため、封止樹脂中に含まれ得るこれらのイオン（または化合物）によって腐食されやすいような金属間化合物（または固溶体）が、金属膜ＭＥ１と銅ワイヤを構成する銅（Ｃｕ）との反応で生成されないように、金属膜ＭＥ１の材料を選択することが望ましい。後述の第１検討例や第２検討例の場合は、高温放置試験を行った時に、封止樹脂中に含まれ得るこれらのイオン（または化合物）によって腐食されやすい金属間化合物が、銅ワイヤの接合領域付近に形成されてしまうため、銅ワイヤの接合不良が生じやすくなる。
このような観点を総合的に勘案し、金属膜ＭＥ１は、パラジウム（Ｐｄ）、金（Ａｕ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、白金（Ｐｔ）、イリジウム（Ｉｒ）からなるグループ（群）から選択された１種以上の金属からなる。このため、金属膜ＭＥ１として、パラジウム（Ｐｄ）膜、金（Ａｕ）膜、ルテニウム（Ｒｕ）膜、ロジウム（Ｒｈ）膜、白金（Ｐｔ）膜またはイリジウム（Ｉｒ）膜を用いることができるが、パラジウム（Ｐｄ）、金（Ａｕ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、白金（Ｐｔ）、イリジウム（Ｉｒ）からなるグループ（群）から選択された２種以上の金属からなる合金膜を用いることもできる。但し、金属膜ＭＥ１がパラジウム（Ｐｄ）膜であれば、最も好ましい。
金属膜ＭＥ１としてパラジウム（Ｐｄ）膜を用いることにより、金属膜ＭＥ１に対する銅ワイヤの接合強度を高めやすい。また、金属膜ＭＥ１としてのパラジウム膜に銅ワイヤを接続した場合に、パラジウム膜と銅ワイヤとの間に形成される金属間化合物（すなわちＰｄとＣｕの金属間化合物）は成長速度が小さいため、高温で長時間放置しても、金属間化合物が成長しにくく、銅ワイヤの接合状態が変わりにくい。このため、高温で長時間放置しても、金属膜ＭＥ１に対する接合強度を維持しやすく、高温放置試験を行った際に、銅ワイヤの接続不良が生じにくくなる。このため、銅ワイヤの接続信頼性をできるだけ向上させるためには、金属膜ＭＥ１としてパラジウム（Ｐｄ）膜を用いることが、最も好ましい。
バリア導体膜ＢＲ３は、バリア導体膜ＢＲ３上に形成する金属膜ＭＥ１との密着性（接着性）が高くなるような材料からなることが好ましい。また、バリア導体膜ＢＲ３は、下地膜（ここではＡｌ含有導電膜ＡＭ１）との密着性（接着性）が高くなるような材料からなることが好ましい。また、バリア導体膜ＢＲ３は、Ａｌ含有導電膜ＡＭ１を構成するアルミニウム（Ａｌ）がバリア導体膜ＢＲ３を越えて金属膜ＭＥ１側に拡散するのを防止できるような材料からなることが好ましい。また、バリア導体膜ＢＲ３は、ワイヤＷＡを構成する銅（Ｃｕ）がバリア導体膜ＢＲ３を越えてＡｌ含有導電膜ＡＭ１側に拡散するのを防止できるような材料からなることが好ましい。すなわち、たとえ高温放置試験のような高温環境下に置かれた場合でも、バリア導体膜ＢＲ３は、Ａｌ含有導電膜ＡＭ１を構成するＡｌの拡散を防止して、Ａｌ含有導電膜ＡＭ１を構成するＡｌが銅ワイヤを構成するＣｕと反応するのを防止できるような材料からなることが好ましい。また、バリア導体膜ＢＲ３は、Ａｌ含有導電膜ＡＭ１を構成するアルミニウム（Ａｌ）と結合して金属間化合物（または固溶体）を形成し難いような材料からなることが好ましい。
このような観点を総合的に勘案し、バリア導体膜ＢＲ３は、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、タングステン（Ｗ）膜、窒化タングステン（ＷＮ）膜、チタンタングステン（ＴｉＷ）膜およびタンタルタングステン（ＴａＷ）膜から選択された１層以上からなる単層膜または積層膜である。
但し、バリア導体膜ＢＲ３がチタン（Ｔｉ）膜を含み、該チタン（Ｔｉ）膜上に金属膜ＭＥ１が形成されていることが好ましく、バリア導体膜ＢＲ３がチタン（Ｔｉ）膜であれば、最も好ましい。チタン膜は、Ａｌに対するバリア性（拡散防止機能）が優れているとともに、パラジウム膜との密着性にも優れているため、金属膜ＭＥ１としてのパラジウム膜は、チタン膜上に（該チタン膜と接するように）形成されていることが好ましい。
従って、バリア導体膜ＢＲ３と金属膜ＭＥ１との組み合わせとしては、バリア導体膜ＢＲ３がチタン（Ｔｉ）膜で、金属膜ＭＥ１がパラジウム（Ｐｄ）膜であることが、最も好ましく、これにより、上記の観点で相応しいのに加えて、更に、バリア導体膜ＢＲ３と金属膜ＭＥ１との密着性が特に高くなり、また、加工も容易になる。
次に、層間絶縁膜ＩＬ６よりも下の構造を含む半導体装置ＣＰの断面構造について、図７および図８を参照して説明する。
図７は、本実施の形態の半導体装置（半導体チップ）ＣＰの要部断面図であり、図６に示される層間絶縁膜ＩＬ６よりも下の構造を含む半導体装置の断面が示されている。また、図８は、パッドＰＤ形成領域を示す平面図である。図７の断面図に示されるパッドＰＤは、図８のＡ−Ａ線の位置で切断した断面図にほぼ対応している。なお、上記図６は、開口部ＳＨを横切らない位置で切断した断面図であるため、開口部ＳＨおよびビア部Ｖ５は図示されていない。
本実施の形態の半導体装置ＣＰは、半導体基板ＳＢの主面にＭＩＳＦＥＴなどの半導体素子が形成され、その半導体基板ＳＢ上に、複数の配線層を含む多層配線構造が形成されている。以下に、本実施の形態の半導体装置の構成例について具体的に説明する。
図７に示されるように、本実施の形態の半導体装置を構成する単結晶シリコンなどからなる半導体基板ＳＢには、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor)などの半導体素子が形成されている。半導体基板ＳＢには、複数のＭＩＳＦＥＴが形成されているが、図７には、そのうちの２つのＭＩＳＦＥＴ（ここではｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐ）が代表して示されている。
半導体基板ＳＢの主面には、ＳＴＩ（Shallow Trench Isolation）法などにより素子分離領域ＳＴが形成されており、半導体基板ＳＢにおいて、この素子分離領域ＳＴにより規定された活性領域に、ＭＩＳＦＥＴ（Ｑｎ，Ｑｐ）が形成されている。素子分離領域ＳＴは、半導体基板ＳＢに形成された溝に埋め込まれた絶縁膜からなる。
半導体基板ＳＢにｐ型ウエルＰＷおよびｎ型ウエルＮＷが形成され、ｐ型ウエルＰＷ上にゲート絶縁膜ＧＦを介してｎチャネル型ＭＩＳＦＥＴＱｎ用のゲート電極ＧＥ１が形成され、ｎ型ウエルＮＷ上にゲート絶縁膜ＧＦを介してｐチャネル型ＭＩＳＦＥＴＱｐ用のゲート電極ＧＥ２が形成されている。ゲート絶縁膜ＧＦは、例えば酸化シリコン膜などからなり、ゲート電極ＧＥ１，ＧＥ２は、例えば、不純物を導入した多結晶シリコン膜などからなる。
半導体基板ＳＢのｐ型ウエルＰＷ内には、ｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン用のｎ型半導体領域ＮＳが形成され、半導体基板ＳＢのｎ型ウエルＮＷ内には、ｐチャネル型ＭＩＳＦＥＴＱｐのソース・ドレイン用のｐ型半導体領域ＰＳが形成されている。ゲート電極ＧＥ１と、そのゲート電極ＧＥ１の下のゲート絶縁膜ＧＦと、ゲート電極ＧＥ１の両側のｎ型半導体領域ＮＳ（ソース・ドレイン領域）とにより、ｎチャネル型ＭＩＳＦＥＴＱｎが形成される。また、ゲート電極ＧＥ２と、そのゲート電極ＧＥ２の下のゲート絶縁膜ＧＦと、ゲート電極ＧＥ２の両側のｐ型半導体領域ＰＳ（ソース・ドレイン領域）とにより、ｐチャネル型ＭＩＳＦＥＴＱｐが形成される。ｎ型半導体領域ＮＳやｐ型半導体領域ＰＳは、ＬＤＤ（Lightly doped Drain）構造とすることもでき、この場合、ゲート電極ＧＥ１，ＧＥ２の側壁上には、サイドウォールスペーサとも称される側壁絶縁膜が形成される。また、ｎ型半導体領域ＮＳ、ｐ型半導体領域ＰＳ、ゲート電極ＧＥ１およびゲート電極ＧＥ２の各上部に、サリサイド（Salicide：Self Aligned Silicide）技術を用いて金属シリサイド層（図示せず）を形成してもよい。
なお、ここでは、半導体基板ＳＢに形成する半導体素子として、ＭＩＳＦＥＴを例に挙げて説明しているが、この他、容量素子、抵抗素子、メモリ素子、または他の構成のトランジスタなどを形成してもよい。
また、ここでは、半導体基板ＳＢとして単結晶シリコン基板を例に挙げて説明しているが、他の形態として、半導体基板ＳＢとして、ＳＯＩ（Silicon On Insulator）基板などを用いることもできる。
半導体基板ＳＢ上には、複数の層間絶縁膜と複数の配線層とにより多層配線構造が形成されている。
すなわち、半導体基板ＳＢ上に、複数の層間絶縁膜ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５が形成され、この複数の層間絶縁膜ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５に、プラグＶ１、ビア部Ｖ２，Ｖ３，Ｖ４および配線Ｍ１，Ｍ２，Ｍ３，Ｍ４が形成されている。そして、層間絶縁膜ＩＬ５上に層間絶縁膜ＩＬ６が形成され、この層間絶縁膜ＩＬ６上にパッドＰＤが形成されている。なお、層間絶縁膜ＩＬ６上に、パッドＰＤと同層の配線（図示せず）を形成することもできる。
具体的には、半導体基板ＳＢ上に、上記ＭＩＳＦＥＴ（Ｑｎ，Ｑｐ）を覆うように、層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１にプラグＶ１が埋め込まれ、プラグＶ１が埋め込まれた層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２が形成され、この層間絶縁膜ＩＬ２に配線Ｍ１が埋め込まれている。そして、配線Ｍ１が埋め込まれた層間絶縁膜ＩＬ２上に、層間絶縁膜ＩＬ３が形成され、この層間絶縁膜ＩＬ３に配線Ｍ２が埋め込まれ、配線Ｍ２が埋め込まれた層間絶縁膜ＩＬ３上に、層間絶縁膜ＩＬ４が形成され、この層間絶縁膜ＩＬ４に配線Ｍ３が埋め込まれている。そして、配線Ｍ３が埋め込まれた層間絶縁膜ＩＬ４上に、層間絶縁膜ＩＬ５が形成され、この層間絶縁膜ＩＬ５に配線Ｍ４が埋め込まれ、配線Ｍ４が埋め込まれた層間絶縁膜ＩＬ５上に、層間絶縁膜ＩＬ６が形成され、この層間絶縁膜ＩＬ６上にパッドＰＤが形成されている。層間絶縁膜ＩＬ１〜ＩＬ６のそれぞれは、単層の絶縁膜（例えば酸化シリコン膜）、または複数の絶縁膜の積層膜とすることができる。そして、層間絶縁膜ＩＬ６上に、パッドＰＤを覆うように絶縁膜ＰＡが形成され、この絶縁膜ＰＡには、パッドＰＤの一部を露出する開口部ＯＰが形成されている。そして、上記図６を参照して説明したように、図７にも示されるように、絶縁膜ＰＡの開口部ＯＰから露出するパッドＰＤ上を含む絶縁膜ＰＡの開口部ＯＰの内面（内壁）上に、バリア導体膜ＢＲ３とその上の金属膜ＭＥ１との積層膜ＬＭ１が形成されている。
プラグＶ１は、導電体からなり、配線Ｍ１の下に配置されている。プラグＶ１は、配線Ｍ１と、半導体基板ＳＢに形成された種々の半導体領域やゲート電極ＧＥ１，ＧＥ２などとを、電気的に接続している。
ビア部Ｖ２は、導電体からなり、配線Ｍ２と一体的に形成されており、配線Ｍ２と配線Ｍ１との間に配置されて、配線Ｍ２と配線Ｍ１とを電気的に接続している。すなわち、層間絶縁膜ＩＬ３には、デュアルダマシン法を用いることにより、配線Ｍ２と、配線Ｍ２と一体的に形成されたビア部Ｖ２とが埋め込まれている。他の形態として、シングルダマシン法を用いることにより、ビア部Ｖ２と配線Ｍ２とを別々に形成することも可能であり、これは、ビア部Ｖ３，Ｖ４，Ｖ５についても同様である。
ビア部Ｖ３は、導電体からなり、配線Ｍ３と一体的に形成されており、配線Ｍ３と配線Ｍ２との間に配置されて、配線Ｍ３と配線Ｍ２とを電気的に接続している。すなわち、層間絶縁膜ＩＬ４には、デュアルダマシン法を用いることにより、配線Ｍ３と、配線Ｍ３と一体的に形成されたビア部Ｖ３とが埋め込まれている。
ビア部Ｖ４は、導電体からなり、配線Ｍ４と一体的に形成されており、配線Ｍ４と配線Ｍ３との間に配置されて、配線Ｍ４と配線Ｍ３とを電気的に接続している。すなわち、層間絶縁膜ＩＬ５には、デュアルダマシン法を用いることにより、配線Ｍ４と、配線Ｍ４と一体的に形成されたビア部Ｖ４とが埋め込まれている。
また、ここでは、配線Ｍ１，Ｍ２，Ｍ３，Ｍ４は、ダマシン法で形成したダマシン配線（埋込配線）として図示および説明したが、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばアルミニウム配線とすることもできる。
層間絶縁膜ＩＬ６において、パッドＰＤと平面視で重なる位置に開口部（スルーホール、貫通孔）ＳＨが形成されており、開口部ＳＨ内には、ビア部Ｖ５が形成されている（埋め込まれている）。ビア部Ｖ５は、導電体からなり、パッドＰＤと配線Ｍ４との間に配置されて、パッドＰＤと配線Ｍ４とを電気的に接続している。すなわち、層間絶縁膜ＩＬ６には、シングルダマシン法を用いることにより、ビア部Ｖ５が埋め込まれている。
なお、本実施の形態では、ビア部Ｖ５とパッドＰＤとを別々に形成しているが、他の形態として、ビア部Ｖ５をパッドＰＤと一体的に形成することも可能である。ビア部Ｖ５をパッドＰＤと一体的に形成する場合は、パッドＰＤの一部が層間絶縁膜ＩＬ６の開口部ＳＨ内を埋め込むことにより、ビア部Ｖ５が形成される。
パッドＰＤと絶縁膜ＰＡ（開口部ＯＰを含む）と積層膜ＬＭ１の構成については、上記図６を参照して説明した通りであるので、ここではその繰り返しの説明は省略する。
図９は、上記図６に示されるパッドＰＤにワイヤ（ボンディングワイヤ）ＷＡが電気的に接続された状態を示す断面図であり、上記図６に対応する領域の断面図が示されている。上記図２および図３の半導体装置ＰＫＧ１，ＰＫＧ２においては、図９のように、パッドＰＤにワイヤＷＡが電気的に接続されているが、図９では、封止樹脂（上記封止部ＭＲ１，ＭＲ２に対応）の図示は省略している。
図９に示されるように、パッドＰＤには、接続用部材として、ワイヤＷＡが電気的に接続される。ワイヤＷＡは、銅（Ｃｕ）を主成分とする銅（Ｃｕ）ワイヤである。ワイヤＷＡとしては、全体が銅（Ｃｕ）からなる銅（Ｃｕ）ワイヤだけでなく、表面をパラジウム（Ｐｄ）膜などで被覆した銅（Ｃｕ）ワイヤを用いることもできる。
本実施の形態では、絶縁膜ＰＡの開口部ＯＰから露出するパッドＰＤ上には、バリア導体膜ＢＲ３と金属膜ＭＥ１との積層膜ＬＭ１が形成されているため、パッドＰＤに対してワイヤボンディングを行うと、ワイヤＷＡは、パッドＰＤ上の積層膜ＬＭ１に接続（接合）されることになる。すなわち、絶縁膜ＰＡの開口部ＯＰから露出するパッドＰＤ上に位置する部分の積層膜ＬＭ１に、ワイヤＷＡが接続（接合）される。つまり、パッドＰＤを構成するＡｌ含有導電膜ＡＭ１にワイヤＷＡが直接的に接続されるのではなく、パッドＰＤを構成するＡｌ含有導電膜ＡＭ１上に、バリア導体膜ＢＲ３と金属膜ＭＥ１との積層膜ＬＭ１が形成されている状態で、そのＡｌ含有導電膜ＡＭ１上の積層膜ＬＭ１に対して（より特定的には金属膜ＭＥ１に対して）、ワイヤＷＡが押し付けられて接続（接合）される。このため、ワイヤボンディングを行ってパッドＰＤにワイヤＷＡを電気的に接続すると、パッドＰＤを構成するＡｌ含有導電膜ＡＭ１とワイヤＷＡとの間には、バリア導体膜ＢＲ３とバリア導体膜ＢＲ３上の金属膜ＭＥ１との積層膜が介在することになり、Ａｌ含有導電膜ＡＭ１側にバリア導体膜ＢＲ３が位置し、ワイヤＷＡ側に金属膜ＭＥ１が位置する。
ワイヤＷＡは、銅ワイヤであり、硬い素材であるため、機械的な圧力を加えてワイヤＷＡをパッドＰＤと積層膜ＬＭ１との積層構造（より特定的には積層構造の最上層の金属膜ＭＥ１）に対して圧着することで、高い接合強度を得ることができる。また、銅（Ｃｕ）ワイヤは、金（Ａｕ）ワイヤに比べて安価であるため、コストを低減できるという利点がある。
＜半導体装置の製造工程について＞
本実施の形態の半導体装置ＣＰの製造工程について、図１０〜図２０を参照して説明する。図１０は、本実施の形態の半導体装置ＣＰの製造工程の一部を示すプロセスフロー図である。図１１〜図２０は、本実施の形態の半導体装置ＣＰの製造工程中の要部断面図である。
上記図７に示される第４配線層（配線Ｍ４を含む配線層）および第４配線層よりも下の構造は、周知の半導体製造技術を用いて形成することができる。
すなわち、図１１に示されるように、半導体基板ＳＢにＳＴＩ法を用いて素子分離領域ＳＴを形成し、イオン注入法を用いてｐ型ウエルＰＷおよびｎ型ウエルＮＷを形成し、ｐ型ウエルＰＷおよびｎ型ウエルＮＷ上にゲート絶縁膜ＧＦを介してゲート電極ＧＥ１，ＧＥ２を形成し、イオン注入法を用いてｎ型半導体領域ＮＳおよびｐ型半導体領域ＰＳを形成する。これにより、半導体基板ＳＢにｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐとが形成される。
それから、半導体基板ＳＢ上に、ＭＩＳＦＥＴＱｎ，Ｑｐを覆うように、層間絶縁膜ＩＬ１を形成し、フォトリソグラフィ技術およびドライエッチング技術を用いて層間絶縁膜ＩＬ１にコンタクトホールを形成し、そのコンタクトホール内に導電膜を埋め込むことでプラグＶ１を形成する。
それから、プラグＶ１が埋め込まれた層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２を形成してから、層間絶縁膜ＩＬ２にシングルダマシン技術を用いて配線Ｍ１を埋め込む。それから、配線Ｍ１が埋め込まれた層間絶縁膜ＩＬ２上に層間絶縁膜ＩＬ３を形成してから、層間絶縁膜ＩＬ３にデュアルダマシン技術を用いて配線Ｍ２およびビア部Ｖ２を埋め込む。それから、配線Ｍ２が埋め込まれた層間絶縁膜ＩＬ３上に層間絶縁膜ＩＬ４を形成してから、層間絶縁膜ＩＬ４にデュアルダマシン技術を用いて配線Ｍ３およびビア部Ｖ３を埋め込む。それから、配線Ｍ３が埋め込まれた層間絶縁膜ＩＬ４上に層間絶縁膜ＩＬ５を形成してから、層間絶縁膜ＩＬ５にデュアルダマシン技術を用いて配線Ｍ４およびビア部Ｖ４を埋め込む。
層間絶縁膜ＩＬ５と層間絶縁膜ＩＬ５に埋め込まれた配線Ｍ４およびビア部Ｖ４とをデュアルダマシン技術を用いて形成した後、配線Ｍ４が埋め込まれた層間絶縁膜ＩＬ５上に、層間絶縁膜ＩＬ６を形成する。
次に、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜ＩＬ６に開口部ＳＨを形成する。層間絶縁膜ＩＬ６に開口部ＳＨを形成すると、開口部ＳＨの底部では、配線Ｍ４の上面が露出される。
次に、層間絶縁膜ＩＬ６上に、開口部ＳＨ内を埋めるようにビア部Ｖ５用の導電膜を形成してから、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法またはエッチバック法などを用いて開口部ＳＨの外部の導電膜（ビア部Ｖ５用の導電膜）を除去し、開口部ＳＨ内に導電膜（ビア部Ｖ５用の導電膜）を残す。これにより、開口部ＳＨ内に埋め込まれた導電膜（ビア部Ｖ５用の導電膜）からなるビア部Ｖ５を形成することができる。
図１１では、半導体基板ＳＢから第４配線層（配線Ｍ４および層間絶縁膜ＩＬ５）までの積層構造が示されているが、図面の簡略化のために、以降の図１２〜図２０では、層間絶縁膜ＩＬ６よりも下の構造の図示は省略している。なお、図１１は、上記図７に対応する断面領域が示されているが、図１２〜図２０は、上記図６に対応する断面領域が示されているため、図１２〜図２０では、開口部ＳＨおよびビア部Ｖ５の図示は省略してある。
次に、ビア部Ｖ５が埋め込まれた層間絶縁膜ＩＬ６上に、図１２に示されるように、バリア導体膜ＢＲ１と、Ａｌ含有導電膜ＡＭ１と、バリア導体膜ＢＲ２とを順に形成することにより、バリア導体膜ＢＲ１と、バリア導体膜ＢＲ１上のＡｌ含有導電膜ＡＭ１と、Ａｌ含有導電膜ＡＭ１上のバリア導体膜ＢＲ２との積層膜ＳＭを形成する（図１０のステップＳ２１）。バリア導体膜ＢＲ１とＡｌ含有導電膜ＡＭ１とバリア導体膜ＢＲ２とは、それぞれスパッタリング法などを用いて形成することができる。Ａｌ含有導電膜ＡＭ１形成工程は、バリア導体膜ＢＲ１形成工程の後に連続的に行うこともでき、バリア導体膜ＢＲ２形成工程は、Ａｌ含有導電膜ＡＭ１形成工程の後に連続的に行うこともできる。
次に、フォトリソグラフィ技術およびエッチング技術を用いて、積層膜ＳＭをパターニングすることにより、パッドＰＤを形成する（図１０のステップＳ２２）。この段階では、パッドＰＤ全体が、バリア導体膜ＢＲ１と、バリア導体膜ＢＲ１上のＡｌ含有導電膜ＡＭ１と、Ａｌ含有導電膜ＡＭ１上のバリア導体膜ＢＲ２との積層膜からなる。
具体的には、ステップＳ２２のパターニング工程は、次のように行うことができる。まず、図１３に示されるように、積層膜ＳＭ上に、フォトリソグラフィ技術を用いてフォトレジストパターンＲＰ１を形成する。それから、フォトレジストパターンＲＰ１をエッチングマスクとして用いて、積層膜ＳＭをエッチングする。この積層膜ＳＭのエッチング工程は、バリア導体膜ＢＲ２をエッチングする工程と、Ａｌ含有導電膜ＡＭ１をエッチングする工程と、バリア導体膜ＢＲ１をエッチングする工程とを有している。このエッチングにより、積層膜ＳＭがパターニングされて、パターニングされた積層膜ＳＭからなるパッドＰＤが形成される。その後、フォトレジストパターンＲＰ１は除去し、図１４にはこの段階が示されている。このようにしてステップＳ２２のパターニング工程が行われる。なお、ステップＳ２２で積層膜ＳＭをパターニングする際に、パッドＰＤだけでなく、パッドＰＤと同層の配線を形成することもできる。
また、ここでは、ビア部Ｖ５とパッドＰＤとを別々に形成する場合について図示および説明したが、他の形態として、ビア部Ｖ５をパッドＰＤと一体的に形成することも可能である。その場合は、ビア部Ｖ５を形成していない状態で、開口部ＳＨ内を含む層間絶縁膜ＩＬ６上に積層膜ＳＭを形成してから、フォトリソグラフィ技術およびエッチング技術を用いて、積層膜ＳＭをパターニングすることにより、パッドＰＤを形成する。これにより、パターニングされた積層膜ＳＭにより、パッドＰＤとビア部Ｖ５とが一体的に形成されることになる。
次に、図１５に示されるように、層間絶縁膜ＩＬ６上に、パッドＰＤを覆うように、絶縁膜ＰＡを形成する（図１０のステップＳ２３）。絶縁膜ＰＡとしては、単層の絶縁膜、または複数の絶縁膜を積層した積層絶縁膜を用いることができる。例えば、酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜（例えば酸化シリコン膜と該酸化シリコン膜上の窒化シリコン膜との積層膜）を、絶縁膜ＰＡとして用いることができる。絶縁膜ＰＡを構成する絶縁膜は、プラズマＣＶＤ（ＣＶＤ：Chemical Vapor Deposition）法などを用いて形成することができる。また、絶縁膜ＰＡとして、ポリイミド樹脂などのような樹脂膜（有機系絶縁膜）を用いることもできる。
次に、絶縁膜ＰＡに開口部ＯＰを形成する（図１０のステップＳ２４）。ステップＳ２４において、開口部ＯＰは、例えば次のようにして形成することができる。すなわち、図１６に示されるように、絶縁膜ＰＡ上に、フォトリソグラフィ技術を用いてフォトレジストパターンＲＰ２を形成してから、そのフォトレジストパターンＲＰ２をエッチングマスクとして用いて、絶縁膜ＰＡをエッチングすることにより、絶縁膜ＰＡに開口部ＯＰを形成する。その後、フォトレジストパターンＲＰ２は除去し、図１７には、この段階が示されている。
絶縁膜ＰＡに開口部ＯＰを形成するエッチング工程においては、絶縁膜ＰＡをエッチングして絶縁膜ＰＡに開口部ＯＰを形成して開口部ＯＰからパッドＰＤのバリア導体膜ＢＲ２を露出させてから、更に、開口部ＯＰから露出するバリア導体膜ＢＲ２をエッチングによって除去し、開口部ＯＰからパッドＰＤのＡｌ含有導電膜ＡＭ１を露出させる。つまり、開口部ＯＰに平面視で重なる領域では、絶縁膜ＰＡだけでなく、パッドＰＤを構成していたバリア導体膜ＢＲ２もエッチングされて除去されるため、パッドＰＤを構成するＡｌ含有導電膜ＡＭ１の上面が露出されることになる。一方、開口部ＯＰを形成した後も絶縁膜ＰＡで覆われている領域では、バリア導体膜ＢＲ２は除去されずに、残存している。
次に、図１８に示されるように、開口部ＯＰの側壁上と開口部ＯＰから露出されるパッドＰＤ上（ここではＡｌ含有導電膜ＡＭ１上）とを含む絶縁膜ＰＡ上に、バリア導体膜ＢＲ３と金属膜ＭＥ１とを順に形成することにより、バリア導体膜ＢＲ３とバリア導体膜ＢＲ３上の金属膜ＭＥ１との積層膜ＬＭ１ａを形成する（図１０のステップＳ２５）。バリア導体膜ＢＲ３と金属膜ＭＥ１とは、それぞれスパッタリング法を用いて形成することが好ましい。この段階では、バリア導体膜ＢＲ３とバリア導体膜ＢＲ３上の金属膜ＭＥ１との積層膜ＬＭ１ａは、開口部ＯＰの側壁上と開口部ＯＰから露出されるパッドＰＤ上とを含む絶縁膜ＰＡの上面全体上に、形成されている。
また、開口部ＯＰを形成した後で、バリア導体膜ＢＲ３をスパッタリング法により形成する直前に、下地表面（特に開口部ＯＰから露出するパッドＰＤの表面）を洗浄処理（好ましくはプラズマ洗浄処理）することもできる。これにより、清浄なパッドＰＤの表面上にバリア導体膜ＢＲ３を形成することができるため、バリア導体膜ＢＲ３とパッドＰＤの上面との密着性をより向上させることができる。この洗浄処理は、プラズマ処理により行うことが好ましく、例えば酸素またはアルゴンプラズマ処理を好適に用いることができる。なお、後述の実施の形態２の場合は、この洗浄処理（プラズマ洗浄処理）は、開口部ＯＰを形成した後で、金属膜ＭＥ１をスパッタリング法により形成する直前に行う。
次に、フォトリソグラフィ技術およびエッチング技術を用いて、積層膜ＬＭ１ａをパターニングすることにより、積層膜ＬＭ１を形成する（図１０のステップＳ２６）。
具体的には、ステップＳ２６のパターニング工程は、次のように行うことができる。まず、図１９に示されるように、積層膜ＬＭ１ａ上に、フォトリソグラフィ技術を用いてフォトレジストパターンＲＰ３を形成する。それから、フォトレジストパターンＲＰ３をエッチングマスクとして用いて、積層膜ＬＭ１ａをエッチングする。これにより、フォトレジストパターンＲＰ３で覆われずに露出されている部分の積層膜ＬＭ１ａがエッチングされて除去されるとともに、フォトレジストパターンＲＰ３で覆われている部分の積層膜ＬＭ１ａはエッチングされずに残存する。積層膜ＬＭ１ａのエッチング工程は、金属膜ＭＥ１のエッチング工程と、その後の、バリア導体膜ＢＲ３のエッチング工程とを有しており、金属膜ＭＥ１のエッチング工程とバリア導体膜ＢＲ３のエッチング工程とは、エッチング条件（例えばエッチングガスの種類と流量など）を変えて行うことができる。その後、フォトレジストパターンＲＰ３は除去し、図２０には、この段階が示されている。このようにしてステップＳ２６のパターニング工程が行われる。ステップＳ２６でパターニングされた積層膜ＬＭ１ａが、積層膜ＬＭ１となる。
また、フォトレジストパターンＲＰ３を形成した後、フォトレジストパターンＲＰ３をエッチングマスクとしたエッチング工程（ここでは金属膜ＭＥ１のエッチング工程）を行う前に、酸素またはアルゴンプラズマ処理を行うこともできる。これにより、フォトレジストパターンＲＰ３に不純物が付着していたとしても、その不純物とともにフォトレジストパターンＲＰ３の表面を削ることができるため、フォトレジストパターンＲＰ３の表面を清浄化することができる。これにより、フォトレジストパターンＲＰ３に起因して金属膜ＭＥ１の表面に不純物が付着するのを防止しやすくなる。このことは、後述の各変形例や実施の形態２，３でも同様である。
また、フォトレジストパターンＲＰ３を除去した後、酸素プラズマ処理を行うこともできる。この酸素プラズマ処理を行うことにより、バリア導体膜ＢＲ３をスパッタリング法により形成したことにより下地の絶縁膜ＰＡの表面がダメージを受けていたとしても、そのダメージ層を改善することができる。なお、この酸素プラズマ処理は、後述の第３変形例の場合は、後述の図３８の構造が得られた後に行い、後述の実施の形態２の場合は、後述の図４７の構造または後述の図５２の構造が得られた後に行う。
その後、必要に応じて半導体基板ＳＢの裏面側を研削または研磨して半導体基板ＳＢの厚みを薄くしてから、半導体基板ＳＢを半導体基板ＳＢ上の積層構造体とともに、ダイシング（切断）する。この際、半導体基板ＳＢと半導体基板ＳＢ上の積層構造体は、スクライブ領域に沿って、ダイシング（切断）される。
このようにして、半導体装置（半導体チップ）ＣＰを製造することができる。
＜第１検討例について＞
図２１は、本発明者が検討した第１検討例の半導体装置ＣＰ１０１の要部断面図であり、本実施の形態の上記図６に相当するものである。
図２１に示される第１検討例の半導体装置（半導体チップ）ＣＰ１０１では、上記積層膜ＬＭ１に相当するものが形成されていない。すなわち、図２１に示される第１検討例の半導体装置ＣＰ１０１では、パッドＰＤに相当するパッドＰＤ１０１は、バリア導体膜ＢＲ１０１と、バリア導体膜ＢＲ１０１上のアルミニウム膜ＡＭ１０１と、アルミニウム膜ＡＭ１０１上のバリア導体膜ＢＲ１０２との積層膜により形成されている。バリア導体膜ＢＲ１０１は、上記バリア導体膜ＢＲ１に相当し、バリア導体膜ＢＲ１０２は、上記バリア導体膜ＢＲ２に相当し、アルミニウム膜ＡＭ１０１は、上記Ａｌ含有導電膜ＡＭ１に相当している。絶縁膜ＰＡの開口部ＯＰから露出する部分のバリア導体膜ＢＲ１０２は除去されているため、開口部ＯＰの底部では、パッドＰＤ１０１を構成するアルミニウム膜ＡＭ１０１の上面が露出されている。パッドＰＤ１０１上には、上記積層膜ＬＭ１に相当するものは形成されていない。
図２２は、図２１に示される第１検討例の半導体装置ＣＰ１０１において、パッドＰＤ１０１に銅ワイヤＷＡ１０１を電気的に接続した状態を示す断面図であり、上記図９に相当するものである。
図２２に示されるように、絶縁膜ＰＡの開口部ＯＰから露出するパッドＰＤ１０１には、上記ワイヤＷＡに相当する銅ワイヤＷＡ１０１が接続される。
図２１に示される第１検討例では、絶縁膜ＰＡの開口部ＯＰから露出するパッドＰＤ１０１上には、上記積層膜ＬＭ１に相当するものは形成されておらず、絶縁膜ＰＡの開口部ＯＰからは、パッドＰＤ１０１を構成するアルミニウム膜ＡＭ１０１の上面が露出されている。このため、パッドＰＤ１０１に対してワイヤボンディングを行うと、図２２に示されるように、銅ワイヤＷＡ１０１は、パッドＰＤ１０１を構成するアルミニウム膜ＡＭ１０１に直接的に接続（接合）されることになる。
本発明者の検討によれば、図２１および図２２に示される第１検討例の場合、次のような課題が発生することが分かった。
図２３は、図２２の第１検討例の半導体装置ＣＰ１０１における、パッドＰＤ１０１と銅ワイヤＷＡ１０１との接続領域付近を拡大して示す断面図である。
図２３と後述の図２４および図２７とにおいて、（ａ）は、半導体パッケージを製造した直後の状態に対応し、（ｂ）は、半導体パッケージに対して高温放置試験（２４０℃）を行った後の状態に対応し、（ｃ）は、半導体パッケージに対して高温高湿試験（１３０℃／８５％ＲＨ）を行った後の状態に対応している。半導体パッケージは、上記半導体装置ＰＫＧ１または半導体装置ＰＫＧ２に相当する半導体パッケージである。なお、図２３と後述の図２４および図２７は、ＴＥＭ（Transmission Electron Microscope：透過型電子顕微鏡）写真に基づいて描いてある。
第１検討例の半導体装置ＣＰ１０１を用いて半導体パッケージを製造した直後の段階では、図２３の（ａ）にも示されるように、パッドＰＤ１０１を構成するアルミニウム膜ＡＭ１０１と銅ワイヤＷＡ１０１との接合界面には、アルミニウム膜ＡＭ１０１を構成するＡｌ（アルミニウム）と、銅ワイヤＷＡ１０１を構成するＣｕ（銅）との反応物（化合物）が若干形成されている。この反応物（化合物）は、Ｃｕ９Ａｌ４やＣｕＡｌである。
図２３の（ａ）と（ｃ）とで、アルミニウム膜ＡＭ１０１と銅ワイヤＷＡ１０１との接合界面における、ＡｌとＣｕとの反応物（化合物）の状態（量や組成）は、ほぼ同じである。これは、第１検討例の半導体装置ＣＰ１０１を用いて製造した半導体パッケージに対して、高温高湿試験（１３０℃／８５％ＲＨ）を行っても、パッドＰＤ１０１を構成するアルミニウム膜ＡＭ１０１と銅ワイヤＷＡ１０１との接合界面付近において、アルミニウム膜ＡＭ１０１を構成するＡｌと、銅ワイヤＷＡ１０１を構成するＣｕとの反応物（化合物）はそれ程増加しないことを示唆している。
しかしながら、図２３の（ａ）と（ｂ）とで、アルミニウム膜ＡＭ１０１と銅ワイヤＷＡ１０１との接合界面付近における、ＡｌとＣｕとの反応物（化合物）の状態（量や組成）は、大きく相違している。高温放置試験（２４０℃）を行った後では、図２３の（ｂ）にも示されるように、パッドＰＤ１０１を構成するアルミニウム膜ＡＭ１０１と銅ワイヤＷＡ１０１との接合界面付近には、アルミニウム膜ＡＭ１０１を構成するＡｌと、銅ワイヤＷＡ１０１を構成するＣｕとの反応物（化合物）が多量に形成されており、この反応物（化合物）は、Ｃｕ９Ａｌ４やＣｕ３Ａｌ２やＣｕＡｌである。すなわち、第１検討例の半導体装置ＣＰ１０１を用いて製造した半導体パッケージに対して、高温放置試験（２４０℃）を行うと、図２３の（ａ）の状態から（ｂ）の状態に遷移し、アルミニウム膜ＡＭ１０１を構成するＡｌと、銅ワイヤＷＡ１０１を構成するＣｕとの反応物（化合物）が大きく増加する。
ＡｌとＣｕとの化合物、特にＣｕ９Ａｌ４は、耐腐食性が低い（すなわち腐食されやすい）。また、Ｃｕ９Ａｌ４は、ＮａＣｌ（塩化ナトリウム）などにも弱く、従って、Ｃｌ（塩素）イオンなどにも弱いため、中性の環境下であっても、腐食される可能性がある。
このため、パッドＰＤ１０１を構成するアルミニウム膜ＡＭ１０１と銅ワイヤＷＡ１０１との接合界面付近において、ＡｌとＣｕとの化合物（特にＣｕ９Ａｌ４）が多く形成されてしまうと、パッドＰＤ１０１に対する銅ワイヤＷＡ１０１の接続の信頼性が低下する虞があり、ひいては、半導体パッケージの信頼性を低下させる虞がある。具体的には、パッドＰＤ１０１を構成するアルミニウム膜ＡＭ１０１と銅ワイヤＷＡ１０１との接合界面付近において、ＡｌとＣｕとの化合物（特にＣｕ９Ａｌ４）が多く形成されてしまうと、例えば、パッドＰＤ１０１と銅ワイヤＷＡ１０１との接続強度が劣化したり、パッドＰＤ１０１と銅ワイヤＷＡ１０１との間の接続抵抗が増加したりしてしまう。最悪の場合、銅ワイヤＷＡ１０１とパッドＰＤ１０１との電気的接続が断たれてしまい、断線不良が発生してしまう。
パッドＰＤ１０１を構成するアルミニウム膜ＡＭ１０１と銅ワイヤＷＡ１０１との接合界面付近において、ＡｌとＣｕとの化合物（特にＣｕ９Ａｌ４）が多く形成されてしまうのは、高温高湿試験（１３０℃／８５％ＲＨ）を行った場合ではなく、高温放置試験（２４０℃）を行った場合である。これは、アルミニウム膜ＡＭ１０１を構成するＡｌと、銅ワイヤＷＡ１０１を構成するＣｕとの反応を促進するのは、温度因子であることを示唆している。なお、高温高湿試験（１３０℃／８５％ＲＨ）よりも高温放置試験（２４０℃）の方が、試験対象物（ここでは半導体パッケージ）をさらす環境温度は高い。このような高温環境下に長時間さらすと、パッドＰＤ１０１を構成するアルミニウム膜ＡＭ１０１と銅ワイヤＷＡ１０１との接合界面付近において、Ｃｕ領域（銅ワイヤ）とＣｕ９Ａｌ４領域との間がＳ（硫黄）または硫化物により腐食され、パッドＰＤ１０１に対する銅ワイヤＷＡ１０１の接続の信頼性が低下してしまう。また、高温高湿環境下では、ＡｌとＣｕとの化合物（特にＣｕ９Ａｌ４）がＣｌ（塩素）または塩化物やＢｒ（臭素）または臭化物により腐食してアルミナに変性し、パッドＰＤ１０１に対する銅ワイヤＷＡ１０１の接続の信頼性が低下してしまう。
ここで、第１検討例を参照して説明した課題は、アルミニウムパッドに銅ワイヤを接続する場合に生じる課題であり、金ワイヤを接続する場合には発生しない。すなわち、銅ワイヤの適用を検討し、信頼性試験とともに、アルミニウムパッドと銅ワイヤとの反応物の解析を進めた結果、見出すことができた課題である。
＜主要な特徴と効果について＞
本実施の形態の半導体装置ＣＰは、半導体基板ＳＢと、半導体基板ＳＢ上に形成された層間絶縁膜ＩＬ６（第１絶縁膜）と、層間絶縁膜ＩＬ６上に形成されたパッドＰＤと、層間絶縁膜ＩＬ６上に、パッドＰＤを覆うように形成された絶縁膜ＰＡ（第２絶縁膜）と、絶縁膜ＰＡに形成され、パッドＰＤの一部を露出する開口部ＯＰとを有している。パッドＰＤは、銅ワイヤ（ワイヤＷＡ）を接続するためのパッドであり、アルミニウムを主成分とするＡｌ含有導電膜ＡＭ１を有しており、開口部ＯＰと平面視で重なる領域のＡｌ含有導電膜ＡＭ１上には、バリア導体膜ＢＲ３（第１導体膜）と、バリア導体膜ＢＲ３上の金属膜ＭＥ１（第２導体膜）とを有する積層膜が形成されており、該積層膜においては金属膜ＭＥ１が最上層である。
また、本実施の形態の半導体装置ＰＫＧ（ＰＫＧ１，ＰＫＧ２）は、パッドＰＤを有する半導体装置（半導体チップ）ＣＰと、半導体装置ＣＰのパッドＰＤに電気的に接続されたワイヤＷＡ（銅ワイヤ）と、半導体装置ＣＰおよびワイヤＷＡを封止する封止樹脂部（ＭＲ１，ＭＲ２）と、を有している。パッドＰＤは、アルミニウムを主成分とするＡｌ含有導電膜ＡＭ１を有しており、ワイヤＷＡとＡｌ含有導電膜ＡＭ１との間には、バリア導体膜ＢＲ３（第１導体膜）とバリア導体膜ＢＲ３上の金属膜ＭＥ１（第２導体膜）とを含む積層膜が介在し、ワイヤＷＡは金属膜ＭＥ１に接合されている。
そして、バリア導体膜ＢＲ３（第１導体膜）は、チタン膜（Ｔｉ膜）、窒化チタン膜（ＴｉＮ膜）、タンタル膜（Ｔａ膜）、窒化タンタル膜（ＴａＮ膜）、タングステン膜（Ｗ膜）、窒化タングステン（ＷＮ膜）膜、チタンタングステン（ＴｉＷ膜）膜およびタンタルタングステン膜（ＴａＷ膜）から選択された１層以上からなる単層膜または積層膜である。また、金属膜ＭＥ１（第２導体膜）は、パラジウム（Ｐｄ）、金（Ａｕ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、白金（Ｐｔ）およびイリジウム（Ｉｒ）からなる群から選択された１種以上の金属からなる。
本実施の形態の主要な特徴のうちの一つは、半導体装置ＣＰのパッドＰＤは、銅ワイヤ（ワイヤＷＡ）を接続するためのパッドであることである。このため、半導体装置（半導体チップ）ＣＰを用いた半導体装置ＰＫＧにおいては、半導体装置ＣＰのパッドＰＤに対して、銅ワイヤ（ワイヤＷＡに対応）が電気的に接続されている。
本実施の形態の主要な特徴のうちの他の一つは、半導体装置ＣＰにおいて、パッドＰＤは、アルミニウムを主成分とするＡｌ含有導電膜ＡＭ１を有しており、絶縁膜ＰＡの開口部ＯＰと平面視で重なる領域のＡｌ含有導電膜ＡＭ１上には、バリア導体膜ＢＲ３と、バリア導体膜ＢＲ３上の金属膜ＭＥ１とが形成されていることである。このため、半導体装置（半導体チップ）ＣＰを用いた半導体装置ＰＫＧにおいては、ワイヤＷＡ（銅ワイヤ）とＡｌ含有導電膜ＡＭ１との間には、バリア導体膜ＢＲ３とバリア導体膜ＢＲ３上の金属膜ＭＥ１との積層膜が介在し、ワイヤＷＡは金属膜ＭＥ１に接合されている。そして、バリア導体膜ＢＲ３は、チタン膜、窒化チタン膜、タンタル膜、窒化タンタル膜、タングステン膜、窒化タングステン膜、チタンタングステン膜およびタンタルタングステン膜から選択された１層以上からなる単層膜または積層膜である。また、金属膜ＭＥ１は、パラジウム（Ｐｄ）、金（Ａｕ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、白金（Ｐｔ）およびイリジウム（Ｉｒ）からなる群から選択された１種以上の金属からなる。
つまり、本実施の形態では、アルミニウムパッドであるパッドＰＤに銅ワイヤ（ワイヤＷＡ）を電気的に接続するが、パッドＰＤを構成するＡｌ含有導電膜ＡＭ１と銅ワイヤ（ワイヤＷＡ）との間に、バリア導体膜ＢＲ３とバリア導体膜ＢＲ３上の金属膜ＭＥ１との積層膜を介在させるとともに、バリア導体膜ＢＲ３と金属膜ＭＥ１との各材料を上述のように選択している。これにより、パッドＰＤに対する銅ワイヤ（ワイヤＷＡ）の接続の信頼性を向上させることができ、ひいては、半導体装置ＣＰや半導体装置ＣＰを用いた半導体装置ＰＫＧの信頼性を向上させることができる。その理由について、以下に説明する。
図２４は、上記図９の本実施の形態の半導体装置ＣＰにおける、パッドＰＤと銅ワイヤ（ワイヤＷＡ）との接続領域付近を拡大して示す断面図であり、上記図２３に相当するものである。なお、図２４は、バリア導体膜ＢＲ３がチタン（Ｔｉ）膜で、金属膜ＭＥ１がパラジウム（Ｐｄ）膜である場合について、示されている。
本実施の形態では、半導体装置ＣＰのパッドＰＤにワイヤＷＡ（銅ワイヤ）が電気的に接続されるが、開口部ＯＰと平面視で重なる部分（すなわち開口部ＯＰから露出される部分）のＡｌ含有導電膜ＡＭ１上には、バリア導体膜ＢＲ３と、バリア導体膜ＢＲ３上の金属膜ＭＥ１とが形成されており、ワイヤＷＡが接続される領域の最表面は、金属膜ＭＥ１（Ｐｄ膜）である。すなわち、ワイヤボンディングの際にワイヤＷＡが接するのは、最表面の金属膜ＭＥ１（Ｐｄ膜）である。このため、ワイヤＷＡは、金属膜ＭＥ１に接続（接合）される。
このため、本実施の形態の半導体装置ＣＰを用いて半導体パッケージを製造した直後の段階では、図２４の（ａ）にも示されるように、金属膜ＭＥ１とワイヤＷＡとの接合界面付近には、金属膜ＭＥ１を構成する金属元素（ここではＰｄ）と、ワイヤＷＡを構成するＣｕ（銅）との反応物（化合物）が若干形成され得る。この反応物（化合物）は、ＣｕＰｄ（ＣｕＰｄ固溶体またはＣｕ１Ｐｄ１金属間化合物）である。
図２４の（ａ）と（ｃ）とで、金属膜ＭＥ１とワイヤＷＡとの接合界面付近における、ＰｄとＣｕとの反応物（化合物）の状態（量や組成）は、ほぼ同じである。このことは、半導体装置ＣＰを用いて製造した半導体パッケージに対して、高温高湿試験（１３０℃／８５％ＲＨ）を行っても、金属膜ＭＥ１とワイヤＷＡとの接合界面付近において、金属膜ＭＥ１を構成する金属元素（ここではＰｄ）と、ワイヤＷＡを構成するＣｕとの反応物（化合物）はほとんど増加しないことを示唆している。
また、高温放置試験の温度設定が２００℃以下であれば、高温放置試験を行っても、金属膜ＭＥ１と銅ワイヤ（ワイヤＷＡ）との接合界面付近において、金属膜ＭＥ１を構成する金属元素（ここではＰｄ）と、銅ワイヤ（ワイヤＷＡ）を構成するＣｕとの反応物（化合物）はほとんど増加しなかった（図２４の（ａ）とほぼ同じ状態であった）。
一方、２４０℃の高温放置試験を行った後では、図２４の（ｂ）にも示されるように、金属膜ＭＥ１と銅ワイヤ（ワイヤＷＡ）との接合界面付近において、金属膜ＭＥ１を構成する金属元素（ここではＰｄ）と、ワイヤＷＡを構成するＣｕとの反応物（化合物）の生成量が若干増加する。しかしながら、その増加量はそれほど多くはなく、また、生成される反応物の相（組成）は変わらず、ＣｕＰｄ（ＣｕＰｄ固溶体またはＣｕ１Ｐｄ１金属間化合物）の量が増加するに過ぎない。ＣｕＰｄ（ＣｕＰｄ固溶体またはＣｕ１Ｐｄ１金属間化合物）は、腐食されにくく、耐腐食性が高いため、金属膜ＭＥ１と銅ワイヤ（ワイヤＷＡ）との接合界面付近において、ＣｕＰｄが生成されたとしても、ワイヤＷＡの接続の信頼性はほとんど低下しない。
金属膜ＭＥ１を構成する金属元素とワイヤＷＡを構成するＣｕとの反応物（化合物）は、ＡｌとＣｕとの反応物（化合物）に比べて、特にＣｕ９Ａｌ４に比べて、耐腐食性（腐食に対する耐久性）が高い。すなわち、高温放置試験のような高温環境下に置かれた場合でも、金属膜ＭＥ１を構成する金属元素とワイヤＷＡを構成するＣｕとが反応して耐腐食性が低い反応物（化合物）が生成されないように、金属膜ＭＥ１を構成する金属元素を選択している。具体的には、金属膜ＭＥ１を構成する金属元素は、Ｐｄ，Ａｕ，Ｒｕ，Ｒｈ，Ｐｔ，Ｉｒから選択された１種以上であり、特に好ましくは、Ｐｄである。
また、バリア導体膜ＢＲ３は、上述のような材料により形成されており、融点が高く、金属膜ＭＥ１を構成する金属元素（ここではＰｄ）やＡｌ含有導電膜ＡＭ１を構成するＡｌ（アルミニウム）とは、反応し難い性質を有している。このため、本実施の形態の半導体装置ＣＰを用いて半導体パッケージを製造した直後の段階だけでなく、高温高湿試験（１３０℃／８５％ＲＨ）を行った段階や、高温放置試験（２４０℃）を行った段階でも、バリア導体膜ＢＲ３は、金属膜ＭＥ１を構成する金属元素（ここではＰｄ）やＡｌ含有導電膜ＡＭ１を構成するＡｌとは、ほとんど反応しない。
また、バリア導体膜ＢＲ３は、Ａｌ含有導電膜ＡＭ１を構成するＡｌ（アルミニウム）が金属膜ＭＥ１側に拡散するのを防止するように機能することができる。また、バリア導体膜ＢＲ３は、ワイヤＷＡを構成するＣｕ（銅）がＡｌ含有導電膜ＡＭ１側に拡散するのを防止するように機能することができる。このため、Ａｌ含有導電膜ＡＭ１を構成するＡｌ（アルミニウム）とワイヤＷＡを構成するＣｕ（銅）とが反応するのを防止することができる。これにより、Ａｌ含有導電膜ＡＭ１を構成するＡｌとワイヤＷＡを構成するＣｕとが反応して、耐腐食性が低い反応物（化合物）が生成されるのを防止することができ、特にＣｕ９Ａｌ４が生成されるのを防止することができる。従って、ワイヤＷＡの接続の信頼性を向上させることができる。
本実施の形態とは異なり、バリア導体膜ＢＲ３に相当するものを形成しない場合も考えられるが、この場合を第２検討例として説明する。
図２５は、本発明者が検討した第２検討例の半導体装置ＣＰ２０１の要部断面図であり、第１検討例の上記図２１に相当するものである。また、図２６は、図２５に示される第２検討例の半導体装置ＣＰ２０１において、パッドＰＤ１０１に銅ワイヤＷＡ１０１を電気的に接続した状態を示す断面図であり、上記第１検討例の上記図２２に相当するものである。
図２５および図２６に示される第２検討例では、バリア導体膜ＢＲ３に相当するものは形成せずに、開口部ＯＰから露出する部分のアルミニウム膜ＡＭ１０１上にパラジウム（Ｐｄ）膜ＭＥ１０１を形成し、そのパラジウム膜ＭＥ１０１に銅ワイヤＷＡ１０１を接続している。すなわち、上記図２２の第１検討例では、パッドＰＤ１０１を構成するアルミニウム膜ＡＭ１０１に、銅ワイヤＷＡ１０１が直接的に接続されていたが、図２６の第２検討例では、パッドＰＤ１０１を構成するアルミニウム膜ＡＭ１０１上のパラジウム膜ＭＥ１０１に銅ワイヤＷＡ１０１が接続されている。
図２７は、図２６の第２検討例の半導体装置ＣＰ２０１における、パッドＰＤ１０１と銅ワイヤＷＡ１０１との接続領域付近を拡大して示す断面図であり、上記図２３や図２４に相当するものである。
図２５および図２６に示される第２検討例の場合は、銅ワイヤＷＡ１０１はパラジウム（Ｐｄ）膜に接続され、そのパラジウム（Ｐｄ）膜とアルミニウム膜ＡＭ１０１との間には、バリア導体膜ＢＲ３に相当するものは形成されていない。半導体パッケージを製造した直後の段階では、図２７の（ａ）にも示されるように、パラジウム膜ＭＥ１０１と銅ワイヤＷＡ１０１との接合界面付近には、パラジウム膜ＭＥ１０１を構成するＰｄ（パラジウム）と、ワイヤＷＡを構成するＣｕ（銅）との反応物（ＣｕＰｄ）が若干形成されているが、この反応物の量や組成は、上記図２４の（ａ）の場合とほぼ同じである。すなわち、図２４の（ａ）と図２７の（ａ）とで、パラジウム膜（ＭＥ１，ＭＥ１０１）と銅ワイヤ（ＷＡ，ＷＡ１０１）との接合界面付近における、ＰｄとＣｕとの反応物（化合物）の状態（量や組成）は、ほぼ同じである。また、図２４の（ｃ）と図２７の（ｃ）とで、パラジウム膜（ＭＥ１，ＭＥ１０１）と銅ワイヤ（ＷＡ，ＷＡ１０１）との接合界面付近における、ＰｄとＣｕとの反応物（化合物）の状態（量や組成）は、ほぼ同じである。
しかしながら、図２４の（ｂ）と図２７の（ｂ）とでは、銅ワイヤ（ＷＡ，ＷＡ１０１）を構成するＣｕ（銅）に由来する反応物（化合物）の状態（量や組成）が大きく相違している。
すなわち、本実施の形態とは異なりバリア導体膜ＢＲ３に相当するものを設けなかった第２検討例の場合、高温放置試験（２４０℃）を行った後では、図２７の（ｂ）にも示されるように、アルミニウム膜ＡＭ１０１と銅ワイヤＷＡ１０１との間に、多量の反応層が生成されている。この反応層は、Ｃｕ（銅）とＰｄ（パラジウム）とＡｌ（アルミニウム）とで構成された化合物層、すなわちＣｕ−Ｐｄ−Ａｌ層（Ｃｕ−Ｐｄ−Ａｌ化合物層）である。すなわち、アルミニウム膜ＡＭ１０１と銅ワイヤＷＡ１０１との間に、Ａｌ（アルミニウム）とＰｄ（パラジウム）とＣｕ（銅）との反応層であるＣｕ−Ｐｄ−Ａｌ層が多量に生成されてしまう。ＰｄとＣｕとの反応層ではなく、ＡｌとＰｄとＣｕとの反応層が生成されてしまうのは、アルミニウム膜ＡＭ１０１を構成するＡｌがパラジウム膜ＭＥ１０１側に拡散してしまい、拡散したＡｌがＰｄとともに銅ワイヤＷＡ１０１を構成するＣｕと反応してしまうためと考えられる。すなわち、本実施の形態とは異なり、バリア導体膜ＢＲ３に相当するものを設けなかった第２検討例の場合には、高温放置試験のような高温環境下に置かれると、アルミニウム膜ＡＭ１０１からパラジウム膜ＭＥ１０１側へのＡｌの拡散を防止できないため、拡散したＡｌが銅ワイヤＷＡ１０１を構成するＣｕと反応してしまうのである。
ＡｌとＣｕとＰｄとの反応物（化合物）は、Ｐｄを含んでいる分、Ｃｕ９Ａｌ４よりは腐食しにくいが、それでも、耐腐食性は低く、高温環境下では、Ｃｕ領域（銅ワイヤ）とＣｕ−Ｐｄ−Ａｌ化合物層との間で、Ｓ（硫黄）または硫化物による腐食が進行してしまう。
つまり、本実施の形態とは異なりバリア導体膜ＢＲ３に相当するものを設けなかった第２検討例の場合には、高温放置試験（２４０℃）を行うと、図２７の（ｂ）に示されるように、パッドＰＤ１０１を構成するアルミニウム膜ＡＭ１０１と銅ワイヤＷＡ１０１との間に、ＡｌとＣｕとを含む反応層（化合物層）が生成されてしまう。この反応層はＳ（硫黄）または硫化物に対する耐腐食性が低いため、銅ワイヤＷＡ１０１の接続の信頼性が低下し、ひいては、半導体パッケージの信頼性が低下してしまう。
それに対して、本実施の形態では、パッドＰＤを構成するＡｌ含有導電膜ＡＭ１と銅ワイヤ（ワイヤＷＡ）との間には、金属膜ＭＥ１だけでなくバリア導体膜ＢＲ３も介在しており、このバリア導体膜ＢＲ３は、金属膜ＭＥ１の直下に存在し、従ってパッドＰＤを構成するＡｌ含有導電膜ＡＭ１と金属膜ＭＥ１との間に介在している。高温放置試験（２４０℃）の際には、このバリア導体膜ＢＲ３が、Ａｌ含有導電膜ＡＭ１を構成するＡｌがワイヤＷＡを構成するＣｕと反応するのを防止するように機能することができる。
また、本実施の形態とは異なり、金属膜ＭＥ１を設けずに、Ａｌ含有導電膜ＡＭ１上に形成されたバリア導体膜ＢＲ３に直接的にワイヤＷＡを接続した場合を仮定する。この場合、バリア導体膜ＢＲ３とワイヤＷＡとの接合強度が確保できない虞がある。これは、ワイヤＷＡを接続しやすくかつワイヤＷＡの接合強度を確保しやすい材料は、Ａｌの拡散防止膜の材料としては相応しくないためである。例えば、チタン膜に銅ワイヤを接続する場合を仮定する。チタン膜が酸化しやすいことに起因してチタン膜の表面に酸化膜が形成されていると、そのチタン膜に銅ワイヤを接続しにくくなり、接合強度が低下してしまう。また、チタン膜は硬いため、銅ワイヤを接続しにくく、接合強度を確保しにくい。また、チタン膜は銅ワイヤと反応し難いため、この点でも接合強度を確保しにくい。
それに対して、本実施の形態では、ワイヤボンディングの際にワイヤＷＡが接するのは金属膜ＭＥ１であり、ワイヤＷＡは金属膜ＭＥ１に接続（接合）される。金属膜ＭＥ１は、ワイヤＷＡを接続しやすくかつワイヤＷＡの接合強度を確保しやすい材料を用いている。このため、ワイヤＷＡを接続しやすく、かつ、ワイヤＷＡの接合強度を確保しやすくなる。
つまり、本実施の形態では、Ａｌを主成分とするＡｌ含有導電膜ＡＭ１に直接的にワイヤＷＡを接続するのではなく、Ａｌ含有導電膜ＡＭ１上に、バリア導体膜ＢＲ３とバリア導体膜ＢＲ３上の金属膜ＭＥ１とを有する積層膜であって、最上層が金属膜ＭＥ１である積層膜を形成して、金属膜ＭＥ１にワイヤＷＡを接続している。そして、金属膜ＭＥ１としては、ワイヤＷＡを接続しやすくかつワイヤＷＡの接合強度を確保しやすいような材料膜を用いるとともに、高温放置試験のような高温環境下に置かれた場合でも、ワイヤＷＡを構成するＣｕと反応して耐腐食性の低い（すなわち腐食しやすい）反応物が生成されないような材料膜を用いる。また、バリア導体膜ＢＲ３としては、高温放置試験のような高温環境下に置かれた場合でも、Ａｌ含有導電膜ＡＭ１を構成するＡｌが金属膜ＭＥ１側へ拡散するのを防止し、Ａｌ含有導電膜ＡＭ１を構成するＡｌがワイヤＷＡを構成するＣｕと反応するのを防止できるような材料膜を用いる。
このため、金属膜ＭＥ１は、パラジウム（Ｐｄ）、金（Ａｕ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、白金（Ｐｔ）、イリジウム（Ｉｒ）からなるグループ（群）から選択された１種以上の金属からなり、一層の金属膜からなる単層膜または複数の金属膜からなる積層膜とすることができる。金属膜ＭＥ１が積層膜の場合は、積層膜を構成する複数の金属膜のそれぞれが、パラジウム（Ｐｄ）、金（Ａｕ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、白金（Ｐｔ）、イリジウム（Ｉｒ）からなるグループ（群）から選択された１種以上の金属からなる。金属膜ＭＥ１は、パラジウム（Ｐｄ）膜の単体膜（単層膜）であれば、最も好ましい。
また、バリア導体膜ＢＲ３は、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、タングステン（Ｗ）膜、窒化タングステン（ＷＮ）膜、チタンタングステン（ＴｉＷ）膜およびタンタルタングステン（ＴａＷ）膜から選択された１層以上からなる単層膜または積層膜である。バリア導体膜ＢＲ３がチタン（Ｔｉ）膜を含み、該チタン（Ｔｉ）膜上に金属膜ＭＥ１が形成されていることが好ましく、バリア導体膜ＢＲ３がチタン（Ｔｉ）膜であれば、最も好ましい。
図２８は、２００℃の高温放置試験による信頼性試験の結果を示すグラフである。図２８のグラフの横軸は、経過時間に対応し、図２８のグラフの縦軸は、銅ワイヤの接続不良に起因した故障発生の累積確率に対応している。図２８のグラフには、第１検討例（図２２の構造）、第２検討例（図２６の構造）および本実施の形態（図９の構造）のそれぞれについて、信頼性試験を行った結果を示してある。なお、図２８において、本実施の形態（図９の構造）の場合、金属膜ＭＥ１にパラジウム膜を用い、バリア導体膜ＢＲ３にチタン膜を用いている。なお、加速試験とするため、Ｃｌイオン（または塩化物）やＳＯ４イオン（または硫化物）を多量に含む封止樹脂を用いた半導体パッケージを作製して、信頼性試験を行っている。
図２８のグラフからもわかるように、信頼性試験の結果は、本実施の形態が最も良好である。すなわち、第１検討例が、銅ワイヤの接続不良に起因した故障が最も発生しやすく、第２検討例は、第１検討例よりは、銅ワイヤの接続不良に起因した故障が発生しにくいが、本実施の形態よりも銅ワイヤの接続不良に起因した故障が発生しやすく、本実施の形態が、銅ワイヤの接続不良に起因した故障が最も発生しにくい。第１検討例と第２検討例で、信頼性試験の結果、寿命が短かったのは、上述したように、銅ワイヤの接合領域において、第１検討例では腐食しやすいＣｕ９Ａｌ４層が発生し、第２検討例では、Ｃｕ９Ａｌ４よりは腐食しにくいがそれでも耐腐食性が低い（Ｃｕ，Ｐｄ）９Ａｌ４層が発生し、それらの層が腐食されることが原因で故障が発生してしまったためと考えられる。本実施の形態では、そのような耐腐食性が低い化合物層は生成されないため、信頼性試験の結果、寿命が長かったものと考えられる。
このように、本実施の形態では、高温放置試験による信頼性試験において、ワイヤの接続不良に起因した故障の発生を抑制することができる（すなわち寿命を長くすることができる）。従って、本実施の形態では、半導体装置の信頼性を向上させることができる。
また、バリア導体膜ＢＲ３は、Ａｌ含有導電膜ＡＭ１を構成するＡｌが金属膜ＭＥ１側に拡散するのを防止する機能を有しているが、この機能を考慮すると、バリア導体膜ＢＲ３の厚さは、５ｎｍ以上が好ましい。また、バリア導体膜ＢＲ３の厚さが大きすぎると、成膜時間が長くなり、半導体装置のスループットを低下させてしまうため、バリア導体膜ＢＲ３の厚さは、２００ｎｍ以下であれば、より好ましい。また、バリア導体膜ＢＲ３は金属膜ＭＥ１よりも硬いため、バリア導体膜ＢＲ３が厚すぎると、ワイヤボンディング時（ワイヤＷＡ接続時）に、クラックが生じる虞があるため、この観点で、バリア導体膜ＢＲ３の厚さは、８０ｎｍ以下であれば、更に好ましい。従って、バリア導体膜ＢＲ３の厚さは、５〜２００ｎｍの範囲内が好適であり、５〜８０ｎｍの範囲内が最も好適である。なお、ここで言及したバリア導体膜ＢＲ３の厚さは、ワイヤボンディングを行う前（ワイヤＷＡを接続する前）の段階におけるバリア導体膜ＢＲ３の厚さである。しかしながら、ワイヤボンディングの前後で、バリア導体膜ＢＲ３の厚さはほとんど変わらないため、ここで言及したバリア導体膜ＢＲ３の厚さは、ワイヤボンディングを行った後の段階、従って半導体装置ＰＫＧにおいても、適用することができる。また、ここで説明したバリア導体膜ＢＲ３の好適な厚みの値（範囲）に関しては、後述の実施の形態２，３では、バリア導体膜ＢＲ２の厚みに適用することができる。これは、後述の実施の形態２，３では、バリア導体膜ＢＲ３を設けずに、バリア導体膜ＢＲ２がバリア導体膜ＢＲ３の機能を担っているためである。
また、ワイヤボンディングを行った後に、ワイヤＷＡの下に金属膜ＭＥ１が存在している方が、ワイヤＷＡの接続強度を確保する上で好ましい。しかしながら、金属膜ＭＥ１の厚さが小さすぎると、ワイヤボンディング時にワイヤＷＡが金属膜ＭＥ１を突き破って、ワイヤＷＡとバリア導体膜ＢＲ３との間に金属膜ＭＥ１が介在しなくなる虞がある。このため、金属膜ＭＥ１の厚さは、１０ｎｍ以上が好ましく、これにより、ワイヤボンディングを行った後に、ワイヤＷＡの下に金属膜ＭＥ１を的確に存在させることができるため、ワイヤＷＡの接続強度を確保しやすくなる。また、金属膜ＭＥ１の厚さが大きすぎると、金属膜ＭＥ１の応力の影響が大きくなってバリア導体膜ＢＲ３と金属膜ＭＥ１とを含むパッドＰＤの強度が低下する虞があり、また、金属膜ＭＥ１の成膜時間も長くなってしまう。このため、金属膜ＭＥ１の厚さは、２００ｎｍ以下が好ましい。従って、金属膜ＭＥ１の厚さは、１０〜２００ｎｍの範囲内が好適である。なお、ここで言及した金属膜ＭＥ１の厚さは、ワイヤボンディングを行う前（ワイヤＷＡを接続する前）の段階における金属膜ＭＥ１の厚さである。ワイヤＷＡが接続される領域以外の領域における金属膜ＭＥ１の厚さは、ワイヤボンディングの前後でほとんど変わらないため、ここで言及した金属膜ＭＥ１の厚さは、ワイヤボンディングを行った後の段階、従って半導体装置ＰＫＧにおいては、ワイヤＷＡが接続された領域以外の領域における金属膜ＭＥ１の厚さに対して、適用することができる。
また、Ａｌ含有導電膜ＡＭ１の厚みは、例えば０．７〜１．５μｍ程度であるが、製品に応じて種々選択可能である。
また、半導体装置（半導体チップ）ＣＰを用いて製造された半導体装置ＰＫＧ（ＰＫＧ１，ＰＫＧ２）においては、ワイヤＷＡ（銅ワイヤ）と金属膜ＭＥ１との接合界面に、ワイヤＷＡと金属膜ＭＥ１との反応層が形成されている場合もあり得る。この反応層は、ワイヤＷＡを構成するＣｕと金属膜ＭＥ１を構成する金属元素とを含む金属間化合物（または固溶体）であり、上記図２４の（ａ）において、Ｃｕ層（ワイヤＷＡ）とＰｄ層（金属膜ＭＥ１）との間の界面に形成されているＣｕＰｄ層に対応している。ワイヤボンディングを行った時に、ワイヤＷＡ（銅ワイヤ）と金属膜ＭＥ１との接合界面に、ワイヤＷＡと金属膜ＭＥ１との反応層が形成されることにより、ワイヤＷＡの接合強度を高めることができる。
また、金属膜ＭＥ１は、スパッタリング法により形成することが好ましい。その理由は、以下のようなものである。
金属膜ＭＥ１は、メッキ法により形成することも可能である。しかしながら、金属膜ＭＥ１をメッキ法により形成した場合には、メッキ液を用いて成膜することに起因して、金属膜ＭＥ１中に有機成分が混入する虞があり、また、金属膜ＭＥ１の表面に汚染物が付着する虞がある。金属膜ＭＥ１の表面（上面）が、ワイヤＷＡを接着（接合）する接着面（接合面）を形成するため、金属膜ＭＥ１中に有機成分が混入していたり、金属膜ＭＥ１の表面に汚染物が付着していた場合には、金属膜ＭＥ１に対するワイヤＷＡの接合強度が低くなる可能性がある。また、金属膜ＭＥ１をメッキ法で形成した場合には、金属膜ＭＥ１をスパッタリング法により形成した場合に比べて、形成した金属膜ＭＥ１が硬くなるが、金属膜ＭＥ１が硬いと、金属膜ＭＥ１に対するワイヤＷＡの接合強度が低くなる可能性がある。
それに対して、金属膜ＭＥ１をスパッタリング法により形成した場合には、金属膜ＭＥ１中に有機成分のような不純物が混入しにくく、また、金属膜ＭＥ１の表面に汚染物が付着しにくい。また、金属膜ＭＥ１をメッキ法で形成した場合に比べて、金属膜ＭＥ１をスパッタリング法により形成した場合の方が、形成された金属膜ＭＥ１が柔らかくなる。また、金属膜ＭＥ１をメッキ法で形成した場合に比べて、金属膜ＭＥ１をスパッタリング法により形成した場合の方が、形成された金属膜ＭＥ１が緻密になる。このため、金属膜ＭＥ１をスパッタリング法により形成することで、金属膜ＭＥ１に対するワイヤＷＡの接合強度を向上させることができる。従って、ワイヤＷＡの接続の信頼性を向上させることができ、ひいては、半導体パッケージの信頼性を向上させることができる。また、メッキ法よりもスパッタリング法の方が、薄い膜を形成しやすい。このため、金属膜ＭＥ１をメッキ法で形成した場合に比べて、金属膜ＭＥ１をスパッタリング法により形成した場合の方が、金属膜ＭＥ１を形成しやすくなる。
また、金属膜ＭＥ１だけでなく、バリア導体膜ＢＲ３もスパッタリング法により形成すれば、更に好ましい。金属膜ＭＥ１の成膜工程だけでなく、バリア導体膜ＢＲ３の成膜工程もスパッタリング法により行うことにより、バリア導体膜ＢＲ３の成膜工程と金属膜ＭＥ１の成膜工程とを効率的に行うことができるようになる。例えば、同じスパッタリング装置を用いて、連続的に、バリア導体膜ＢＲ３の成膜工程と金属膜ＭＥ１の成膜工程とを行うことができるようになる。
＜第１変形例について＞
図２９は、本実施の形態の第１変形例の半導体装置ＣＰの要部断面図であり、上記図６に対応するものである。図３０は、上記図２９に示されるパッドＰＤにワイヤＷＡが電気的に接続された状態を示す断面図であり、上記図９に対応するものである。
図２９および図３０に示される第１変形例の半導体装置ＣＰが、上記図６および図９の半導体装置ＣＰと相違しているのは、第１変形例の場合は、バリア導体膜ＢＲ２がＡｌ含有導電膜ＡＭ１の上面全体上に形成されていることと、開口部ＯＰの底部において、バリア導体膜ＢＲ３は、Ａｌ含有導電膜ＡＭ１上ではなく、Ａｌ含有導電膜ＡＭ１上のバリア導体膜ＢＲ２上に形成されていることである。それ以外は、図２９および図３０に示される第１変形例の半導体装置ＣＰは、上記図６および図９の半導体装置と基本的には同じである。
図２９に示される第１変形例の半導体装置ＣＰの製造工程が、上記図６の半導体装置ＣＰの製造工程と相違しているのは、以下の点である。なお、図３１は、第１変形例の半導体装置の製造工程中の要部断面図であり、上記図１７と同じ工程段階に対応している。
第１変形例では、上記ステップＳ２４（開口部ＯＰ形成工程）においては、上記フォトレジストパターンＲＰ２をエッチングマスクとして用いて絶縁膜ＰＡをエッチングすることにより、絶縁膜ＰＡに開口部ＯＰを形成して開口部ＯＰからパッドＰＤのバリア導体膜ＢＲ２を露出させるが、開口部ＯＰからパッドＰＤのバリア導体膜ＢＲ２が露出した段階で、エッチングを終了する。すなわち、開口部ＯＰからバリア導体膜ＢＲ２が露出した後で、かつ、開口部ＯＰからＡｌ含有導電膜ＡＭ１が露出する前に、エッチングを終了する。このため、第１変形例では、図３１に示されるように、ステップＳ２４で開口部ＯＰを形成しても、開口部ＯＰの底部において、Ａｌ含有導電膜ＡＭ１上にバリア導体膜ＢＲ２が残存しており、Ａｌ含有導電膜ＡＭ１は露出されない。上記ステップＳ２５でバリア導体膜ＢＲ３を形成する際には、バリア導体膜ＢＲ３は、開口部ＯＰの側壁上と開口部ＯＰから露出されるパッドＰＤ上（ここではバリア導体膜ＢＲ２上）とを含む絶縁膜ＰＡ上に、形成されることになる。他の製造工程は、上記図１０〜図２０を参照して説明したのと同様であるので、ここではその繰り返しの説明は省略する。
第１変形例の半導体装置では、上記ステップＳ２４で絶縁膜ＰＡに開口部ＯＰを形成する際に、バリア導体膜ＢＲ２のエッチングを行わなくて済むため、半導体装置の製造工程数を低減でき、半導体装置の製造時間を短縮することができる。また、半導体装置のスループットを向上することができる。
また、バリア導体膜ＢＲ２は、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、タングステン（Ｗ）膜、窒化タングステン（ＷＮ）膜、チタンタングステン（ＴｉＷ）膜、タンタルタングステン（ＴａＷ）膜から選択された１層以上からなる単層膜または積層膜からなることが好ましい。但し、反射防止膜としての機能を考慮すると、バリア導体膜ＢＲ２としては、窒化チタン（ＴｉＮ）膜が最も好ましい。そして、バリア導体膜ＢＲ３としてチタン（Ｔｉ）膜を用いることが好ましい。
＜第２変形例について＞
図３２は、本実施の形態の第２変形例の半導体装置ＣＰの要部断面図であり、上記図６や上記図２９に対応するものである。図３３は、上記図３２に示されるパッドＰＤにワイヤＷＡが電気的に接続された状態を示す断面図であり、上記図９や図３０に対応するものである。
図３２および図３３に示される第２変形例の半導体装置ＣＰが、上記図２９および図３０の第１変形例の半導体装置ＣＰと相違しているのは、図３２および図３３の第２変形例の場合は、絶縁膜ＰＡの開口部ＯＰの側壁上と絶縁膜ＰＡの上面上とには、バリア導体膜ＢＲ３および金属膜ＭＥ１が形成されていないことである。このため、図３２および図３３に示される第２変形例の半導体装置ＣＰでは、バリア導体膜ＢＲ３とバリア導体膜ＢＲ３上の金属膜ＭＥ１との積層膜は、開口部ＯＰの底部で露出されるパッドＰＤ上に局所的に形成されている。それ以外は、図３２および図３３に示される第２変形例の半導体装置ＣＰは、上記図２９および図３０の第１変形例の半導体装置ＣＰと基本的には同じである。
図３２に示される第２変形例の半導体装置ＣＰの製造工程が、上記図２９の第１変形例の半導体装置ＣＰの製造工程と相違しているのは、以下の点である。なお、図３４は、第２変形例の半導体装置の製造工程中の要部断面図であり、上記図１９と同じ工程段階に対応している。
すなわち、第２変形例では、上記ステップＳ２６（積層膜ＬＭ１ａのパターニング工程）において、フォトリソグラフィ技術を用いてフォトレジストパターンＲＰ３を形成するが、図３４に示されるように、フォトレジストパターンＲＰ３の平面形状および平面寸法（平面積）を、開口部ＯＰの平面形状および平面寸法（平面積）よりも小さくする。すなわち、フォトレジストパターンＲＰ３が、平面視で開口部ＯＰに内包されるようにする。これにより、フォトレジストパターンＲＰ３をエッチングマスクとして用いて積層膜ＬＭ１をエッチングすると、絶縁膜ＰＡの開口部ＯＰの側壁上と絶縁膜ＰＡの上面上からは積層膜ＬＭ１が除去され、開口部ＯＰの底部で露出されるパッドＰＤ上に積層膜ＬＭ１が残存することになる。他の製造工程は、第１変形例の半導体装置の製造工程と同様であるので、ここではその繰り返しの説明は省略する。
また、第２変形例を、上記図６の半導体装置ＣＰに適用することもできる。その場合、上記図６の半導体装置において、絶縁膜ＰＡの開口部ＯＰの側壁上と絶縁膜ＰＡの上面上とには、バリア導体膜ＢＲ３および金属膜ＭＥ１が形成されておらず、バリア導体膜ＢＲ３とバリア導体膜ＢＲ３上の金属膜ＭＥ１との積層膜は、開口部ＯＰの底部で露出されるパッドＰＤ上に局所的に形成されることになる。
第２変形例では、絶縁膜ＰＡの開口部ＯＰの側壁上に、バリア導体膜ＢＲ３および金属膜ＭＥ１が形成されていないため、ワイヤボンディングの際に、開口部ＯＰの側壁上のバリア導体膜ＢＲ３および金属膜ＭＥ１が邪魔になることがなく、ワイヤボンディングを行いやすくなる。すなわち、パッドＰＤにおけるワイヤボンディング可能領域を規定するのは開口部ＯＰであるが、開口部ＯＰの側壁上にバリア導体膜ＢＲ３および金属膜ＭＥ１が形成されていると、その膜厚の分だけ、開口部ＯＰの実効面積が小さくなってしまう。このため、第２変形例を適用して、絶縁膜ＰＡの開口部ＯＰの側壁上にバリア導体膜ＢＲ３および金属膜ＭＥ１が形成されないようにすれば、絶縁膜ＰＡの開口部ＯＰの側壁上にバリア導体膜ＢＲ３および金属膜ＭＥ１が形成されている場合に比べて、開口部ＯＰの実効面積を大きくすることができ、パッドＰＤにおけるワイヤボンディング可能領域の面積を大きくすることができる。これにより、開口部ＯＰの面積を変えない場合は、ワイヤボンディング工程を行いやすくなる。また、絶縁膜ＰＡの開口部ＯＰの側壁上にバリア導体膜ＢＲ３および金属膜ＭＥ１が形成されていない分、開口部ＯＰの面積の縮小が可能になるため、半導体装置の小型化（小面積化）に有利であり、また、パッド数の増大やパッドのピッチの縮小に対応しやすくなる。
＜第３変形例について＞
図３５〜図３８は、第３変形例の半導体装置の製造工程中の要部断面図である。
第３変形例は、上記ステップＳ２５とステップＳ２６が、上記図１０〜図２０の製造工程と相違している。なお、第３変形例の製造工程は、上記第１変形例の製造工程や上記第２変形例の製造工程に適用することもできる。
第３変形例では、上記図１０〜図１７の製造工程に従って上記ステップＳ２４（開口部ＯＰ形成工程）までを行って、上記図１７の構造を得る。なお、上記図１７においては、上述のように、開口部ＯＰの底部でバリア導体膜ＢＲ２が除去されているため、開口部ＯＰの底部でＡｌ含有導電膜ＡＭ１が露出されている。他の形態として、第３変形例において、上記変形例１のように開口部ＯＰの底部でバリア導体膜ＢＲ２を除去せずに残存させることも可能であり、その場合は、上記図１７ではなく上記図３１のように、開口部ＯＰの底部でバリア導体膜ＢＲ２が残存することになる。
次に、上記ステップＳ２５を行って、開口部ＯＰの側壁上と開口部ＯＰから露出されるパッドＰＤ上とを含む絶縁膜ＰＡ上に、バリア導体膜ＢＲ３と金属膜ＭＥ１とを順に形成し、この点は上記図１８の工程と同様であるが、第３変形例では、図３５に示されるように、金属膜ＭＥ１上に、更にバリア導体膜ＢＲ４を形成する点が、上記図１０〜図２０の製造工程と相違している。
すなわち、第３変形例では、上記ステップＳ２５において、バリア導体膜ＢＲ３とバリア導体膜ＢＲ３上の金属膜ＭＥ１だけでなく、金属膜ＭＥ１上のバリア導体膜ＢＲ４も形成する。バリア導体膜ＢＲ３と金属膜ＭＥ１とバリア導体膜ＢＲ４とは、それぞれスパッタリング法を用いて形成することが好ましい。第３変形例では、ステップＳ２５を行うと、図３５に示されるように、バリア導体膜ＢＲ３とバリア導体膜ＢＲ３上の金属膜ＭＥ１と金属膜ＭＥ１上のバリア導体膜ＢＲ４との積層膜ＬＭ１ｂが、開口部ＯＰの側壁上と開口部ＯＰから露出されるパッドＰＤ上とを含む絶縁膜ＰＡの上面全体上に形成されることになる。
バリア導体膜ＢＲ４は、後でエッチングマスク（ハードマスク）として用いるための膜である。バリア導体膜ＢＲ４は、バリア導体膜ＢＲ３と同じ材料からなることが好ましい。例えば、バリア導体膜ＢＲ３がチタン（Ｔｉ）膜の場合は、バリア導体膜ＢＲ４もチタン（Ｔｉ）膜であることが好ましい。
次に行う上記ステップＳ２５については、第３変形例は、上記図１０〜図２０の製造工程と相違しており、次の様に行う。
まず、積層膜ＬＭ１ｂ上（より特定的には積層膜ＬＭ１ｂを構成するバリア導体膜ＢＲ４上）に、フォトリソグラフィ技術を用いてフォトレジストパターンＲＰ３を形成する。図３５にはこの段階が示されている。それから、フォトレジストパターンＲＰ３をエッチングマスクとして用いて、積層膜ＬＭ１ｂを構成するバリア導体膜ＢＲ４をエッチングする。これにより、フォトレジストパターンＲＰ３で覆われずに露出されている部分のバリア導体膜ＢＲ４がエッチングされて除去されるとともに、フォトレジストパターンＲＰ３で覆われている部分のバリア導体膜ＢＲ４はエッチングされずに残存する。すなわち、バリア導体膜ＢＲ４は、フォトレジストパターンＲＰ３とほぼ同じ平面形状および平面寸法にパターニングされる。フォトレジストパターンＲＰ３で覆われずに露出されている領域では、バリア導体膜ＢＲ４が除去されたことで金属膜ＭＥ１が露出される。このエッチング工程は、バリア導体膜ＢＲ４に比べて金属膜ＭＥ１がエッチングされにくいエッチング条件で行うため、フォトレジストパターンＲＰ３で覆われずに露出されている領域において、金属膜ＭＥ１を残存させることができる。
次に、フォトレジストパターンＲＰ３をアッシングなどにより除去する。図３６にはこの段階が示されている。フォトレジストパターンＲＰ３を除去した領域には、フォトレジストパターンＲＰ３とほぼ同じ平面形状および平面寸法を有するバリア導体膜ＢＲ４が残存する。
次に、図３７に示されるように、バリア導体膜ＢＲ４をエッチングマスク（ハードマスク）として用いて、金属膜ＭＥ１をエッチングする。これにより、バリア導体膜ＢＲ４で覆われずに露出されている部分の金属膜ＭＥ１がエッチングされて除去されるとともに、バリア導体膜ＢＲ４で覆われている部分の金属膜ＭＥ１はエッチングされずに残存する。すなわち、金属膜ＭＥ１は、バリア導体膜ＢＲ４と（従ってフォトレジストパターンＲＰ３と）ほぼ同じ平面形状および平面寸法にパターニングされる。バリア導体膜ＢＲ４で覆われずに露出されている領域では、金属膜ＭＥ１が除去されたことでバリア導体膜ＢＲ３が露出される。バリア導体膜ＢＲ４をエッチングマスクとして用いて金属膜ＭＥ１をエッチングする際には、ウェットエッチングを用いることがより好ましい。このエッチング工程は、金属膜ＭＥ１に比べてバリア導体膜ＢＲ３，ＢＲ４がエッチングされにくいエッチング条件で行う。
次に、図３８に示されるように、バリア導体膜ＢＲ４と、金属膜ＭＥ１で覆われていない部分のバリア導体膜ＢＲ３とを、エッチングにより除去する。この際、バリア導体膜ＢＲ４とバリア導体膜ＢＲ３とを同じ材料により形成していれば、同じエッチング工程で、バリア導体膜ＢＲ４とバリア導体膜ＢＲ３とエッチングして除去することができる。このエッチング工程は、バリア導体膜ＢＲ３，ＢＲ４に比べて金属膜ＭＥ１がエッチングされにくいエッチング条件で行う。このため、バリア導体膜ＢＲ４がエッチングされて除去されることで、金属膜ＭＥ１が露出するが、金属膜ＭＥ１は除去されずに残存し、また、金属膜ＭＥ１で覆われていない部分のバリア導体膜ＢＲ３はエッチングされて除去されるが、金属膜ＭＥ１で覆われた部分のバリア導体膜ＢＲ３は除去されずに残存する。すなわち、バリア導体膜ＢＲ３は、金属膜ＭＥ１と（従ってフォトレジストパターンＲＰ３と）ほぼ同じ平面形状および平面寸法にパターニングされる。
また、バリア導体膜ＢＲ４をバリア導体膜ＢＲ３と異なる材料により形成していた場合は、まず、金属膜ＭＥ１とバリア導体膜ＢＲ４との積層膜で覆われていない部分のバリア導体膜ＢＲ３をエッチングにより除去した後で、バリア導体膜ＢＲ４を選択的に除去することもできる。
このようにして、金属膜ＭＥ１と金属膜ＭＥ１の下のバリア導体膜ＢＲ３との積層膜ＬＭ１、すなわち、バリア導体膜ＢＲ３とバリア導体膜ＢＲ３上の金属膜ＭＥ１との積層膜ＬＭ１が形成される。
その後、必要に応じて上記半導体基板ＳＢの裏面側を研削または研磨して半導体基板ＳＢの厚みを薄くしてから、半導体基板ＳＢを半導体基板ＳＢ上の積層構造体とともに、ダイシングすることにより、半導体装置ＣＰを製造することができる。
第３変形例では、図３６および図３７からも分かるように、金属膜ＭＥ１をエッチングしてパターニングする際に、金属膜ＭＥ１上にフォトレジストパターンが形成されていない状態で、金属膜ＭＥ１のエッチングを行う。これにより、次のような利点を得ることができる。
すなわち、金属膜ＭＥ１上にフォトレジストパターンＲＰ３が形成されている状態で、金属膜ＭＥ１のエッチング工程とバリア導体膜ＢＲ３のエッチング工程を行うと、金属膜ＭＥ１の表面がフォトレジストパターンＲＰ３に起因した有機物で汚染されてしまう懸念がある。第３変形例では、金属膜ＭＥ１上にフォトレジストパターンが形成されていない状態で金属膜ＭＥ１のエッチング工程とバリア導体膜ＢＲ３のエッチング工程を行うことにより、金属膜ＭＥ１の表面がフォトレジストパターンに起因した有機物で汚染されてしまう懸念を回避することができる。このため、ワイヤボンディング工程を行いやすくなる。また、工程管理が行いやすくなる。
また、金属膜ＭＥ１のエッチング工程をウェットエッチングによって行えば、金属膜ＭＥ１を除去しやすいため、より好ましい。しかしながら、フォトレジストパターンＲＰ３が形成されている状態でウェットエッチングを行うと、使用するエッチング液中の有機添加剤によってフォトレジストパターンＲＰ３が膨潤・溶解する可能性がある。これは、金属膜ＭＥ１がパラジウム膜の場合に使用するエッチング液で、特に顕著である。フォトレジストパターンＲＰ３が膨潤・溶解してしまうと、積層膜ＬＭ１の加工形状が崩れるため、微細パターンの積層膜ＬＭ１を形成しにくくなる。これを防ごうとすると、エッチング液の選択の幅が狭くなり、また、金属膜ＭＥ１のエッチング工程の管理が難しくなる。
それに対して、第３変形例では、金属膜ＭＥ１のエッチング工程と、バリア導体膜ＢＲ３のエッチング工程は、フォトレジストパターンを形成していない状態で行う。フォトレジストパターンが形成されていない状態で金属膜ＭＥ１のエッチング工程を行うので、金属膜ＭＥ１のエッチング工程にウェットエッチングを用いたとしても、使用するエッチング液によってフォトレジストパターンが膨潤・溶解するのを防止することができる。このため、金属膜ＭＥ１のエッチングにウェットエッチングを適用しやすくなるとともに、積層膜ＬＭ１を所望の形状により的確に形成することができるようになり、微細パターンの積層膜ＬＭ１も形成しやすくなる。また、金属膜ＭＥ１のエッチング工程で使用するエッチング液の選択の幅が広くなり、また、金属膜ＭＥ１のエッチング工程の工程管理が容易になる。
＜第４変形例について＞
図３９は、本実施の形態の第４変形例の半導体装置ＣＰの要部断面図であり、上記図６、上記図２９および図３２に対応するものである。
図３９に示される第４変形例の半導体装置ＣＰでは、絶縁膜ＰＡとして、絶縁膜ＰＡ１と絶縁膜ＰＡ２との積層膜を用いている。下層側が絶縁膜ＰＡ１で、上層側が絶縁膜ＰＡ２であり、絶縁膜ＰＡ１としては、例えば酸化シリコン膜を用いることができ、絶縁膜ＰＡ２としては、例えば窒化シリコン膜を用いることができる。
図３９に示される第４変形例の半導体装置ＣＰの製造工程は、次のようなものである。
すなわち、上記ステップＳ２２で積層膜ＳＭをパターニングして上記図１４のようにパッドＰＤを形成した後、層間絶縁膜ＩＬ６上にパッドＰＤを覆うように絶縁膜ＰＡ１を形成してから、パッドＰＤの一部を露出する開口部ＯＰ１を絶縁膜ＰＡ１に形成する。この際、開口部ＯＰ１の底部でバリア導体膜ＢＲ２を除去して、パッドＰＤを構成するＡｌ含有導電膜ＡＭ１を開口部ＯＰ１から露出させる。それから、開口部ＯＰ１内を含む絶縁膜ＰＡ１上に絶縁膜ＰＡ２を形成してから、絶縁膜ＰＡ２に開口部ＯＰを形成する。開口部ＯＰは、平面視で開口部ＯＰ１に内包されており、開口部ＯＰの平面寸法（平面積）は開口部ＯＰ１の平面寸法（平面積）よりも小さい。その後、上記ステップＳ２５およびステップＳ２６を行うことで、バリア導体膜ＢＲ３と金属膜ＭＥ１との積層膜ＬＭ１を形成する。
このようにして製造された図３９に示される第４変形例の半導体装置ＣＰにおいては、パッドＰＤのうち、絶縁膜ＰＡ１で覆われている部分は、Ａｌ含有導電膜ＡＭ１上にバリア導体膜ＢＲ２が残存しており、Ａｌ含有導電膜ＡＭ１の上面と絶縁膜ＰＡ１との間には、バリア導体膜ＢＲ２が介在している。一方、パッドＰＤのうち、絶縁膜ＰＡ２で覆われるが絶縁膜ＰＡ１では覆われない部分では、Ａｌ含有導電膜ＡＭ１上からバリア導体膜ＢＲ２は除去されており、Ａｌ含有導電膜ＡＭ１の上面と絶縁膜ＰＡ２との間には、バリア導体膜ＢＲ２は介在していない。図３９に示される第４変形例の半導体装置ＣＰの他の構成は、上記図６の半導体装置ＣＰと基本的には同じであるので、ここではその説明は省略する。
なお、本実施の形態の第１変形例、第２変形例および第３変形例や、後述の実施の形態２および実施の形態３においても、第４変形例のような絶縁膜ＰＡを適用することができる。
（実施の形態２）
図４０は、本実施の形態２の半導体装置ＣＰの要部断面図であり、上記実施の形態１の上記図６などに対応するものである。図４１は、上記図４０に示されるパッドＰＤにワイヤＷＡが電気的に接続された状態を示す断面図であり、上記実施の形態１の上記図９などに対応するものである。
上記実施の形態１では、バリア導体膜ＢＲ２とバリア導体膜ＢＲ３とを別々に形成していたが、本実施の形態２では、バリア導体膜ＢＲ２とバリア導体膜ＢＲ３とを共通化している。以下、上記実施の形態１との相違点を中心に本実施の形態２について説明し、上記実施の形態１（上記第１〜第４変形例も含む）と同様の箇所については、その繰り返しの説明は省略する。
本実施の形態２においては、図４０および図４１に示されるように、パッドＰＤは、バリア導体膜ＢＲ１と、バリア導体膜ＢＲ１上のＡｌ含有導電膜ＡＭ１と、Ａｌ含有導電膜ＡＭ１上のバリア導体膜ＢＲ２とを有する積層膜により形成されている。なお、本実施の形態２においては、パッドＰＤにおいて、Ａｌ含有導電膜ＡＭ１の上面全体上にバリア導体膜ＢＲ２が形成されている。従って、本実施の形態２では、絶縁膜ＰＡで覆われている部分のパッドＰＤも、絶縁膜ＰＡで覆われずに絶縁膜ＰＡの開口部ＯＰから露出されている部分のパッドＰＤも、バリア導体膜ＢＲ１とその上のＡｌ含有導電膜ＡＭ１とその上のバリア導体膜ＢＲ２との積層膜により形成されている。すなわち、パッドＰＤ全体が、バリア導体膜ＢＲ１とその上のＡｌ含有導電膜ＡＭ１とその上のバリア導体膜ＢＲ２との積層膜により形成されている。
そして、本実施の形態２では、金属膜ＭＥ１は形成されているが、上記バリア導体膜ＢＲ３は形成されていない。すなわち、本実施の形態２では、平面視で開口部ＯＰと重なる部分のパッド上（ここではバリア導体膜ＢＲ２上）に金属膜ＭＥ１が形成されている。つまり、平面視で開口部ＯＰと重なる部分（すなわち開口部ＯＰから露出される部分）のバリア導体膜ＢＲ２上に、金属膜ＭＥ１が直接的に形成されており、金属膜ＭＥ１の下面がバリア導体膜ＢＲ２の上面に接している。
本実施の形態２で、上記バリア導体膜ＢＲ３を形成しなかったのは、上記バリア導体膜ＢＲ３の機能を、バリア導体膜ＢＲ２に担わせているためである。このため、本実施の形態２では、バリア導体膜ＢＲ２として、上記実施の形態１の上記バリア導体膜ＢＲ３として用い得る材料膜を使用する。すなわち、本実施の形態２においては、バリア導体膜ＢＲ２は、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、タングステン（Ｗ）膜、窒化タングステン（ＷＮ）膜、チタンタングステン（ＴｉＷ）膜、タンタルタングステン（ＴａＷ）膜から選択された１層以上からなる単層膜または積層膜である。また、バリア導体膜ＢＲ２がチタン（Ｔｉ）膜を含み、該チタン（Ｔｉ）膜上に（該チタン膜と接するように）金属膜ＭＥ１が形成されることが好ましく、バリア導体膜ＢＲ２がチタン（Ｔｉ）膜であれば、最も好ましい。
金属膜ＭＥ１の材料については、本実施の形態２も上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
なお、図４０および図４１の場合は、絶縁膜ＰＡの開口部ＯＰの側壁上と絶縁膜ＰＡの上面上とには、金属膜ＭＥ１は形成されておらず、金属膜ＭＥ１は、開口部ＯＰの底部で露出されるパッドＰＤ上（ここではバリア導体膜ＢＲ２上）に局所的に形成されている。本実施の形態２の変形例として、上記実施の形態１の上記図６および図９と同様に、図４２および図４３に示されるように、金属膜ＭＥ１を、絶縁膜ＰＡの開口部ＯＰの底部で露出するパッドＰＤ上（ここではバリア導体膜ＢＲ２上）と、絶縁膜ＰＡの開口部ＯＰの側壁上と、開口部ＯＰの周囲の絶縁膜ＰＡ上とにわたって形成することもできる。ここで、図４２は、本実施の形態２の半導体装置ＣＰの変形例の要部断面図であり、図４３は、図４２に示されるパッドＰＤにワイヤＷＡが電気的に接続された状態を示す断面図である。但し、図４０および図４１のように絶縁膜ＰＡの開口部ＯＰの側壁上に金属膜ＭＥ１を形成しなかった場合は、上記実施の形態１の上記第２変形例（図３２〜図３４）で説明したのと同様の効果を得ることができる。
パッドＰＤにワイヤＷＡ（銅ワイヤ）が電気的に接続されるが、図４０の場合と図４２の場合のいずれにおいても、平面視で開口部ＯＰに重なる部分のＡｌ含有導電膜ＡＭ１上には、バリア導体膜ＢＲ２と、バリア導体膜ＢＲ２上の金属膜ＭＥ１とが形成されている。このため、本実施の形態２においても、上記実施の形態１と同様に、ワイヤボンディングの際にワイヤＷＡが接するのは、最表面の金属膜ＭＥ１であり、図４１および図４３に示されるように、ワイヤＷＡは、金属膜ＭＥ１に接続される。このため、パッドＰＤにワイヤＷＡを電気的に接続した後では、図４１および図４３に示されるように、パッドＰＤを構成するＡｌ含有導電膜ＡＭ１とワイヤＷＡとの間には、バリア導体膜ＢＲ２とバリア導体膜ＢＲ２上の金属膜ＭＥ１との積層膜が介在することになる。
次に、本実施の形態２の半導体装置の製造工程について説明する。図４４〜図４７は、本実施の形態２の半導体装置の製造工程中の要部断面図であり、上記図４０に対応する領域の断面図が示されている。
まず、本実施の形態２においても、上記実施の形態１と同様にして上記ステップＳ２３（絶縁膜ＰＡ形成工程）まで行って、上記図１５の構造を得る。
次に、図４４に示されるように、上記ステップＳ２４で絶縁膜ＰＡに開口部ＯＰを形成する。但し、本実施の形態２では、上記実施の形態１の上記第１変形例と同様に、上記フォトレジストパターンＲＰ２をエッチングマスクとして用いて絶縁膜ＰＡをエッチングすることにより、絶縁膜ＰＡに開口部ＯＰを形成して開口部ＯＰからパッドＰＤのバリア導体膜ＢＲ２を露出させるが、開口部ＯＰからパッドＰＤのバリア導体膜ＢＲ２が露出した段階で、エッチングを終了する。すなわち、開口部ＯＰからバリア導体膜ＢＲ２が露出した後で、かつ、開口部ＯＰからＡｌ含有導電膜ＡＭ１が露出する前に、エッチングを終了する。このため、図４４からも分かるように、ステップＳ２４で開口部ＯＰを形成しても、開口部ＯＰの底部において、Ａｌ含有導電膜ＡＭ１上にバリア導体膜ＢＲ２が残存しており、Ａｌ含有導電膜ＡＭ１は露出されない。
本実施の形態では、ステップＳ２４において、図４４に示されるように開口部ＯＰの底部でバリア導体膜ＢＲ２を残存させるため、上記図１７のように開口部ＯＰの底部でバリア導体膜ＢＲ２を除去する場合に比べて、上記ステップＳ２１でのバリア導体膜ＢＲ２の形成膜厚を厚くすることが望ましい。これにより、ステップＳ２４において、開口部ＯＰの底部でバリア導体膜ＢＲ２を残存させやすくなる。
次に、上記ステップＳ２５に相当する工程を行うが、本実施の形態２では、ステップＳ２５については、上記実施の形態１と相違している。すなわち、本実施の形態２では、上記バリア導体膜ＢＲ３を形成せずに、金属膜ＭＥ１形成工程を行う。つまり、上記ステップＳ２５について、本実施の形態２では、バリア導体膜ＢＲ３形成工程を省略して、金属膜ＭＥ１形成工程を行っている。これにより、図４５に示されるように、開口部ＯＰの側壁上と開口部ＯＰから露出されるパッドＰＤ上（ここではバリア導体膜ＢＲ２上）とを含む絶縁膜ＰＡ上に、金属膜ＭＥ１が形成される。金属膜ＭＥ１は、スパッタリング法を用いて形成することが好ましい。この段階では、金属膜ＭＥ１は、開口部ＯＰの側壁上と開口部ＯＰから露出されるパッドＰＤ上（ここではバリア導体膜ＢＲ２上）とを含む絶縁膜ＰＡの上面全体上に、形成されている。
次に、上記ステップＳ２６に相当する工程を行うが、本実施の形態２では、ステップＳ２６については、上記実施の形態１と相違している。すなわち、上記実施の形態１では、ステップＳ２６でバリア導体膜ＢＲ３とＡｌ含有導電膜ＡＭ１との積層膜ＬＭ１ａをパターニングしたが、本実施の形態２では、バリア導体膜ＢＲ３を形成していないため、金属膜ＭＥ１をパターニングする。
具体的には、図４６に示されるように、金属膜ＭＥ１上に、フォトリソグラフィ技術を用いてフォトレジストパターンＲＰ３を形成してから、フォトレジストパターンＲＰ３をエッチングマスクとして用いて金属膜ＭＥ１をエッチングする。これにより、金属膜ＭＥ１がパターニングされる。その後、フォトレジストパターンＲＰ３は除去し、図４７にはこの段階が示されている。
その後、必要に応じて上記半導体基板ＳＢの裏面側を研削または研磨して半導体基板ＳＢの厚みを薄くしてから、半導体基板ＳＢを半導体基板ＳＢ上の積層構造体とともに、ダイシングすることにより、半導体装置ＣＰを製造することができる。
次に、本実施の形態２の半導体装置の製造工程の変形例について説明する。図４８〜図５２は、本実施の形態２の半導体装置の変形例の製造工程中の要部断面図であり、上記図４０に対応する領域の断面図が示されている。
金属膜ＭＥ１形成工程までを行って、上記図４５の構造を得た後、図４８に示されるように、金属膜ＭＥ１上にバリア導体膜ＢＲ５を形成する。これにより、開口部ＯＰの側壁上と開口部ＯＰから露出されるパッドＰＤ上（ここではバリア導体膜ＢＲ２上）とを含む絶縁膜ＰＡの上面全体上に、金属膜ＭＥ１と金属膜ＭＥ１上のバリア導体膜ＢＲ５との積層膜が形成された状態になる。バリア導体膜ＢＲ５は、後でエッチングマスク（ハードマスク）として用いるための膜である。バリア導体膜ＢＲ５は、金属膜ＭＥ１とは異なる材料からなるが、金属膜ＭＥ１とのエッチング選択比を確保しやすい材料で、かつ、後でエッチングにより除去しやすい材料からなることが好ましい。バリア導体膜ＢＲ５としては、例えばチタン（Ｔｉ）膜を好適に用いることができる。
次に、図４９に示されるように、バリア導体膜ＢＲ５上に、フォトリソグラフィ技術を用いてフォトレジストパターンＲＰ３を形成する。それから、フォトレジストパターンＲＰ３をエッチングマスクとして用いて、バリア導体膜ＢＲ５をエッチングする。これにより、フォトレジストパターンＲＰ３で覆われずに露出されている部分のバリア導体膜ＢＲ５がエッチングされて除去されるとともに、フォトレジストパターンＲＰ３で覆われている部分のバリア導体膜ＢＲ５はエッチングされずに残存する。すなわち、バリア導体膜ＢＲ５は、フォトレジストパターンＲＰ３とほぼ同じ平面形状および平面寸法にパターニングされる。フォトレジストパターンＲＰ３で覆われずに露出されている領域では、バリア導体膜ＢＲ５が除去されたことで金属膜ＭＥ１が露出される。このエッチング工程は、バリア導体膜ＢＲ５に比べて金属膜ＭＥ１がエッチングされにくいエッチング条件で行うため、フォトレジストパターンＲＰ３で覆われずに露出されている領域において、金属膜ＭＥ１を残存させることができる。
次に、フォトレジストパターンＲＰ３をアッシングなどにより除去する。図５０には、この段階が示されている。フォトレジストパターンＲＰ３を除去した領域には、フォトレジストパターンＲＰ３とほぼ同じ平面形状および平面寸法を有するバリア導体膜ＢＲ５が残存する。
次に、バリア導体膜ＢＲ５をエッチングマスク（ハードマスク）として用いて、金属膜ＭＥ１をエッチングする。これにより、図５１に示されるように、バリア導体膜ＢＲ５で覆われずに露出されている部分の金属膜ＭＥ１がエッチングされて除去されるとともに、バリア導体膜ＢＲ５で覆われている部分の金属膜ＭＥ１はエッチングされずに残存する。すなわち、金属膜ＭＥ１は、バリア導体膜ＢＲ５と（従ってフォトレジストパターンＲＰ３と）ほぼ同じ平面形状および平面寸法にパターニングされる。バリア導体膜ＢＲ５をエッチングマスクとして用いて金属膜ＭＥ１をエッチングする際には、ウェットエッチングを用いることが好ましい。このエッチング工程は、金属膜ＭＥ１に比べてバリア導体膜ＢＲ５がエッチングされにくいエッチング条件で行う。
次に、金属膜ＭＥ１上に残存するバリア導体膜ＢＲ５をエッチングによって除去する。図５２には、この段階が示されている。このエッチング工程は、バリア導体膜ＢＲ５に比べて金属膜ＭＥ１がエッチングされにくいエッチング条件で行う。これにより、バリア導体膜ＢＲ５がエッチングされて除去されることで、金属膜ＭＥ１の表面が露出するが、金属膜ＭＥ１は除去されずに残存する。
その後、必要に応じて上記半導体基板ＳＢの裏面側を研削または研磨して半導体基板ＳＢの厚みを薄くしてから、半導体基板ＳＢを半導体基板ＳＢ上の積層構造体とともに、ダイシングすることにより、半導体装置ＣＰを製造することができる。
本実施の形態２においても、上記実施の形態１とほぼ同様の効果を得ることができる。
但し、本実施の形態２では、ステップＳ２５，Ｓ２６で形成したパッドＰＤが有するバリア導体膜ＢＲ２に、上記実施の形態１におけるバリア導体膜ＢＲ３の機能を担わせている。このため、本実施の形態２では、バリア導体膜ＢＲ３の形成工程が不要になる分、半導体装置の製造工程数を削減することができる。
一方、上記実施の形態１では、ステップＳ２５，Ｓ２６で形成したパッドＰＤが有するバリア導体膜ＢＲ２とは別個に、バリア導体膜ＢＲ３を形成している。このため、上記実施の形態１では、バリア導体膜ＢＲ２については、バリア導体膜ＢＲ３として要求される機能を気にせずに、積層導電膜（ここでは上記積層膜ＳＭ）をパターニングしてパッドＰＤを形成するのに相応しい材料膜を選択することが可能になる。例えば、バリア導体膜ＢＲ２とバリア導体膜ＢＲ３とを、異なる材料により形成することが可能になる。このため、バリア導体膜ＢＲ２の選択の幅が広がり、パッドＰＤを形成しやすくなる。
また、上記実施の形態１では、パッドＰＤの形成後に、絶縁膜ＰＡおよび開口部ＯＰを形成した後で、バリア導体膜ＢＲ３と金属膜ＭＥ１との積層膜ＬＭ１を形成する。このため、共通の製造工程で製造した製品のうち、銅ワイヤを接続する製品（特に銅ワイヤの接続信頼性を高めたい製品）に対してだけ、バリア導体膜ＢＲ３と金属膜ＭＥ１との積層膜ＬＭ１を形成することも可能になる。このため、異なる仕様の製品に対して、製造工程を共通化することができるので、半導体装置の製造コストを低減することができる。
（実施の形態３）
図５３は、本実施の形態３の半導体装置ＣＰの要部断面図であり、上記実施の形態１の上記図６など対応するものである。図５４は、上記図５３に示されるパッドＰＤにワイヤＷＡが電気的に接続された状態を示す断面図であり、上記実施の形態１の上記図９などに対応するものである。
上記実施の形態１と上記実施の形態２においては、金属膜ＭＥ１は、平面視で開口部ＯＰと重なる部分のパッドＰＤの上に形成されており、絶縁膜ＰＡで覆われている部分のパッドＰＤ上には、金属膜ＭＥ１は形成されていなかった。一方、本実施の形態３の半導体装置においては、図５３および図５４に示されるように、金属膜ＭＥ１は、パッドＰＤの上面全体に形成されている。
以下、上記実施の形態１との相違点を中心に本実施の形態３について説明し、上記実施の形態１（上記第１〜第４変形例も含む）と同様の箇所については、その繰り返しの説明は省略する。
図５３および図５４に示されるように、本実施の形態３の半導体装置ＣＰでは、金属膜ＭＥ１は、パッドＰＤの上面全体に形成されており、具体的には、バリア導体膜ＢＲ１と、バリア導体膜ＢＲ１上のＡｌ含有導電膜ＡＭ１と、Ａｌ含有導電膜ＡＭ１上のバリア導体膜ＢＲ２との積層膜からなるパッドＰＤの上面全体に、金属膜ＭＥ１が形成されている。
また、金属膜ＭＥ１をパッドＰＤの一部とみなすこともできる。このため、本実施の形態３では、パッドＰＤは、バリア導体膜ＢＲ１と、バリア導体膜ＢＲ１上のＡｌ含有導電膜ＡＭ１と、Ａｌ含有導電膜ＡＭ１上のバリア導体膜ＢＲ２と、バリア導体膜ＢＲ２上の金属膜ＭＥ１との積層膜により形成されているとみなすことができる。すなわち、パッドＰＤは、パターニングされた積層膜からなり、該積層膜は、本実施の形態３では、バリア導体膜ＢＲ１と、バリア導体膜ＢＲ１上のＡｌ含有導電膜ＡＭ１と、Ａｌ含有導電膜ＡＭ１上のバリア導体膜ＢＲ２と、バリア導体膜ＢＲ２上の金属膜ＭＥ１との積層膜である。
従って、本実施の形態３では、絶縁膜ＰＡで覆われている部分のパッドＰＤも、絶縁膜ＰＡで覆われずに絶縁膜ＰＡの開口部ＯＰから露出されている部分のパッドＰＤも、バリア導体膜ＢＲ１とその上のＡｌ含有導電膜ＡＭ１とその上のバリア導体膜ＢＲ２とその上の金属膜ＭＥ１との積層膜により形成されている。すなわち、パッドＰＤ全体が、バリア導体膜ＢＲ１とその上のＡｌ含有導電膜ＡＭ１とその上のバリア導体膜ＢＲ２とその上の金属膜ＭＥ１との積層膜により形成されている。なお、本実施の形態３では、絶縁膜ＰＡの開口部ＯＰの側壁上と絶縁膜ＰＡの上面上とには、金属膜ＭＥ１は形成されていない。
本実施の形態３では、パッドＰＤを構成するＡｌ含有導電膜ＡＭ１の上面全体上に、バリア導体膜ＢＲ２とバリア導体膜ＢＲ２上の金属膜ＭＥ１との積層膜が形成されている。パッドＰＤにワイヤＷＡ（銅ワイヤ）が電気的に接続されるが、上記実施の形態１や上記実施の形態２と同様に、本実施の形態３においても、ワイヤボンディングの際にワイヤＷＡが接するのは、最表面の金属膜ＭＥ１であり、ワイヤＷＡは、金属膜ＭＥ１に接続される。このため、パッドＰＤにワイヤＷＡを電気的に接続した後では、パッドＰＤを構成するＡｌ含有導電膜ＡＭ１とワイヤＷＡとの間には、バリア導体膜ＢＲ２とバリア導体膜ＢＲ２上の金属膜ＭＥ１との積層膜が介在することになる。
本実施の形態３で、上記バリア導体膜ＢＲ３を形成しなかったのは、上記バリア導体膜ＢＲ３の機能を、バリア導体膜ＢＲ２に担わせているためである。このため、本実施の形態３では、バリア導体膜ＢＲ２として、上記実施の形態１の上記バリア導体膜ＢＲ３として用い得る材料膜を使用する。すなわち、本実施の形態３においては、バリア導体膜ＢＲ２は、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、タングステン（Ｗ）膜、窒化タングステン（ＷＮ）膜、チタンタングステン（ＴｉＷ）膜、タンタルタングステン（ＴａＷ）膜から選択された１層以上からなる単層膜または積層膜である。また、バリア導体膜ＢＲ２がチタン（Ｔｉ）膜を含み、該チタン（Ｔｉ）膜上に（該チタン膜と接するように）金属膜ＭＥ１が形成されることが好ましく、バリア導体膜ＢＲ２がチタン（Ｔｉ）膜であれば、最も好ましい。
金属膜ＭＥ１の材料については、本実施の形態３も上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
また、本実施の形態３では、平面視で開口部ＯＰと重なる領域以外では、パッドＰＤは絶縁膜ＰＡによって覆われている。他の形態として、絶縁膜ＰＡの形成を省略することも可能であり、絶縁膜ＰＡの形成を省略した場合は、図５３において、パッドＰＤの上面全体と側壁（側面）全体が露出されることになる。また、上記実施の形態１，２において、絶縁膜ＰＡの形成を省略することもできる。
次に、本実施の形態３の半導体装置の製造工程について説明する。図５５〜図５９は、本実施の形態３の半導体装置の製造工程中の要部断面図であり、上記図５３に対応する領域の断面図が示されている。
本実施の形態３では、上記実施の形態１と同様に、上記ステップＳ２１で、バリア導体膜ＢＲ１とＡｌ含有導電膜ＡＭ１とバリア導体膜ＢＲ２とを順に形成して、上記図１２の構造を得る。それから、本実施の形態３では、図５５に示されるように、バリア導体膜ＢＲ２上に金属膜ＭＥ１を形成する。これにより、上記ビア部Ｖ５（図５５では図示されていない）が埋め込まれた層間絶縁膜ＩＬ６上に、バリア導体膜ＢＲ１と、バリア導体膜ＢＲ１上のＡｌ含有導電膜ＡＭ１と、Ａｌ含有導電膜ＡＭ１上のバリア導体膜ＢＲ２と、バリア導体膜ＢＲ２上の金属膜ＭＥ１との積層膜ＳＭ１が形成される。バリア導体膜ＢＲ１とＡｌ含有導電膜ＡＭ１とバリア導体膜ＢＲ２と金属膜ＭＥ１とは、それぞれスパッタリング法などを用いて形成することができる。金属膜ＭＥ１形成工程は、バリア導体膜ＢＲ２形成工程の後に連続的に行うこともできる。
次に、上記ステップＳ２２において、フォトリソグラフィ技術およびエッチング技術を用いて、積層膜ＳＭ１をパターニングすることにより、パッドＰＤを形成する。パターニングする積層膜ＳＭ１が金属膜ＭＥ１も有している点が、上記実施の形態１と相違している。
具体的には、図５６に示されるように、積層膜ＳＭ１上に、フォトリソグラフィ技術を用いてフォトレジストパターンＲＰ１を形成する。それから、フォトレジストパターンＲＰ１をエッチングマスクとして用いて、積層膜ＳＭ１をエッチングする。この積層膜ＳＭのエッチング工程は、金属膜ＭＥ１をエッチングする工程と、バリア導体膜ＢＲ２をエッチングする工程と、Ａｌ含有導電膜ＡＭ１をエッチングする工程と、バリア導体膜ＢＲ１をエッチングする工程とを有している。このエッチングにより、積層膜ＳＭ１がパターニングされて、パターニングされた積層膜ＳＭ１からなるパッドＰＤが形成される。その後、フォトレジストパターンＲＰ１は除去する。図５７には、この段階が示されている。このようにしてステップＳ２２のパターニング工程が行われる。なお、ステップＳ２２で積層膜ＳＭ１をパターニングする際に、パッドＰＤだけでなく、パッドＰＤと同層の配線を形成することもできる。
次に、上記ステップＳ２３において、上記実施の形態１と同様に、本実施の形態３においても、図５８に示されるように、層間絶縁膜ＩＬ６上に、パッドＰＤを覆うように、絶縁膜ＰＡを形成する。
次に、上記ステップＳ２４で、図５９に示されるように、絶縁膜ＰＡに開口部ＯＰを形成する。但し、本実施の形態３では、絶縁膜ＰＡ上に形成した上記フォトレジストパターンＲＰ２（図５９では図示せず）をエッチングマスクとして用いて絶縁膜ＰＡをエッチングすることにより、絶縁膜ＰＡに開口部ＯＰを形成して開口部ＯＰからパッドＰＤの金属膜ＭＥ１を露出させるが、開口部ＯＰからパッドＰＤの金属膜ＭＥ１が露出した段階で、エッチングを終了する。すなわち、開口部ＯＰから金属膜ＭＥ１が露出した後で、かつ、開口部ＯＰからバリア導体膜ＢＲ２が露出する前に、エッチングを終了する。このため、図５９に示されるように、ステップＳ２４で開口部ＯＰを形成しても、開口部ＯＰの底部において、Ａｌ含有導電膜ＡＭ１上にバリア導体膜ＢＲ２とバリア導体膜ＢＲ２上の金属膜ＭＥ１とが残存しており、Ａｌ含有導電膜ＡＭ１やバリア導体膜ＢＲ２は露出されない。
その後、本実施の形態３では、上記ステップＳ２５およびステップＳ２６は行わない。これは、既にパッドＰＤが、最上層に金属膜ＭＥ１を有しているためである。
その後、必要に応じて上記半導体基板ＳＢの裏面側を研削または研磨して半導体基板ＳＢの厚みを薄くしてから、半導体基板ＳＢを半導体基板ＳＢ上の積層構造体とともに、ダイシングすることにより、半導体装置ＣＰを製造することができる。
次に、本実施の形態３の半導体装置の製造工程の変形例について説明する。図６０〜図６４は、本実施の形態３の半導体装置の変形例の製造工程中の要部断面図であり、上記図５３に対応する領域の断面図が示されている。
上記実施の形態１と同様に、上記ステップＳ２１で、バリア導体膜ＢＲ１とＡｌ含有導電膜ＡＭ１とバリア導体膜ＢＲ２とを順に形成して、上記図１２の構造を得る。それから、図６０に示されるように、バリア導体膜ＢＲ２上に金属膜ＭＥ１を形成してから、金属膜ＭＥ１上にバリア導体膜ＢＲ６を形成する。これにより、上記ビア部Ｖ５（図６０では図示されていない）が埋め込まれた層間絶縁膜ＩＬ６上に、バリア導体膜ＢＲ１と、バリア導体膜ＢＲ１上のＡｌ含有導電膜ＡＭ１と、Ａｌ含有導電膜ＡＭ１上のバリア導体膜ＢＲ２と、バリア導体膜ＢＲ２上の金属膜ＭＥ１と、金属膜ＭＥ１上のバリア導体膜ＢＲ６との積層膜ＳＭ２が形成される。バリア導体膜ＢＲ１とＡｌ含有導電膜ＡＭ１とバリア導体膜ＢＲ２と金属膜ＭＥ１とバリア導体膜ＢＲ６とは、それぞれスパッタリング法などを用いて形成することができる。金属膜ＭＥ１形成工程は、バリア導体膜ＢＲ２形成工程の後に連続的に行うこともでき、バリア導体膜ＢＲ６形成工程は、金属膜ＭＥ１形成工程の後に連続的に行うこともできる。
バリア導体膜ＢＲ６は、後でエッチングマスク（ハードマスク）として用いるための膜である。バリア導体膜ＢＲ６は、金属膜ＭＥ１とは異なる材料からなるが、金属膜ＭＥ１とのエッチング選択比を確保しやすい材料で、かつ、後でエッチングにより除去しやすい材料からなることが好ましい。バリア導体膜ＢＲ６としては、例えば窒化チタン（ＴｉＮ）膜を好適に用いることができる。
次に、図６１に示されるように、バリア導体膜ＢＲ６上に、フォトリソグラフィ技術を用いてフォトレジストパターンＲＰ１を形成する。それから、フォトレジストパターンＲＰ１をエッチングマスクとして用いて、バリア導体膜ＢＲ６をエッチングする。これにより、フォトレジストパターンＲＰ１で覆われずに露出されている部分のバリア導体膜ＢＲ６がエッチングされて除去されるとともに、フォトレジストパターンＲＰ１で覆われている部分のバリア導体膜ＢＲ６はエッチングされずに残存する。すなわち、バリア導体膜ＢＲ６は、フォトレジストパターンＲＰ１とほぼ同じ平面形状および平面寸法にパターニングされる。フォトレジストパターンＲＰ１で覆われずに露出されている領域では、バリア導体膜ＢＲ６が除去されたことで金属膜ＭＥ１が露出される。このエッチング工程は、バリア導体膜ＢＲ６に比べて金属膜ＭＥ１がエッチングされにくいエッチング条件で行うため、フォトレジストパターンＲＰ１で覆われずに露出されている領域において、金属膜ＭＥ１を残存させることができる。
次に、フォトレジストパターンＲＰ１をアッシングなどにより除去する。図６２には、この段階が示されている。フォトレジストパターンＲＰ１を除去した領域には、フォトレジストパターンＲＰ１とほぼ同じ平面形状および平面寸法を有するバリア導体膜ＢＲ６が残存する。
次に、バリア導体膜ＢＲ６をエッチングマスク（ハードマスク）として用いて、金属膜ＭＥ１をエッチングする。これにより、図６３に示されるように、バリア導体膜ＢＲ６で覆われずに露出されている部分の金属膜ＭＥ１がエッチングされて除去されるとともに、バリア導体膜ＢＲ６で覆われている部分の金属膜ＭＥ１はエッチングされずに残存する。すなわち、金属膜ＭＥ１は、バリア導体膜ＢＲ６と（従ってフォトレジストパターンＲＰ１と）ほぼ同じ平面形状および平面寸法にパターニングされる。バリア導体膜ＢＲ６をエッチングマスクとして用いて金属膜ＭＥ１をエッチングする際には、ウェットエッチングを用いることが好ましい。このエッチング工程は、金属膜ＭＥ１に比べてバリア導体膜ＢＲ６がエッチングされにくいエッチング条件で行う。
次に、図６４に示されるように、金属膜ＭＥ１で覆われない部分のバリア導体膜ＢＲ２とＡｌ含有導電膜ＡＭ１とバリア導体膜ＢＲ１とを、エッチングによって除去する。この際、金属膜ＭＥ１上にバリア導体膜ＢＲ６が残存している段階では、バリア導体膜ＢＲ６がエッチングマスク（ハードマスク）として機能するが、バリア導体膜ＢＲ６がエッチングによって消失した場合には、金属膜ＭＥ１がエッチングマスク（ハードマスク）として機能することができる。このため、金属膜ＭＥ１で覆われない部分のバリア導体膜ＢＲ２をエッチングしている間は、バリア導体膜ＢＲ２に比べて金属膜ＭＥ１がエッチングされにくいエッチング条件でエッチングを行う。また、金属膜ＭＥ１で覆われない部分のＡｌ含有導電膜ＡＭ１をエッチングしている間は、Ａｌ含有導電膜ＡＭ１に比べて金属膜ＭＥ１がエッチングされにくいエッチング条件でエッチングを行う。また、金属膜ＭＥ１で覆われない部分のバリア導体膜ＢＲ１をエッチングしている間は、バリア導体膜ＢＲ１に比べて金属膜ＭＥ１がエッチングされにくいエッチング条件でエッチングを行う。
バリア導体膜ＢＲ６は、金属膜ＭＥ１で覆われない部分のバリア導体膜ＢＲ２とＡｌ含有導電膜ＡＭ１とバリア導体膜ＢＲ１とをエッチングしている間に、エッチングされて除去される。金属膜ＭＥ１で覆われない部分のバリア導体膜ＢＲ２とＡｌ含有導電膜ＡＭ１とバリア導体膜ＢＲ１とをエッチングした後に、金属膜ＭＥ１上にバリア導体膜ＢＲ６が残存する場合には、その後に、バリア導体膜ＢＲ６を選択的に除去する工程を追加すればよい。金属膜ＭＥ１と、金属膜ＭＥ１の下に残存するバリア導体膜ＢＲ２とＡｌ含有導電膜ＡＭ１とバリア導体膜ＢＲ１とにより、パッドＰＤが形成される。
このようにして、積層膜ＳＭ２がパターニングされて、パッドＰＤが形成される。
以降の工程は、上記図５８および図５９を参照して説明したのと同様であるので、ここではその繰り返しの説明は省略する。
本実施の形態３においても、上記実施の形態１，２とほぼ同様の効果を得ることができる。
但し、本実施の形態３では、積層導電膜（ここでは上記積層膜ＳＭ１）をパターニングしてパッドＰＤを形成した段階で、パッドＰＤの最上層には金属膜ＭＥ１が形成されているため、パッドＰＤを形成した後に、改めてバリア導体膜ＢＲ３や金属膜ＭＥ１を形成しなくて済む。このため、半導体装置の製造工程を簡略化することができる。従って、半導体装置の製造工程をできるだけ簡略化する観点では、本実施の形態３が有利である。本実施の形態３では、半導体装置の製造工程を簡略化し、製造工程数を抑制することができるため、半導体装置の製造コストを低減することができる。また、半導体装置の製造時間を短縮し、スループットを向上させることができる。
また、本実施の形態３では、パッドＰＤのうち、絶縁膜ＰＡで覆われた部分では、金属膜ＭＥ１が最上層になっているため、絶縁膜ＰＡは金属膜ＭＥ１の上面に接することになる。一方、上記実施の形態１，２では、パッドＰＤのうち、絶縁膜ＰＡで覆われた部分では、バリア導体膜ＢＲ２が最上層になっているため、絶縁膜ＰＡはバリア導体膜ＢＲ２の上面に接することになる。このため、パッドＰＤに対する絶縁膜ＰＡの密着性を向上させる観点では、上記実施の形態１，２の方が有利である。上記実施の形態１，２では、パッドＰＤに対する絶縁膜ＰＡの密着性を向上させることができるため、絶縁膜ＰＡの剥がれをより的確に防止することができる。
上記実施の形態１，２，３（各変形例も含む）を包括的に捉えると、次のように表現することができる。
すなわち、半導体装置ＣＰは、銅ワイヤ（ワイヤＷＡに対応）を電気的に接続するためのパッドＰＤを有しており、パッドＰＤは、アルミニウムを主成分とするＡｌ含有導電膜ＡＭ１を有している。銅ワイヤを接続する領域（別の見方をすると開口部ＯＰと平面視で重なる領域）においては、Ａｌ含有導電膜ＡＭ１上に、第１導体膜と第１導体膜上の第２導体膜とを有する第１積層膜が形成され、第２導体膜が最上層である。ここで、第２導体膜は、上記金属膜ＭＥ１に対応している。また、第１導体膜は、上記実施の形態１では、上記バリア導体膜ＢＲ３（またはバリア導体膜ＢＲ２とバリア導体膜ＢＲ３との積層膜）に対応し、上記実施の形態２，３では上記バリア導体膜ＢＲ２に対応している。
また、半導体装置ＰＫＧ（ＰＫＧ１，ＰＫＧ２）は、パッドＰＤを有する半導体装置（半導体チップ）ＣＰと、半導体装置ＣＰのパッドＰＤに電気的に接続されたワイヤＷＡ（銅ワイヤ）と、半導体装置ＣＰおよびワイヤＷＡを封止する封止樹脂部（封止部ＭＲ１，ＭＲ２）とを有している。そして、パッドＰＤは、アルミニウムを主成分とするＡｌ含有導電膜ＡＭ１を有しており、ワイヤＷＡとＡｌ含有導電膜ＡＭ１との間には、第１導体膜と第１導体膜上の第２導体膜とを有する第１積層膜が介在し、ワイヤＷＡは第２導体膜に接合されている。ここで、第２導体膜は、上記金属膜ＭＥ１に対応している。また、第１導体膜は、上記実施の形態１では、上記バリア導体膜ＢＲ３（またはバリア導体膜ＢＲ２とバリア導体膜ＢＲ３との積層膜）に対応し、上記実施の形態２，３では上記バリア導体膜ＢＲ２に対応している。
そして、第１導体膜は、チタン膜、窒化チタン膜、タンタル膜、窒化タンタル膜、タングステン膜、窒化タングステン膜、チタンタングステン膜およびタンタルタングステン膜から選択された１層以上からなる単層膜または積層膜である。また、第２導体膜（すなわち金属膜ＭＥ１）は、パラジウム（Ｐｄ）、金（Ａｕ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、白金（Ｐｔ）およびイリジウム（Ｉｒ）からなる群から選択された１種以上の金属からなる。
但し、第２導体膜（金属膜ＭＥ１）は、パラジウム（Ｐｄ）膜であれば、最も好ましい。また、第１導体膜はチタン膜を含み、該チタン膜上に第２導体膜（金属膜ＭＥ１）が形成されていることが好ましく、第１導体膜がチタン膜であれば、最も好ましい。チタン膜は、Ａｌに対するバリア性（拡散防止機能）が優れているとともに、パラジウム膜との密着性にも優れているため、第２導体膜（金属膜ＭＥ１）としてのパラジウム膜は、チタン膜上に（該チタン膜と接するように）形成されていることが好ましい。
また、上記実施の形態１，２では、絶縁膜ＰＡ（第２絶縁膜）で覆われている部分のＡｌ含有導電膜ＡＭ１上には、第１導体膜と第１導体膜上の第２導体膜との積層膜は形成されておらず、上記実施の形態３では、第１導体膜と第１導体膜上の第２導体膜との積層膜が、パッドＰＤを構成するＡｌ含有導電膜ＡＭ１の上面全体上に形成されている。
また、上記実施の形態１，２，３（各変形例も含む）の半導体装置の製造工程を包括的に捉えると、次のように表現することができる。
半導体装置の製造工程は、（ａ）半導体基板ＳＢを準備する工程、（ｂ）半導体基板ＳＢの主面上に第１絶縁膜（層間絶縁膜ＩＬ６に対応）を形成する工程、（ｃ）第１絶縁膜上に、アルミニウムを主成分とするＡｌ含有導電膜ＡＭ１を形成する工程、を有している。半導体装置の製造工程は、更に、（ｄ）Ａｌ含有導電膜ＡＭ１をパターニングしてパッドＰＤを形成する工程、（ｅ）第１絶縁膜上に、パッドＰＤを覆うように、第２絶縁膜（絶縁膜ＰＡに対応）を形成する工程、（ｆ）第２絶縁膜に開口部ＯＰを形成する工程、（ｇ）開口部ＯＰから露出するパッドＰＤに銅ワイヤ（ワイヤＷＡに対応）を電気的に接続する工程、を有している。そして、（ｃ）工程後でかつ（ｇ）工程前に、（ｈ）Ａｌ含有導電膜ＡＭ１上に第１導体膜を形成する工程を更に有し、（ｈ）工程後でかつ（ｇ）工程前に、（ｉ）第１導体膜上に第２導体膜を形成する工程を更に有している。ここで、第２導体膜は、上記金属膜ＭＥ１に対応している。また、第１導体膜は、上記実施の形態１では、上記バリア導体膜ＢＲ３に対応し、上記実施の形態２，３では上記バリア導体膜ＢＲ２に対応している。そして、第１導体膜は、チタン膜、窒化チタン膜、タンタル膜、窒化タンタル膜、タングステン膜、窒化タングステン膜、チタンタングステン膜およびタンタルタングステン膜から選択された１層以上からなる単層膜または積層膜であり、第２導体膜は、パラジウム、金、ルテニウム、ロジウム、白金およびイリジウムからなる群から選択された１種以上の金属からなる。
上記実施の形態１の場合は、（ｈ）工程および（ｉ）工程は、（ｆ）工程後でかつ（ｇ）工程前に行われる。また、上記実施の形態２の場合は、（ｈ）工程は、（ｃ）工程後でかつ（ｄ）工程前に行われ、（ｄ）工程では、Ａｌ含有導電膜ＡＭ１とＡｌ含有導電膜ＡＭ１上の第１導体膜（バリア導体膜ＢＲ２に対応）とを含む積層膜をパターニングしてパッドＰＤを形成し、（ｉ）工程は、（ｆ）工程後でかつ（ｇ）工程前に行われる。また、上記実施の形態３の場合は、（ｈ）工程および（ｉ）工程は、（ｃ）工程後でかつ（ｄ）工程前に行われ、（ｄ）工程では、Ａｌ含有導電膜ＡＭ１とＡｌ含有導電膜ＡＭ１上の第１導体膜（バリア導体膜ＢＲ２に対応）と第１導体膜上の第２導体膜（金属膜ＭＥ１に対応）とを含む積層膜をパターニングしてパッドＰＤを形成する。
（実施の形態１〜３の更なる変形例について）
ここでは、上記実施の形態１〜３の更なる変形例について説明する。なお、ここで「実施の形態１」と言及する場合、「（実施の形態１）」の欄で説明した変形例（上記第１〜第４変形例）も含むものとする。また、ここで「実施の形態２」と言及する場合、「（実施の形態２）」の欄で説明した変形例も含むものとする。また、ここで「実施の形態３」と言及する場合、「（実施の形態３）」の欄で説明した変形例も含むものとする。
既に述べたように、銅ワイヤ（ＷＡ）中のＣｕとＡｌ含有導電膜ＡＭ１中のＡｌとの反応を防止するバリア導体膜として好適なのは、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、タングステン（Ｗ）膜、窒化タングステン（ＷＮ）膜、チタンタングステン（ＴｉＷ）膜およびタンタルタングステン（ＴａＷ）膜である。それ以外に、ニッケル（Ｎｉ）膜やコバルト（Ｃｏ）膜も、銅ワイヤ（ＷＡ）中のＣｕとＡｌ含有導電膜ＡＭ１中のＡｌとの反応を防止するバリア導体膜として有効である。なお、銅ワイヤ（ＷＡ）中のＣｕとＡｌ含有導電膜ＡＭ１中のＡｌとの反応を防止するバリア導体膜は、金属膜ＭＥ１の下に形成されたバリア導体膜に対応しており、上記実施の形態１の場合は上記バリア導体膜ＢＲ３に対応し、上記実施の形態２，３の場合は上記バリア導体膜ＢＲ２に対応する。
このため、上記実施の形態１の更なる変形例として、上記実施の形態１において、バリア導体膜ＢＲ３が、ニッケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜の一方または両方を含むこともでき、また、バリア導体膜ＢＲ３を、ニッケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜からなる単層膜とすることもできる。また、上記実施の形態２の更なる変形例として、上記実施の形態２において、バリア導体膜ＢＲ２が、ニッケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜の一方または両方を含むこともでき、また、バリア導体膜ＢＲ２を、ニッケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜からなる単層膜とすることもできる。また、上記実施の形態３の更なる変形例として、上記実施の形態３において、バリア導体膜ＢＲ２が、ニッケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜の一方または両方を含むこともでき、また、バリア導体膜ＢＲ２を、ニッケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜からなる単層膜とすることもできる。
従って、銅ワイヤ（ＷＡ）中のＣｕとＡｌ含有導電膜ＡＭ１中のＡｌとの反応を防止するバリア導体膜（上記実施の形態１の場合は上記バリア導体膜ＢＲ３に対応し、上記実施の形態２，３の場合は上記バリア導体膜ＢＲ２に対応する）は、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、タングステン（Ｗ）膜、窒化タングステン（ＷＮ）膜、チタンタングステン（ＴｉＷ）膜、タンタルタングステン（ＴａＷ）膜、ニッケル（Ｎｉ）膜およびコバルト（Ｃｏ）膜から選択された１層以上からなる単層膜または積層膜とすることができる。
なお、上記実施の形態１では、既に述べたように、バリア導体膜ＢＲ３の厚さは、５〜２００ｎｍの範囲内が好適であり、５〜８０ｎｍの範囲内が最も好適であり、また、金属膜ＭＥ１の厚さは、１０〜２００ｎｍの範囲内が好適であった。しかしながら、バリア導体膜ＢＲ３として、ニッケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜あるいはそれら（ニッケル膜およびコバルト膜）の積層膜を採用した場合には、バリア導体膜ＢＲ３の好ましい厚さの範囲が、上記実施の形態１で述べた範囲とは異なるものになる。
すなわち、バリア導体膜ＢＲ３として、ニッケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜あるいはそれらの積層膜を採用した場合には、バリア導体膜ＢＲ３の厚さは、１００〜５００ｎｍの範囲内が好ましく、２５０〜５００ｎｍの範囲内がより好ましい。
一方、バリア導体膜ＢＲ３として、ニッケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜あるいはそれらの積層膜を採用した場合には、バリア導体膜ＢＲ３を厚くしたことで、金属膜ＭＥ１を薄くすることが可能である。そのため、上記実施の形態１で述べた範囲とは異なり、金属膜ＭＥ１の厚さは１０〜１００ｎｍの範囲、すなわち、金属膜ＭＥ１の厚さの上限値として、１００ｎｍ以下を採用することが可能となる。
バリア導体膜ＢＲ３として、ニッケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜あるいはそれらの積層膜を採用した場合には、バリア導体膜ＢＲ３の厚さの好ましい範囲が、上記実施の形態１で述べた範囲よりも、厚みが厚い側にシフトするが、その理由は次のようなものである。
すなわち、バリア導体膜ＢＲ３は、銅ワイヤ（ＷＡ）中のＣｕとＡｌ含有導電膜ＡＭ１中のＡｌとの反応を防止する機能を有している。つまり、バリア導体膜ＢＲ３は、Ａｌ含有導電膜ＡＭ１を構成するＡｌが金属膜ＭＥ１側に拡散するのを防止する機能（以下、「Ａｌ拡散防止機能」と称する）や、ワイヤＷＡを構成するＣｕがＡｌ含有導電膜ＡＭ１側に拡散するのを防止する機能（以下、「Ｃｕ拡散防止機能」と称する）を有している。このような機能は、ニッケル（Ｎｉ）膜やコバルト（Ｃｏ）膜よりも、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、タングステン（Ｗ）膜、窒化タングステン（ＷＮ）膜、チタンタングステン（ＴｉＷ）膜およびタンタルタングステン（ＴａＷ）膜の方が、優れている。
このため、高温放置試験のような高温環境下に置かれた場合でも、Ａｌ含有導電膜ＡＭ１を構成するＡｌが銅ワイヤを構成するＣｕと反応するのをできるだけ防止して、半導体装置の信頼性をできるだけ向上させるという観点では、上記実施の形態１〜３で述べたようにバリア導体膜ＢＲ３，ＢＲ２の材料を選択した方が有利である。
しかしながら、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、タングステン（Ｗ）膜、窒化タングステン（ＷＮ）膜、チタンタングステン（ＴｉＷ）膜およびタンタルタングステン（ＴａＷ）膜に比べると、やや劣るものの、ニッケル（Ｎｉ）膜やコバルト（Ｃｏ）膜も、Ａｌ拡散防止機能やＣｕ拡散防止機能を有している。このため、バリア導体膜ＢＲ３は、ニッケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜の一方または両方を含むこともでき、また、バリア導体膜ＢＲ３を、ニッケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜からなる単層膜とすることもできる。そして、バリア導体膜ＢＲ３として、ニッケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜あるいはそれらの積層膜を採用した場合には、Ａｌ拡散防止機能やＣｕ拡散防止機能を補う（高める）ために、バリア導体膜ＢＲ３の厚さをある程度厚くすることが望ましい。このため、バリア導体膜ＢＲ３として、ニッケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜あるいはそれらの積層膜を採用した場合には、バリア導体膜ＢＲ３の厚さの好ましい範囲は、上記実施の形態１で述べた範囲よりも、厚みが厚い側にシフトし、具体的には、１００〜５００ｎｍの範囲内が好ましく、２５０〜５００ｎｍの範囲内がより好ましい。
また、ニッケル（Ｎｉ）膜やコバルト（Ｃｏ）膜は、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、タングステン（Ｗ）膜、窒化タングステン（ＷＮ）膜、チタンタングステン（ＴｉＷ）膜およびタンタルタングステン（ＴａＷ）膜に比べると柔らかいため、ワイヤボンディングの際にクッションの役割を果たしやすい。しかも、バリア導体膜ＢＲ３として、ニッケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜あるいはそれらの積層膜を採用した場合には、バリア導体膜ＢＲ３が比較的柔らかくなる上に、上述のようにバリア導体膜ＢＲ３の厚さを厚くすることで、クッションの機能は、更に高められる。ワイヤボンディングの際に、バリア導体膜ＢＲ３がクッションの役割を果たすことで、金属膜ＭＥ１を薄くしても、不具合（例えばワイヤＷＡが金属膜ＭＥ１を突き破ってしまう現象など）が生じにくくなり、金属膜ＭＥ１の厚さを薄くすることが可能になる。このため、バリア導体膜ＢＲ３として、ニッケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜あるいはそれらの積層膜を採用した場合には、金属膜ＭＥ１を薄くすることが可能になり、例えば上記実施の形態１では、金属膜ＭＥ１の厚さの上限値が２００ｎｍであったものを、１００ｎｍ以下まで低減することができる。この場合、金属膜ＭＥ１の厚さは、バリア導体膜ＢＲ３の厚さよりも薄くすることができる。金属膜ＭＥ１は、パラジウム（Ｐｄ）、金（Ａｕ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、白金（Ｐｔ）およびイリジウム（Ｉｒ）からなる群から選択された１種以上の金属からなるため、金属膜ＭＥ１用の材料は高価であり、金属膜ＭＥ１の厚さを厚くすると、半導体装置の製造コストの増大につながってしまう。バリア導体膜ＢＲ３として、ニッケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜あるいはそれらの積層膜を採用した場合には、高価な金属膜ＭＥ１を薄くすることが可能になるため、半導体装置の製造コストの低減を図ることができる。
同様に、上記実施の形態２，３において、バリア導体膜ＢＲ２として、ニッケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜あるいはそれらの積層膜を採用した場合には、バリア導体膜ＢＲ２の厚さは、１００〜５００ｎｍの範囲内が好ましく、２５０〜５００ｎｍの範囲内がより好ましく、金属膜ＭＥ１の厚さは、１０〜１００ｎｍの範囲内が好ましい。この場合、金属膜ＭＥ１の厚さは、バリア導体膜ＢＲ２の厚さよりも薄くすることができる。
また、ニッケル（電気抵抗率６．９９×１０−８Ωｍ）やコバルト（電気抵抗率５．８１×１０−８Ωｍ）は、パラジウム（電気抵抗率１．０×１０−７Ωｍ）に比べて、電気抵抗率が低い。このため、金属膜ＭＥ１の下に形成されたバリア導体膜として、ニッケル（Ｎｉ）膜を用い、金属膜ＭＥ１としてパラジウム（Ｐｄ）膜を用いた場合には、バリア導体膜ＢＲ３（ニッケル膜）を厚くする一方で、金属膜ＭＥ１（パラジウム膜）を薄くできるため、ワイヤＷＡとＡｌ含有導電膜ＡＭ１との間の導電性を向上させることができる。また、コバルト（Ｃｏ）は、ニッケル（Ｎｉ）よりも電気抵抗率が低いため、金属膜ＭＥ１の下に形成されたバリア導体膜として、コバルト（Ｃｏ）膜を用いれば、ワイヤＷＡとＡｌ含有導電膜ＡＭ１との間の導電性を、より向上させることが可能となる。
銅ワイヤ（ＷＡ）中のＣｕとＡｌ含有導電膜ＡＭ１中のＡｌとの反応を防止するバリア導体膜（上記実施の形態１の場合は上記バリア導体膜ＢＲ３、上記実施の形態２，３の場合は上記バリア導体膜ＢＲ２）として、ニッケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜あるいはそれらの積層膜を採用した場合には、上述したように、そのバリア導体膜の厚さを厚くすることが望ましい。そのような場合であっても、上記実施の形態１〜３と同様に、パッドＰＤを構成するＡｌ含有導電膜ＡＭ１の上面から、絶縁膜ＰＡの開口部ＯＰ内に形成された金属膜ＭＥ１の上面（表面）までの高さ（距離）は、パッドＰＤを構成するＡｌ含有導電膜ＡＭ１の上面（表面）から、Ａｌ含有導電膜ＡＭ１上に形成された絶縁膜ＰＡの上面（表面）までの高さ（距離）よりも、低くなっている。言い換えると、上記実施の形態１〜３においても、ここで説明している実施の形態１〜３の更なる変形例においても、パッドＰＤを構成するＡｌ含有導電膜ＡＭ１の上面（表面）を基準にして、絶縁膜ＰＡの開口部ＯＰ内に形成された金属膜ＭＥ１の上面（表面）の高さ位置は、Ａｌ含有導電膜ＡＭ１上に形成された絶縁膜ＰＡの上面（表面）の高さ位置よりも、低くなっている。なお、絶縁膜ＰＡの開口部ＯＰ内に形成された金属膜ＭＥ１の上面（表面）は、開口部ＯＰの側面に形成された金属膜ＭＥ１の表面ではなく、開口部ＯＰの底部に形成された金属膜ＭＥ１の上面（表面）に対応している。すなわち、銅ワイヤ（ＷＡ）が接合される面（ＭＥ１ａ）に対応している。このため、絶縁膜ＰＡの開口部ＯＰ内に形成された金属膜ＭＥ１の上面（表面）は、Ａｌ含有導電膜ＡＭ１の上面（表面）に対して、略平行である。
図６５は、上記図６の構造において、バリア導体膜ＢＲ３として、ニッケル（Ｎｉ）膜を用いた場合の説明図である。図６５の場合、バリア導体膜ＢＲ３としてニッケル（Ｎｉ）膜を用いたことを反映して、バリア導体膜ＢＲ３の厚さが、上記図６の場合よりも厚くなっている。このような図６５の構造においても、上記図６の構造と同様に、パッドＰＤを構成するＡｌ含有導電膜ＡＭ１の上面から、絶縁膜ＰＡの開口部ＯＰ内に形成された金属膜ＭＥ１の上面（表面）までの高さＨ１は、パッドＰＤを構成するＡｌ含有導電膜ＡＭ１の上面（表面）から、Ａｌ含有導電膜ＡＭ１上に形成された絶縁膜ＰＡの上面（表面）ＰＡａまでの高さＨ２よりも、低くなっている（すなわちＨ１＜Ｈ２）。このような高さの関係（Ｈ１＜Ｈ２の関係）は、上記実施の形態１〜３においても、ここで説明している実施の形態１〜３の更なる変形例においても、成り立っており、それは、上記図６、図９、図２９、図３０、図３２、図３３、図４０、図４１、図４２、図４３、図５３、図５４および図６５などからも明らかである。なお、図６５では、理解を簡単にするために、Ａｌ含有導電膜ＡＭ１上に形成された絶縁膜ＰＡの上面（表面）を、符号ＰＡａを付して指し示してある。すなわち、ここで言う絶縁膜ＰＡの上面ＰＡａとは、絶縁膜ＰＡのうち、パッドＰＤの周縁部（より具体的には、パッドＰＤのうちの図６５で言うバリア導体膜ＢＲ２が形成されている領域）を覆う部分の上面に対応している。
このような高さの関係（Ｈ１＜Ｈ２の関係）が成り立つのは、金属膜ＭＥ１と、その金属膜ＭＥ１の下に形成されたバリア導体膜とを、いずれもスパッタリング法により形成しているからである。例えば、上記図６５の構造において、金属膜ＭＥ１およびバリア導体膜ＢＲ３の一方または両方を、メッキ法で形成した場合には、絶縁膜ＰＡの開口部ＯＰ内に形成された金属膜ＭＥ１の上面（表面）の高さ位置は、Ａｌ含有導電膜ＡＭ１上に形成された絶縁膜ＰＡの上面（表面）の高さ位置よりも、高くなってしまうため、Ｈ１＜Ｈ２の関係は成り立たなくなる。上記実施の形態１〜３においても、ここで説明している実施の形態１〜３の更なる変形例においても、金属膜ＭＥ１およびバリア導体膜ＢＲ３（およびバリア導体膜ＢＲ２）をスパッタリング法により形成しているため、金属膜ＭＥ１およびバリア導体膜ＢＲ３（およびバリア導体膜ＢＲ２）を薄く形成することができ、上述した高さの関係（Ｈ１＜Ｈ２の関係）を成り立たせることができる。従って、上記実施の形態１〜３と同様に、ここで説明している実施の形態１〜３の更なる変形例においても、ワイヤＷＡとＡｌ含有導電膜ＡＭ１との間にメッキ膜は介在（存在）していない。
図６５において、各膜の厚さの一例を挙げれば、バリア導体膜ＢＲ１の厚さは、５０〜２００ｎｍ程度であり、Ａｌ含有導電膜ＡＭ１の厚さは、例えば０．７〜１．５μｍ程度であり、バリア導体膜ＢＲ２の厚さは、２０〜１００ｎｍ程度であり、絶縁膜ＰＡの厚さは、０．８〜２μｍ程度である。図６５において、バリア導体膜ＢＲ３がニッケル（Ｎｉ）膜からなる場合、ニッケル（Ｎｉ）膜からなるバリア導体膜ＢＲ３の厚さは、１００〜５００ｎｍの範囲内が好ましく、２５０〜５００ｎｍの範囲内がより好ましく、金属膜ＭＥ１の厚さは、１０〜１００ｎｍの範囲内が好ましい。
次に、アルミニウム（Ａｌ）中でのＣｕの拡散メカニズムと、アルミニウム（Ａｌ）中でのＴｉ，Ｎｉ，Ｃｏの拡散メカニズムについて説明する。
アルミニウム（Ａｌ）中において、Ｃｕは空孔機構により拡散するのに対して、Ｔｉ，Ｎｉ，Ｃｏは、転移に沿って短経路拡散する。このため、ＣｕとＴｉ，Ｎｉ，Ｃｏとでは、アルミニウム（Ａｌ）中での拡散メカニズムが相違しており、Ｃｕは空孔機構であり、Ｔｉ，Ｎｉ，Ｃｏは転移拡散である。空孔機構では、熱励起や不純物の添加などで生じた結晶中の空孔が、隣接する原子と位置を交換しながらランダムに移動していく。転移拡散では、結晶中の欠陥である転移（原子配列または結晶格子の乱れが１つの線に沿って生じている欠陥）に沿って原子が拡散していく。空孔機構に比べて、転移拡散の方が、原子は拡散しにくく、原子の拡散係数は小さくなる。
このため、アルミニウム（Ａｌ）中での拡散係数は、Ｃｕと比較して、Ｔｉ，Ｎｉ，Ｃｏは、かなり小さな値になる。従って、チタン（Ｔｉ）膜とニッケル（Ｎｉ）膜とコバルト（Ｃｏ）膜とは、いずれも、銅ワイヤ中のＣｕとＡｌ含有導電膜ＡＭ１中のＡｌとの反応を防止するバリア導体膜（上記実施の形態１の場合は上記バリア導体膜ＢＲ３に対応し、上記実施の形態２，３の場合は上記バリア導体膜ＢＲ２に対応する）として用いることができる。
アルミニウム（Ａｌ）中での転移拡散の容易さについて、Ｔｉ，Ｎｉ，Ｃｏについて比べると、次のようになる。Ｎｉ，Ｃｏ，Ｔｉ，Ａｌのそれぞれの金属結合半径は、Ｎｉが１．２５オングストローム、Ｃｏが１．２５オングストローム、Ｔｉが１．４５オングストローム、Ａｌが１．４３オングストロームである。なお、Ｃｕの金属結合半径は、１．２８オングストロームである。ＴｉとＡｌとは、それぞれの金属結合半径がほぼ同じであるため、Ａｌ領域とＴｉ領域との間で転移が発生しても歪エネルギーは比較的小さい。一方、Ｔｉの金属結合半径に比べて、Ｎｉ，Ｃｏの金属結合半径はかなり小さいため、Ａｌ領域とＮｉ領域（またはＣｏ領域）との間で転移が発生すると、歪エネルギーが大きくなり、Ｔｉと比較すると、Ｎｉ，Ｃｏは拡散しやすい。
このため、アルミニウム（Ａｌ）中において、Ｔｉと比較して、Ｎｉ，Ｃｏの方が、拡散しやすい。従って、銅ワイヤ中のＣｕとＡｌ含有導電膜ＡＭ１中のＡｌとの反応を防止するバリア導体膜（上記実施の形態１の場合は上記バリア導体膜ＢＲ３に対応し、上記実施の形態２，３の場合は上記バリア導体膜ＢＲ２に対応する）としては、ニッケル（Ｎｉ）膜やコバルト（Ｃｏ）膜よりも、チタン（Ｔｉ）膜の方が有利である。
このため、銅ワイヤ中のＣｕとＡｌ含有導電膜ＡＭ１中のＡｌとの反応を防止するバリア導体膜として、ニッケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜あるいはそれらの積層膜を採用した場合には、そのバリア導体膜の厚みを厚くして、バリア機能を高める（補う）ことが望ましい。それゆえ、上述のような厚さの範囲（好ましくは１００〜５００ｎｍ、より好ましくは２５０〜５００ｎｍ）を採用している。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
その他、上記実施の形態に記載された内容の一部を以下に記載する。
［付記１］
パッドと、前記パッドの一部を露出する開口部を有する絶縁膜と、を有する半導体チップと、
前記半導体チップの前記パッドに電気的に接続された銅ワイヤと、
前記半導体チップおよび前記銅ワイヤを封止する封止樹脂部と、
を有する半導体装置であって、
前記パッドは、アルミニウムを主成分とするＡｌ含有導電膜を有しており、
前記開口部において、前記銅ワイヤと前記Ａｌ含有導電膜との間には、第１導体膜と前記第１導体膜上の第２導体膜とを有する第１積層膜が介在し、前記銅ワイヤは、前記第２導体膜に接合され、
前記第１導体膜は、チタン膜、窒化チタン膜、タンタル膜、窒化タンタル膜、タングステン膜、窒化タングステン膜、チタンタングステン膜、タンタルタングステン膜、ニッケル膜およびコバルト膜から選択された１層以上からなる単層膜または積層膜であり、
前記第２導体膜は、パラジウム、金、ルテニウム、ロジウム、白金およびイリジウムからなる群から選択された１種以上の金属からなり、
前記Ａｌ含有導電膜の上面から、前記開口部内に形成された前記第２導体膜の上面までの高さが、前記Ａｌ含有導電膜の上面から、前記Ａｌ含有導電膜上に形成された前記絶縁膜の上面までの高さよりも、低い、半導体装置。
［付記２］
（ａ）半導体基板を準備する工程、
（ｂ）半導体基板の主面上に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜上に、アルミニウムを主成分とするＡｌ含有導電膜を形成する工程、
（ｄ）前記Ａｌ含有導電膜をパターニングしてパッドを形成する工程、
（ｅ）前記第１絶縁膜上に、前記パッドを覆うように、第２絶縁膜を形成する工程、
（ｆ）前記第２絶縁膜に開口部を形成する工程、
（ｇ）前記開口部から露出する前記パッドに銅ワイヤを電気的に接続する工程、
を有する半導体装置の製造方法であって、
前記（ｃ）工程後で、前記（ｇ）工程前に、
（ｈ）前記Ａｌ含有導電膜上に第１導体膜をスパッタリング法により形成する工程、
を更に有し、
前記（ｈ）工程後で、前記（ｇ）工程前に、
（ｉ）前記第１導体膜上に第２導体膜をスパッタリング法により形成する工程、
を更に有し、
前記第１導体膜は、チタン膜、窒化チタン膜、タンタル膜、窒化タンタル膜、タングステン膜、窒化タングステン膜、チタンタングステン膜、タンタルタングステン膜、ニッケル膜およびコバルト膜から選択された１層以上からなる単層膜または積層膜であり、
前記第２導体膜は、パラジウム、金、ルテニウム、ロジウム、白金およびイリジウムからなる群から選択された１種以上の金属からなり、
前記（ｇ）工程では、前記銅ワイヤが前記第２導体膜に接合される、半導体装置の製造方法。
ＡＭ１ Ａｌ含有導電膜
ＡＭ１０１ アルミニウム膜
ＢＤ１，ＢＤ２ 接合材
ＢＬ 半田ボール
ＢＬＤ 接続端子
ＢＲ１，ＢＲ２，ＢＲ３，ＢＲ４，ＢＲ５，ＢＲ６ バリア導体膜
ＢＲ１０１，ＢＲ１０２ バリア導体膜
ＣＰ，ＣＰ１０１，ＣＰ２０１ 半導体装置
ＤＬ 導電性ランド
ＤＰ ダイパッド
ＧＥ１，ＧＥ２ ゲート電極
ＧＦ ゲート絶縁膜
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５，ＩＬ６ 層間絶縁膜
ＬＤ リード
ＬＭ１，ＬＭ１ａ，ＬＭ１ｂ 積層膜
Ｍ１，Ｍ２，Ｍ３，Ｍ４ 配線
ＭＥ１ 金属膜
ＭＥ１０１ パラジウム膜
ＭＲ１，ＭＲ２ 封止部
ＮＳ ｎ型半導体領域
ＮＷ ｎ型ウエル
ＯＰ，ＯＰ１ 開口部
ＰＡ，ＰＡ１，ＰＡ２ 絶縁膜
ＰＣ 配線基板
ＰＤ，ＰＤ１０１ パッド
ＰＫＧ，ＰＫＧ１，ＰＫＧ２ 半導体装置
ＰＳ ｐ型半導体領域
ＰＷ ｐ型ウエル
Ｑｎ，Ｑｐ ＭＩＳＦＥＴ
ＲＰ１，ＲＰ２，ＲＰ３ フォトレジストパターン
ＳＢ 半導体基板
ＳＨ 開口部
ＳＭ，ＳＭ１，ＳＭ２ 積層膜
ＳＴ 素子分離領域
Ｖ１ プラグ
Ｖ２，Ｖ３，Ｖ４，Ｖ５ ビア部
ＷＡ ワイヤ
ＷＡ１０１ 銅ワイヤ

Claims (20)

  1. 半導体基板と、
    前記半導体基板上に形成された第１絶縁膜と、
    前記第１絶縁膜上に形成されたパッドと、
    前記第１絶縁膜上に、前記パッドを覆うように形成された第２絶縁膜と、
    前記第２絶縁膜に形成され、前記パッドの一部を露出する開口部と、
    を有し、
    前記パッドは、銅ワイヤを電気的に接続するためのパッドであり、アルミニウムを主成分とするＡｌ含有導電膜を有しており、
    前記開口部と平面視で重なる領域の前記Ａｌ含有導電膜上には、第１導体膜と、前記第１導体膜上の第２導体膜とを有する第１積層膜が形成されており、
    前記第１積層膜においては前記第２導体膜が最上層であり、
    前記第１導体膜は、チタン膜、窒化チタン膜、タンタル膜、窒化タンタル膜、タングステン膜、窒化タングステン膜、チタンタングステン膜およびタンタルタングステン膜から選択された１層以上からなる単層膜または積層膜であり、
    前記第２導体膜は、パラジウム、金、ルテニウム、ロジウム、白金およびイリジウムからなる群から選択された１種以上の金属からなる、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第２導体膜は、パラジウム膜である、半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第１導体膜はチタン膜を含み、
    前記チタン膜上に前記第２導体膜が形成されている、半導体装置。
  4. 請求項２記載の半導体装置において、
    前記第１導体膜はチタン膜である、半導体装置。
  5. 請求項２記載の半導体装置において、
    前記第２導体膜は、スパッタリング法により形成されている、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記第２絶縁膜で覆われている部分の前記Ａｌ含有導電膜上には、前記第１導体膜と前記第１導体膜上の前記第２導体膜との積層膜は形成されていない、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記第１導体膜と前記第１導体膜上の前記第２導体膜との積層膜が、前記パッドを構成する前記Ａｌ含有導電膜の上面全体上に形成されている、半導体装置。
  8. 主面にパッドを有する半導体チップと、
    前記半導体チップの前記パッドに電気的に接続された銅ワイヤと、
    前記半導体チップおよび前記銅ワイヤを封止する封止樹脂部と、
    を有する半導体装置であって、
    前記パッドは、アルミニウムを主成分とするＡｌ含有導電膜を有しており、
    前記銅ワイヤと前記Ａｌ含有導電膜との間には、第１導体膜と前記第１導体膜上の第２導体膜とを有する第１積層膜が介在し、
    前記銅ワイヤは、前記第２導体膜に接合され、
    前記第１導体膜は、チタン膜、窒化チタン膜、タンタル膜、窒化タンタル膜、タングステン膜、窒化タングステン膜、チタンタングステン膜およびタンタルタングステン膜から選択された１層以上からなる単層膜または積層膜であり、
    前記第２導体膜は、パラジウム、金、ルテニウム、ロジウム、白金およびイリジウムからなる群から選択された１種以上の金属からなる、半導体装置。
  9. 請求項８記載の半導体装置において、
    前記第２導体膜は、パラジウム膜である、半導体装置。
  10. 請求項９記載の半導体装置において、
    前記第１導体膜はチタン膜を含み、
    前記チタン膜上に前記第２導体膜が形成されている、半導体装置。
  11. 請求項９記載の半導体装置において、
    前記第１導体膜はチタン膜である、半導体装置。
  12. 請求項８記載の半導体装置において、
    前記銅ワイヤと前記第２導体膜との接合界面に、前記銅ワイヤと前記第２導体膜との反応層が形成されている、半導体装置。
  13. （ａ）半導体基板を準備する工程、
    （ｂ）半導体基板の主面上に第１絶縁膜を形成する工程、
    （ｃ）前記第１絶縁膜上に、アルミニウムを主成分とするＡｌ含有導電膜を形成する工程、
    （ｄ）前記Ａｌ含有導電膜をパターニングしてパッドを形成する工程、
    （ｅ）前記第１絶縁膜上に、前記パッドを覆うように、第２絶縁膜を形成する工程、
    （ｆ）前記第２絶縁膜に開口部を形成する工程、
    （ｇ）前記開口部から露出する前記パッドに銅ワイヤを電気的に接続する工程、
    を有する半導体装置の製造方法であって、
    前記（ｃ）工程後で、前記（ｇ）工程前に、
    （ｈ）前記Ａｌ含有導電膜上に第１導体膜を形成する工程、
    を更に有し、
    前記（ｈ）工程後で、前記（ｇ）工程前に、
    （ｉ）前記第１導体膜上に第２導体膜を形成する工程、
    を更に有し、
    前記第１導体膜は、チタン膜、窒化チタン膜、タンタル膜、窒化タンタル膜、タングステン膜、窒化タングステン膜、チタンタングステン膜およびタンタルタングステン膜から選択された１層以上からなる単層膜または積層膜であり、
    前記第２導体膜は、パラジウム、金、ルテニウム、ロジウム、白金およびイリジウムからなる群から選択された１種以上の金属からなり、
    前記（ｇ）工程では、前記銅ワイヤが前記第２導体膜に接合される、半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法において、
    前記（ｉ）工程では、前記第２導体膜をスパッタリング法により形成する、半導体装置の製造方法。
  15. 請求項１４記載の半導体装置の製造方法において、
    前記第２導体膜は、パラジウム膜である、半導体装置の製造方法。
  16. 請求項１５記載の半導体装置の製造方法において、
    前記第１導体膜は、チタン膜である、半導体装置の製造方法。
  17. 請求項１６記載の半導体装置の製造方法において、
    前記（ｈ）工程では、前記第１導体膜をスパッタリング法により形成する、半導体装置の製造方法。
  18. 請求項１３記載の半導体装置の製造方法において、
    前記（ｈ）工程および前記（ｉ）工程は、前記（ｆ）工程後で、前記（ｇ）工程前に行われる、半導体装置の製造方法。
  19. 請求項１３記載の半導体装置の製造方法において、
    前記（ｈ）工程は、前記（ｃ）工程後で、前記（ｄ）工程前に行われ、
    前記（ｄ）工程では、前記Ａｌ含有導電膜と前記Ａｌ含有導電膜上の前記第１導体膜とを含む積層膜をパターニングして前記パッドを形成し、
    前記（ｉ）工程は、前記（ｆ）工程後で、前記（ｇ）工程前に行われる、半導体装置の製造方法。
  20. 請求項１３記載の半導体装置の製造方法において、
    前記（ｈ）工程および前記（ｉ）工程は、前記（ｃ）工程後で、前記（ｄ）工程前に行われ、
    前記（ｄ）工程では、前記Ａｌ含有導電膜と前記Ａｌ含有導電膜上の前記第１導体膜と、前記第１導体膜上の前記第２導体膜とを含む積層膜をパターニングして前記パッドを形成する、半導体装置の製造方法。
JP2015104883A 2014-07-09 2015-05-22 半導体装置およびその製造方法 Active JP6420721B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2015104883A JP6420721B2 (ja) 2014-07-09 2015-05-22 半導体装置およびその製造方法
US14/792,461 US9853005B2 (en) 2014-07-09 2015-07-06 Semiconductor device and method of manufacturing the same
US15/798,741 US20180068964A1 (en) 2014-07-09 2017-10-31 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014141591 2014-07-09
JP2014141591 2014-07-09
JP2015104883A JP6420721B2 (ja) 2014-07-09 2015-05-22 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2016028410A true JP2016028410A (ja) 2016-02-25
JP6420721B2 JP6420721B2 (ja) 2018-11-07

Family

ID=55068150

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015104883A Active JP6420721B2 (ja) 2014-07-09 2015-05-22 半導体装置およびその製造方法

Country Status (2)

Country Link
US (2) US9853005B2 (ja)
JP (1) JP6420721B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017183672A (ja) * 2016-03-31 2017-10-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
WO2017199706A1 (ja) * 2016-05-18 2017-11-23 三菱電機株式会社 電力用半導体装置およびその製造方法
JP2019212840A (ja) * 2018-06-07 2019-12-12 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
JP2021168418A (ja) * 2016-10-12 2021-10-21 富士電機株式会社 半導体装置
WO2024135493A1 (ja) * 2022-12-23 2024-06-27 ソニーセミコンダクタソリューションズ株式会社 光検出装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160380126A1 (en) * 2015-06-25 2016-12-29 David Aaron Randolph Barkhouse Multi-layer barrier for metallization
EP3422393A4 (en) * 2016-02-23 2020-02-05 Renesas Electronics Corporation SEMICONDUCTOR COMPONENT AND PRODUCTION METHOD THEREFOR
US10163801B2 (en) * 2016-10-14 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of chip package with fan-out structure
KR102477989B1 (ko) * 2018-01-10 2022-12-16 삼성디스플레이 주식회사 표시 장치 및 본딩 저항 검사 방법
JP2019169639A (ja) * 2018-03-23 2019-10-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2020072169A (ja) * 2018-10-31 2020-05-07 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US11830836B2 (en) * 2021-10-04 2023-11-28 Nanya Technology Corporation Semiconductor device with wire bond and method for preparing the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6054462A (ja) * 1983-09-05 1985-03-28 Fujitsu Ltd 半導体装置
JPH06196526A (ja) * 1992-12-25 1994-07-15 Toyota Motor Corp 半導体装置の製造方法
JPH088292A (ja) * 1994-05-06 1996-01-12 Texas Instr Inc <Ti> 集積回路の導電性ボンドにおける金属学的安定性を得る方法
WO2007074529A1 (ja) * 2005-12-27 2007-07-05 Fujitsu Limited 半導体装置
JP2010157683A (ja) * 2008-12-03 2010-07-15 Renesas Technology Corp 半導体集積回路装置
WO2013140746A1 (ja) * 2012-03-23 2013-09-26 住友ベークライト株式会社 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3362573B2 (ja) 1995-09-07 2003-01-07 ソニー株式会社 バリアメタルの形成方法
JP2002076051A (ja) 2000-09-01 2002-03-15 Nec Corp 半導体装置のボンディングパッド構造及びボンディング方法
JP2001196413A (ja) 2000-01-12 2001-07-19 Mitsubishi Electric Corp 半導体装置、該半導体装置の製造方法、ｃｍｐ装置、及びｃｍｐ方法
CN1601735B (zh) * 2003-09-26 2010-06-23 松下电器产业株式会社 半导体器件及其制造方法
US8030775B2 (en) * 2007-08-27 2011-10-04 Megica Corporation Wirebond over post passivation thick metal
JP2013004781A (ja) 2011-06-17 2013-01-07 Sanken Electric Co Ltd 半導体装置及び半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6054462A (ja) * 1983-09-05 1985-03-28 Fujitsu Ltd 半導体装置
JPH06196526A (ja) * 1992-12-25 1994-07-15 Toyota Motor Corp 半導体装置の製造方法
JPH088292A (ja) * 1994-05-06 1996-01-12 Texas Instr Inc <Ti> 集積回路の導電性ボンドにおける金属学的安定性を得る方法
WO2007074529A1 (ja) * 2005-12-27 2007-07-05 Fujitsu Limited 半導体装置
JP2010157683A (ja) * 2008-12-03 2010-07-15 Renesas Technology Corp 半導体集積回路装置
WO2013140746A1 (ja) * 2012-03-23 2013-09-26 住友ベークライト株式会社 半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017183672A (ja) * 2016-03-31 2017-10-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
WO2017199706A1 (ja) * 2016-05-18 2017-11-23 三菱電機株式会社 電力用半導体装置およびその製造方法
JP6239214B1 (ja) * 2016-05-18 2017-11-29 三菱電機株式会社 電力用半導体装置およびその製造方法
JP2021168418A (ja) * 2016-10-12 2021-10-21 富士電機株式会社 半導体装置
JP2019212840A (ja) * 2018-06-07 2019-12-12 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
JP7019922B2 (ja) 2018-06-07 2022-02-16 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
WO2024135493A1 (ja) * 2022-12-23 2024-06-27 ソニーセミコンダクタソリューションズ株式会社 光検出装置

Also Published As

Publication number Publication date
US9853005B2 (en) 2017-12-26
US20180068964A1 (en) 2018-03-08
JP6420721B2 (ja) 2018-11-07
US20160013142A1 (en) 2016-01-14

Similar Documents

Publication Publication Date Title
JP6420721B2 (ja) 半導体装置およびその製造方法
US10818601B1 (en) Semiconductor device and method of manufacturing the same
US7919835B2 (en) Semiconductor device and method for manufacturing the same
JP6425532B2 (ja) 半導体装置
WO2016075791A1 (ja) 半導体装置およびその製造方法
US8742577B2 (en) Semiconductor package having an anti-contact layer
JP2018006391A (ja) 半導体装置およびその製造方法
JP2016213222A (ja) 半導体装置およびその製造方法
TW201921623A (zh) 半導體裝置及其製造方法
US20180005967A1 (en) Semiconductor device and method of manufacturing the semiconductor device
JP2012146720A (ja) 半導体装置およびその製造方法
JP2019169639A (ja) 半導体装置およびその製造方法
TW201816970A (zh) 半導體裝置及其製造方法
US11355441B2 (en) Semiconductor device
KR102320821B1 (ko) 반도체 패키지
JP5960549B2 (ja) 半導体装置の製造方法
CN114203672A (zh) 布线结构、其制造方法以及具有其的集成电路芯片
JP2012119444A (ja) 半導体装置
JP2012227379A (ja) 半導体装置および半導体装置の製造方法
KR20130054005A (ko) Ｔｓｖ를 포함하는 반도체 소자
TWI479617B (zh) 半導體結構及其製造方法
TW200931641A (en) Liner for tungsten/silicon dioxide interface in memory
JP2016139711A (ja) 半導体装置およびその製造方法
JP2015070209A (ja) 半導体装置およびその製造方法
TW202341387A (zh) 半導體裝置及其製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171127

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180717

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180719

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180910

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181002

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181012

R150 Certificate of patent or registration of utility model

Ref document number: 6420721

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150