JP3362573B2 - バリアメタルの形成方法 - Google Patents
バリアメタルの形成方法Info
- Publication number
- JP3362573B2 JP3362573B2 JP23040695A JP23040695A JP3362573B2 JP 3362573 B2 JP3362573 B2 JP 3362573B2 JP 23040695 A JP23040695 A JP 23040695A JP 23040695 A JP23040695 A JP 23040695A JP 3362573 B2 JP3362573 B2 JP 3362573B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- barrier metal
- layer
- metal
- barrier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00015—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed as prior art
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Description
【０００１】
【発明の属する技術分野】本発明はバリアメタルの形成
方法に関し、詳しくはフリップチップＩＣのバンプの下
地となるバリアメタルの形成方法に関する。
方法に関し、詳しくはフリップチップＩＣのバンプの下
地となるバリアメタルの形成方法に関する。
【０００２】
【従来の技術】電子機器の小型化をより一層進展させる
ためには、部品実装密度を如何に向上させるかが重要な
ポイントとなる。こと半導体ＩＣに関しても、従来のパ
ッケージ実装の代替えとして、フリップチップによる高
密度実装技術の開発が盛んに行われている。フリップチ
ップ実装法には、Ａｕスタッドバンプ法や半田ボールバ
ンプ法等いくつかの手法があるが、いずれの場合も半導
体ＩＣの電極パッドとバンプ材料との間には、密着性向
上や相互拡散防止等を目的にバリアメタルが使われる。
半田ボールバンプの場合、このバリアメタルがバンプの
仕上がり形状を決定する役目をなす意味から、ＢＬＭ
（Ｂａｌｌ Ｌｉｍｉｔｔｉｎｇ Ｍｅｔａｌ）とも呼
ばれている。半田バンプに於けるＢＬＭ膜の構造として
は、Ｃｒ、Ｃｕ、Ａｕの三層構造が最も一般的である。
このうち、下層のＣｒ層は電極パッドとの密着層とし
て、Ｃｕ膜は半田の拡散防止層として、上層のＡｕ金属
膜はＣｕの酸化防止膜としてそれぞれ作用する。
ためには、部品実装密度を如何に向上させるかが重要な
ポイントとなる。こと半導体ＩＣに関しても、従来のパ
ッケージ実装の代替えとして、フリップチップによる高
密度実装技術の開発が盛んに行われている。フリップチ
ップ実装法には、Ａｕスタッドバンプ法や半田ボールバ
ンプ法等いくつかの手法があるが、いずれの場合も半導
体ＩＣの電極パッドとバンプ材料との間には、密着性向
上や相互拡散防止等を目的にバリアメタルが使われる。
半田ボールバンプの場合、このバリアメタルがバンプの
仕上がり形状を決定する役目をなす意味から、ＢＬＭ
（Ｂａｌｌ Ｌｉｍｉｔｔｉｎｇ Ｍｅｔａｌ）とも呼
ばれている。半田バンプに於けるＢＬＭ膜の構造として
は、Ｃｒ、Ｃｕ、Ａｕの三層構造が最も一般的である。
このうち、下層のＣｒ層は電極パッドとの密着層とし
て、Ｃｕ膜は半田の拡散防止層として、上層のＡｕ金属
膜はＣｕの酸化防止膜としてそれぞれ作用する。
【０００３】このＢＬＭ膜をＩＣのＡｌ電極パッド上に
パターンニングした後、半田を成膜し、加熱して最終的
にボール状のバンプを形成する。その工程の例を図１を
参照して説明する。
パターンニングした後、半田を成膜し、加熱して最終的
にボール状のバンプを形成する。その工程の例を図１を
参照して説明する。
【０００４】フリップチップＩＣの接合部は、シリコン
等の半導体基体２の上にＡｌ等の電極パッド３をスパッ
タやエッチングを用いて形成し、ポリイミドやシリコン
窒化膜等による表面保護膜４ａを全面に被覆した後、電
極パッド３上に接続孔５を形成して、ＢＬＭ膜６を形成
する（図１（ａ）参照）。さらに、ＢＬＭ膜６の上に、
接続孔５を有するレジスト膜７を形成し（図１（ｂ）参
照）、その全面に半田膜８を成膜して（図１（ｃ）参
照）、リフトオフによるパターンニングを行った後（図
１（ｄ）参照）、加熱し半田を溶融して、最終的に図１
（ｅ）に示すような半田のボール状バンプ９を形成す
る。（ウエットバック工程と称される）。
等の半導体基体２の上にＡｌ等の電極パッド３をスパッ
タやエッチングを用いて形成し、ポリイミドやシリコン
窒化膜等による表面保護膜４ａを全面に被覆した後、電
極パッド３上に接続孔５を形成して、ＢＬＭ膜６を形成
する（図１（ａ）参照）。さらに、ＢＬＭ膜６の上に、
接続孔５を有するレジスト膜７を形成し（図１（ｂ）参
照）、その全面に半田膜８を成膜して（図１（ｃ）参
照）、リフトオフによるパターンニングを行った後（図
１（ｄ）参照）、加熱し半田を溶融して、最終的に図１
（ｅ）に示すような半田のボール状バンプ９を形成す
る。（ウエットバック工程と称される）。
【０００５】この際、最後のウエットバック工程の熱処
理条件によっては、バンプの密着強度が低下してしま
い、プリント配線基板へのチップ実装時にバンプがチッ
プから欠落したり、Ａｌ電極との電気的コンタクト特性
に不良が生じる等の問題が起きる。これらの問題は、主
としてＣｕ層の半田に対するバリア効果が充分に得られ
ていないことが原因であり、種々の熱処理によってＣｕ
中を半田が拡散してＣｕ層を分離したり、下層のＣｒ層
にまで半田が達してしまうことで、Ａｌ電極パッドと半
田バンプとの界面での密着力が大きく低下するために生
じている。こうした背景から、半田の熱拡散に対するバ
リア効果に優れるＢＬＭ膜の成膜方法を確立することが
必要となっている。
理条件によっては、バンプの密着強度が低下してしま
い、プリント配線基板へのチップ実装時にバンプがチッ
プから欠落したり、Ａｌ電極との電気的コンタクト特性
に不良が生じる等の問題が起きる。これらの問題は、主
としてＣｕ層の半田に対するバリア効果が充分に得られ
ていないことが原因であり、種々の熱処理によってＣｕ
中を半田が拡散してＣｕ層を分離したり、下層のＣｒ層
にまで半田が達してしまうことで、Ａｌ電極パッドと半
田バンプとの界面での密着力が大きく低下するために生
じている。こうした背景から、半田の熱拡散に対するバ
リア効果に優れるＢＬＭ膜の成膜方法を確立することが
必要となっている。
【０００６】
【発明が解決しようとする課題】そこで本発明の課題
は、フリップチップＩＣ等のボールバンプ形成の際のバ
リアメタル（ＢＬＭ膜）の形成方法を改良し、半田の熱
拡散を生じない等のバリア効果の良いバリアメタルの形
成方法を提供することである。
は、フリップチップＩＣ等のボールバンプ形成の際のバ
リアメタル（ＢＬＭ膜）の形成方法を改良し、半田の熱
拡散を生じない等のバリア効果の良いバリアメタルの形
成方法を提供することである。
【０００７】
【課題を解決するための手段】かかる課題を解決するた
めに、請求項１の発明に係るバリアメタルの形成方法
は、半導体基体に設けたＡｌ電極パッド上に表面保護膜
を形成し、表面保護膜に開口部を形成し、表面保護膜上
にフォトレジスト膜を設け、フォトレジスト膜上および
Ａｌ電極パッド上にＡｌ電極パッドとの密着層を設け、
密着層上に、結晶粒界に金属間化合物を形成し得る異種
金属を含有したターゲットを用いてスパッタによりバリ
アメタル層を設け、バリアメタル層上にバリアメタル層
の酸化防止層を設け、この後、フォトレジスト膜を剥離
するとともにフォトレジスト膜上の密着層、バリアメタ
ル層および酸化防止層をリフトオフし、さらに、アニー
ルを施してバリアメタル層の結晶粒界に異種金属の金属
間化合物を偏析させる構成とし、半田の熱拡散を防止す
る。
めに、請求項１の発明に係るバリアメタルの形成方法
は、半導体基体に設けたＡｌ電極パッド上に表面保護膜
を形成し、表面保護膜に開口部を形成し、表面保護膜上
にフォトレジスト膜を設け、フォトレジスト膜上および
Ａｌ電極パッド上にＡｌ電極パッドとの密着層を設け、
密着層上に、結晶粒界に金属間化合物を形成し得る異種
金属を含有したターゲットを用いてスパッタによりバリ
アメタル層を設け、バリアメタル層上にバリアメタル層
の酸化防止層を設け、この後、フォトレジスト膜を剥離
するとともにフォトレジスト膜上の密着層、バリアメタ
ル層および酸化防止層をリフトオフし、さらに、アニー
ルを施してバリアメタル層の結晶粒界に異種金属の金属
間化合物を偏析させる構成とし、半田の熱拡散を防止す
る。
【０００８】請求項２の発明に係るバリアメタルの形成
方法は、アニールは１００℃〜４００℃以下の温度で、
且つ低酸素濃度の雰囲気下で行うことを特徴とする請求
項１記載のバリアメタルの形成方法の構成とし、半田の
熱拡散を防止する。
方法は、アニールは１００℃〜４００℃以下の温度で、
且つ低酸素濃度の雰囲気下で行うことを特徴とする請求
項１記載のバリアメタルの形成方法の構成とし、半田の
熱拡散を防止する。
【０００９】請求項３の発明に係るバリアメタルの形成
方法はターゲットがＳｎ、Ｔｉ、Ａｌ、Ｍｇ、Ｓｉ、Ｐ
ｔ、Ｐｄ、Ｓｃ、Ｃｒ、Ｔａ、Ｃｕから選ばれた少なく
とも１種類の金属を不純物として含有し、Ｃｕ、Ｎｉ、
Ｔｉ、Ｗ、Ａｇ、Ｍｏから選ばれた少なくとも１種類の
金属を基にする金属材料であることを特徴とする請求項
１記載のバリアメタルの形成方法の構成とし（但し、同
種金属の組み合わせは除外する）、半田の熱拡散を防止
する。
方法はターゲットがＳｎ、Ｔｉ、Ａｌ、Ｍｇ、Ｓｉ、Ｐ
ｔ、Ｐｄ、Ｓｃ、Ｃｒ、Ｔａ、Ｃｕから選ばれた少なく
とも１種類の金属を不純物として含有し、Ｃｕ、Ｎｉ、
Ｔｉ、Ｗ、Ａｇ、Ｍｏから選ばれた少なくとも１種類の
金属を基にする金属材料であることを特徴とする請求項
１記載のバリアメタルの形成方法の構成とし（但し、同
種金属の組み合わせは除外する）、半田の熱拡散を防止
する。
【００１０】
【実施例】以下、図１ないし図３を参照して本発明のバ
リアメタルの形成方法について説明する。
リアメタルの形成方法について説明する。
【００１１】実施例１
本実施例は、半田のボール状バンプ形成プロセスにおけ
るＢＬＭ（ＢａｌｌＬｉｍｉｔｔｉｎｇ Ｍｅｔａｌ）
膜の形成方法に本発明を適用したものである。本実施例
において、サンプルとして使用した被処理基板１（ウエ
ハ）は、図２（ａ）に示す様に、半導体基体２のアルミ
ニューム（Ａｌ）から成る電極パッド３上にポリイミド
またはシリコン窒化膜等のパッシベイション膜（表面保
護膜）４ａを形成し、所定の寸法に接続孔５が穿孔さ
れ、さらにその上層にフォトレジスト膜４ｂがパッシベ
イション膜４ａよりも大きな開口径でパターニングされ
たものを準備した。
るＢＬＭ（ＢａｌｌＬｉｍｉｔｔｉｎｇ Ｍｅｔａｌ）
膜の形成方法に本発明を適用したものである。本実施例
において、サンプルとして使用した被処理基板１（ウエ
ハ）は、図２（ａ）に示す様に、半導体基体２のアルミ
ニューム（Ａｌ）から成る電極パッド３上にポリイミド
またはシリコン窒化膜等のパッシベイション膜（表面保
護膜）４ａを形成し、所定の寸法に接続孔５が穿孔さ
れ、さらにその上層にフォトレジスト膜４ｂがパッシベ
イション膜４ａよりも大きな開口径でパターニングされ
たものを準備した。
【００１２】このウエハ１をスパッタ装置にセットし、
高周波プラズマによる成膜前処理を行った後（図２
（ｂ）参照）、以下の条件でＢＬＭ膜を成膜した。 １．Ｔｉ膜の成膜（Ａｌとの密着層形成） ＤＣ電力：４．０ｋＷ、Ａｒ：１００ｓｃｃｍ、圧力：
０．７Ｐａ、ウエハステージ：室温、厚さ：０．１μｍ ２．Ｃｕ−Ｔｉの成膜（半田のバリアメタル形成） Ｃｕ−３％Ｔｉ合金ターゲットを使用 ＤＣ電力：６．０ｋＷ、Ａｒ：１００ｓｃｃｍ、圧力：
０．７Ｐａ、ウエハステージ：室温、厚さ：１．０μｍ ３．Ａｕ成膜（バリアメタルの酸化防止膜形成） ＤＣ電力：４．０ｋＷ、Ａｒ：１００ｓｃｃｍ、圧力：
０．７Ｐａ、ウエハステージ：室温、厚さ：０．１μｍ
高周波プラズマによる成膜前処理を行った後（図２
（ｂ）参照）、以下の条件でＢＬＭ膜を成膜した。 １．Ｔｉ膜の成膜（Ａｌとの密着層形成） ＤＣ電力：４．０ｋＷ、Ａｒ：１００ｓｃｃｍ、圧力：
０．７Ｐａ、ウエハステージ：室温、厚さ：０．１μｍ ２．Ｃｕ−Ｔｉの成膜（半田のバリアメタル形成） Ｃｕ−３％Ｔｉ合金ターゲットを使用 ＤＣ電力：６．０ｋＷ、Ａｒ：１００ｓｃｃｍ、圧力：
０．７Ｐａ、ウエハステージ：室温、厚さ：１．０μｍ ３．Ａｕ成膜（バリアメタルの酸化防止膜形成） ＤＣ電力：４．０ｋＷ、Ａｒ：１００ｓｃｃｍ、圧力：
０．７Ｐａ、ウエハステージ：室温、厚さ：０．１μｍ
【００１３】ＢＬＭ成膜後の状態を図２（ｃ）に示す。
高周波プラズマによる成膜前処理によって、オーバーハ
ング状に形状制御された下地レジストパターンの側壁面
には、メタルが成膜されることなく、ＢＬＭ膜６は電極
パッド３上の接続孔５とフォトレジスト膜４ｂ上で分断
された。そして、この状態のウエハ１をレジスト剥離液
に浸して加熱揺動処理した結果、図２（ｄ）に示す様
に、フォトレジスト膜４ｂ上に成膜された不要なＢＬＭ
膜は、レジスト剥離と同時にリフトオフされ、接続孔５
の所定の場所へＢＬＭ膜のパターンが形成された。
高周波プラズマによる成膜前処理によって、オーバーハ
ング状に形状制御された下地レジストパターンの側壁面
には、メタルが成膜されることなく、ＢＬＭ膜６は電極
パッド３上の接続孔５とフォトレジスト膜４ｂ上で分断
された。そして、この状態のウエハ１をレジスト剥離液
に浸して加熱揺動処理した結果、図２（ｄ）に示す様
に、フォトレジスト膜４ｂ上に成膜された不要なＢＬＭ
膜は、レジスト剥離と同時にリフトオフされ、接続孔５
の所定の場所へＢＬＭ膜のパターンが形成された。
【００１４】次に、この状態のウエハを加熱処理装置に
セットし、以下の条件でアニール処理した。 条件：窒素雰囲気、酸素濃度５０ｐｐｍ以下、温度３０
０℃、時間３０分 この結果、バリアメタルのＣｕ層の結晶粒界にはＣｕＴ
ｉ化合物が偏析し、粒界強度が増加した。
セットし、以下の条件でアニール処理した。 条件：窒素雰囲気、酸素濃度５０ｐｐｍ以下、温度３０
０℃、時間３０分 この結果、バリアメタルのＣｕ層の結晶粒界にはＣｕＴ
ｉ化合物が偏析し、粒界強度が増加した。
【００１５】この後、高融点半田（Ｐｂ：Ｓｎ＝９７：
３）の成膜とパターンニングを行い（図１（ａ）〜
（ｄ）参照）、ウエットバック工程でフラックス塗布と
加熱処理を行った結果、図１（ｅ）に示す様に半田のボ
ール状バンプ９が形成できた。
３）の成膜とパターンニングを行い（図１（ａ）〜
（ｄ）参照）、ウエットバック工程でフラックス塗布と
加熱処理を行った結果、図１（ｅ）に示す様に半田のボ
ール状バンプ９が形成できた。
【００１６】この様にしてバンプが形成されたＩＣチッ
プを印刷配線基板上にフリップチップ実装した製品は、
過酷な条件下で熱サイクル試験を施した場合でも、ＢＬ
Ｍ膜の半田に対するバリア効果が向上した結果、半田バ
ンプとＡｌ電極パッドとのコンタクト界面での電気特性
や密着度の劣化を招くことがなくなり、製品の信頼性及
び耐久性が大幅に改善された。
プを印刷配線基板上にフリップチップ実装した製品は、
過酷な条件下で熱サイクル試験を施した場合でも、ＢＬ
Ｍ膜の半田に対するバリア効果が向上した結果、半田バ
ンプとＡｌ電極パッドとのコンタクト界面での電気特性
や密着度の劣化を招くことがなくなり、製品の信頼性及
び耐久性が大幅に改善された。
【００１７】尚、図３に示すスパッタ装置は良く知られ
た平行平板型の高周波プラズマ装置であるが、その構成
と動作について簡単に説明する。まず基板ステージ１１
上には、被処理基板１２が載置され、所定間隔をおいて
陽極板１３が配置され、これらは密閉室１４内に置かれ
る。密閉室１４内にはＡｒガスが供給される。そして、
基板ステージ１１には結合コンデンサ１５を通じて、高
周波電源１６が接続される。一方、陽極板１３は接地さ
れる。
た平行平板型の高周波プラズマ装置であるが、その構成
と動作について簡単に説明する。まず基板ステージ１１
上には、被処理基板１２が載置され、所定間隔をおいて
陽極板１３が配置され、これらは密閉室１４内に置かれ
る。密閉室１４内にはＡｒガスが供給される。そして、
基板ステージ１１には結合コンデンサ１５を通じて、高
周波電源１６が接続される。一方、陽極板１３は接地さ
れる。
【００１８】この構成によって、基板ステージ１１と陽
極板１３の間にプラズマが発生され基板ステージ１１上
に載置された被処理基板１２を前処理できる。
極板１３の間にプラズマが発生され基板ステージ１１上
に載置された被処理基板１２を前処理できる。
【００１９】実施例２
本実施例は、同じく半田のボール状バンプ形成プロセス
におけるＢＬＭ膜の形成に本発明を適用した他の例であ
り、図２を参照しながら説明する。本実施例においてサ
ンプルとして使用したウエハは、前述の実施例で用いた
ものと同じである（図２（ａ）参照）。このウエハ１を
スパッタ装置にセットし、高周波プラズマによる成膜前
処理を行った後（図２（ｂ）参照）、以下の条件でＢＬ
Ｍ膜を成膜した。
におけるＢＬＭ膜の形成に本発明を適用した他の例であ
り、図２を参照しながら説明する。本実施例においてサ
ンプルとして使用したウエハは、前述の実施例で用いた
ものと同じである（図２（ａ）参照）。このウエハ１を
スパッタ装置にセットし、高周波プラズマによる成膜前
処理を行った後（図２（ｂ）参照）、以下の条件でＢＬ
Ｍ膜を成膜した。
【００２０】条件
１．Ｃｒ成膜（Ａｌとの密着層形成）
ＤＣ電力：４．０ｋＷ、Ａｒ：１００ｓｃｃｍ、圧力：
０．７Ｐａ、ウエハステージ：室温、厚さ：０．１μｍ ２．Ｃｕ−Ｓｎの成膜（半田のバリアメタル形成） Ｃｕ−３％Ｓｎ合金ターゲットを使用 ＤＣ電力：６．０ｋＷ、Ａｒ：１００ｓｃｃｍ、圧力：
０．７Ｐａ、ウエハステージ：室温、厚さ：１．０μｍ ３．Ａｕ成膜（バリアメタルの酸化防止膜形成） ＤＣ電力：４．０ｋＷ、Ａｒ：１００ｓｃｃｍ、圧力：
０．７Ｐａ、ウエハステージ：室温、厚さ：０．１μｍ
０．７Ｐａ、ウエハステージ：室温、厚さ：０．１μｍ ２．Ｃｕ−Ｓｎの成膜（半田のバリアメタル形成） Ｃｕ−３％Ｓｎ合金ターゲットを使用 ＤＣ電力：６．０ｋＷ、Ａｒ：１００ｓｃｃｍ、圧力：
０．７Ｐａ、ウエハステージ：室温、厚さ：１．０μｍ ３．Ａｕ成膜（バリアメタルの酸化防止膜形成） ＤＣ電力：４．０ｋＷ、Ａｒ：１００ｓｃｃｍ、圧力：
０．７Ｐａ、ウエハステージ：室温、厚さ：０．１μｍ
【００２１】次に、実施例１と同様にしてリフトオフに
よるＢＬＭ膜のパターンニングを行い、以下の条件でア
ニール処理した。 条件：窒素雰囲気、酸素濃度５０ｐｐｍ以下、温度３０
０℃、時間３０分 この結果、バリアメタルのＣｕ層の結晶粒界にはＣｕＳ
ｎ化合物が偏析し、粒界強度が増加した。この後、高融
点半田のパターンニングとウエットバック処理を行った
結果、実施例１と同様に図１（ｅ）に示すごとく、半田
のボール状バンプが形成された。最終的に金属膜（ＢＬ
Ｍ膜）の良好なパターン形成を実現できた。
よるＢＬＭ膜のパターンニングを行い、以下の条件でア
ニール処理した。 条件：窒素雰囲気、酸素濃度５０ｐｐｍ以下、温度３０
０℃、時間３０分 この結果、バリアメタルのＣｕ層の結晶粒界にはＣｕＳ
ｎ化合物が偏析し、粒界強度が増加した。この後、高融
点半田のパターンニングとウエットバック処理を行った
結果、実施例１と同様に図１（ｅ）に示すごとく、半田
のボール状バンプが形成された。最終的に金属膜（ＢＬ
Ｍ膜）の良好なパターン形成を実現できた。
【００２２】本実施例を用いて、バンプを形成したＩＣ
チップを印刷配線基板上にフリップチップ実装した製品
についても、ＢＬＭ膜の半田に対するバリア効果が向上
した結果、過酷な熱サイクル試験を施した場合の半田バ
ンプとＡｌ電極パッドとのコンタクト界面での電気特性
や密着強度の劣化が抑制され、製品の信頼性および耐久
性が大幅に改善された。さらに、本実施例の場合、アニ
ール処理によってバリアメタルの結晶粒界にＣｕＳｎ化
合物が均一に析出するため、バリアメタルのＣｕと半田
中のＳｎとの相互拡散速度の違いに起因して従来頻繁に
生じていたバリアメタル中のボイド不良（カーケンダル
効果）の発生も完全に抑制されるようになった。
チップを印刷配線基板上にフリップチップ実装した製品
についても、ＢＬＭ膜の半田に対するバリア効果が向上
した結果、過酷な熱サイクル試験を施した場合の半田バ
ンプとＡｌ電極パッドとのコンタクト界面での電気特性
や密着強度の劣化が抑制され、製品の信頼性および耐久
性が大幅に改善された。さらに、本実施例の場合、アニ
ール処理によってバリアメタルの結晶粒界にＣｕＳｎ化
合物が均一に析出するため、バリアメタルのＣｕと半田
中のＳｎとの相互拡散速度の違いに起因して従来頻繁に
生じていたバリアメタル中のボイド不良（カーケンダル
効果）の発生も完全に抑制されるようになった。
【００２３】以上、本発明を２種類の実施例に基づいて
説明したが、本発明はこれらの実施例に何ら限定される
ものではない。例えば、バリアメタルを形成する合金タ
ーゲットとして本実施例では、Ｃｕ−Ｔｉ合金、Ｃｕ−
Ｓｎ合金を用いた例を示したが、これ以外にもＣｕ−Ｎ
ｉ合金、Ｃｕ−Ｐｔ合金、Ｃｕ−Ｐｔ合金、Ｃｕ−Ａｌ
合金、Ｎｉ−Ａｌ合金、Ｎｉ−Ｐｔ合金、Ｎｉ−Ｐｄ合
金、Ｎｉ−Ｃｕ合金、Ｔｉ−Ｗ、Ｗ−Ｍｇ、Ａｇ−Ｓ
ｉ、Ｍｏ−Ｓｃ、Ｃｕ−Ｔａ、Ｃｕ−Ｓｉ合金を用いる
ことができる。
説明したが、本発明はこれらの実施例に何ら限定される
ものではない。例えば、バリアメタルを形成する合金タ
ーゲットとして本実施例では、Ｃｕ−Ｔｉ合金、Ｃｕ−
Ｓｎ合金を用いた例を示したが、これ以外にもＣｕ−Ｎ
ｉ合金、Ｃｕ−Ｐｔ合金、Ｃｕ−Ｐｔ合金、Ｃｕ−Ａｌ
合金、Ｎｉ−Ａｌ合金、Ｎｉ−Ｐｔ合金、Ｎｉ−Ｐｄ合
金、Ｎｉ−Ｃｕ合金、Ｔｉ−Ｗ、Ｗ−Ｍｇ、Ａｇ−Ｓ
ｉ、Ｍｏ−Ｓｃ、Ｃｕ−Ｔａ、Ｃｕ−Ｓｉ合金を用いる
ことができる。
【００２４】また本実施例ではバリアメタルのパターン
形成方法として、フォトレジストのリフトオフを用いた
例を示したが、それ以外のエッチング方法等を用いた製
法への適用も可能である。さらに、本実施例ではバリア
メタルのパターン形成方法として、真空蒸着による成膜
とフォトレジストのリフトオフを用いて説明したが、そ
れ以外の電解メッキ等を用いた製法への適用も可能であ
る。それ以外にも、サンプル構造、メタル成膜条件、ア
ニール条件等発明の主旨を逸脱しない範囲で適宜選択可
能であることは言うまでもない。
形成方法として、フォトレジストのリフトオフを用いた
例を示したが、それ以外のエッチング方法等を用いた製
法への適用も可能である。さらに、本実施例ではバリア
メタルのパターン形成方法として、真空蒸着による成膜
とフォトレジストのリフトオフを用いて説明したが、そ
れ以外の電解メッキ等を用いた製法への適用も可能であ
る。それ以外にも、サンプル構造、メタル成膜条件、ア
ニール条件等発明の主旨を逸脱しない範囲で適宜選択可
能であることは言うまでもない。
【００２５】
【発明の効果】本発明の採用により、バリアメタルのＣ
ｕやＮｉの結晶粒界が強化され、半田の熱拡散を効果的
に防止できる。これにより、バンプが形成されたＩＣチ
ップを印刷配線基板上にフリップチップ実装して組立て
られた製品の信頼性や耐久性を大幅に向上することがで
きる。したがって、本発明によれば、更に微細化の進ん
だデザインルールに基づいて設計され、高集積度、高性
能、高信頼性が要求される半導体装置の製造に極めて有
効である。
ｕやＮｉの結晶粒界が強化され、半田の熱拡散を効果的
に防止できる。これにより、バンプが形成されたＩＣチ
ップを印刷配線基板上にフリップチップ実装して組立て
られた製品の信頼性や耐久性を大幅に向上することがで
きる。したがって、本発明によれば、更に微細化の進ん
だデザインルールに基づいて設計され、高集積度、高性
能、高信頼性が要求される半導体装置の製造に極めて有
効である。
【図１】 半田のボール状バンプの製造工程におけるウ
エハの側断面図であり、（ａ）は電極パッド上にＢＬＭ
膜が成膜された状態、（ｂ）はレジスト膜が形成された
状態、（ｃ）はウエハ全面に半田膜が成膜された状態、
（ｄ）は不要な半田膜が除去された状態、（ｅ）はウエ
ットバック工程によって半田のボール状バンプが形成さ
れた状態を示す。
エハの側断面図であり、（ａ）は電極パッド上にＢＬＭ
膜が成膜された状態、（ｂ）はレジスト膜が形成された
状態、（ｃ）はウエハ全面に半田膜が成膜された状態、
（ｄ）は不要な半田膜が除去された状態、（ｅ）はウエ
ットバック工程によって半田のボール状バンプが形成さ
れた状態を示す。
【図２】 ＢＬＭ膜が形成されるまでの各工程における
ウエハの側断面図であり、（ａ）はフォトレジスト膜が
形成された状態、（ｂ）は高周波プラズマによる成膜前
処理によって、フォトレジストパターンの開口端がオー
バーハング状に変化した状態、（ｃ）はウエハ全面にＢ
ＬＭ膜が成膜された状態、（ｄ）はＢＬＭ膜のパターン
ニングが終了した状態を示す。
ウエハの側断面図であり、（ａ）はフォトレジスト膜が
形成された状態、（ｂ）は高周波プラズマによる成膜前
処理によって、フォトレジストパターンの開口端がオー
バーハング状に変化した状態、（ｃ）はウエハ全面にＢ
ＬＭ膜が成膜された状態、（ｄ）はＢＬＭ膜のパターン
ニングが終了した状態を示す。
【図３】 成膜前処理に用いる平行平板型プラズマ処理
装置の概略の原理図である。
装置の概略の原理図である。
１ ウエハ（被処理基板）
２ 半導体基体
３ 電極パッド
４ａ パッシベーション膜（表面保護膜）
４ｂ フォトレジスト膜
５ 接続孔
６ バリアメタル（ＢＬＭ膜）
７ レジスト膜
８ 半田膜
９ バンプ
１０ 平行平板型高周波プラズマ装置
１１ 基板ステージ（陰極板）
１２ 被処理基板
１３ 陽極板
１４ 密閉室
１５ 結合コンデンサ
１６ 高周波電源
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 21/92 ６０４Ｎ
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/60
C23C 14/34
C23C 14/58
H01L 21/203
H01L 21/285
Claims (3)
- 【請求項１】 半導体基体に設けたＡｌ電極パッド上に
表面保護膜を形成し、前記表面保護膜に開口部を形成
し、 前記表面保護膜上にフォトレジスト膜を設け、 前記フォトレジスト膜上および前記Ａｌ電極パッド上に
前記Ａｌ電極パッドとの密着層を設け、 前記密着層上に、結晶粒界に金属間化合物を形成し得る
異種金属を含有したターゲットを用いてスパッタにより
バリアメタル層を設け、 前記バリアメタル層上に前記バリアメタル層の酸化防止
層を設け、 この後、前記フォトレジスト膜を剥離するとともに前記
フォトレジスト膜上の前記密着層、前記バリアメタル層
および前記酸化防止層をリフトオフし、 さらに、アニールを施して前記バリアメタル層の結晶粒
界に前記異種金属の金属間化合物を偏析させる ことを特
徴とするバリアメタルの形成方法。 - 【請求項２】 前記アニールは１００℃〜４００℃以下
の温度で、且つ低酸素濃度の雰囲気下で行うことを特徴
とする請求項１記載のバリアメタルの形成方法。 - 【請求項３】 前記ターゲットがＳｎ、Ｔｉ、Ａｌ、Ｍ
ｇ、Ｓｉ、Ｐｔ、Ｐｄ、Ｓｃ、Ｃｒ、Ｔａ、Ｃｕから選
ばれた少なくとも１種類の金属を不純物として含有し、
Ｃｕ、Ｎｉ、Ｔｉ、Ｗ、Ａｇ、Ｍｏから選ばれた少なく
とも１種類の金属を基にする金属材料であることを特徴
とする請求項１記載のバリアメタルの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23040695A JP3362573B2 (ja) | 1995-09-07 | 1995-09-07 | バリアメタルの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23040695A JP3362573B2 (ja) | 1995-09-07 | 1995-09-07 | バリアメタルの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0974097A JPH0974097A (ja) | 1997-03-18 |
| JP3362573B2 true JP3362573B2 (ja) | 2003-01-07 |
Family
ID=16907392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23040695A Expired - Lifetime JP3362573B2 (ja) | 1995-09-07 | 1995-09-07 | バリアメタルの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3362573B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005041290A1 (ja) * | 2003-10-24 | 2005-05-06 | Nikko Materials Co., Ltd. | ニッケル合金スパッタリングターゲット及びニッケル合金薄膜 |
| JP6420721B2 (ja) | 2014-07-09 | 2018-11-07 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| CN105870093B (zh) * | 2016-05-25 | 2021-02-02 | 武汉光谷创元电子有限公司 | 导体柱及其制造方法、封装芯片的方法和芯片倒装产品 |
| CN107022747B (zh) * | 2017-04-05 | 2019-12-31 | 武汉光谷创元电子有限公司 | 微波介质部件及其制造方法 |
| US20230072996A1 (en) * | 2020-02-05 | 2023-03-09 | Ishihara Chemical Co., Ltd. | STRUCTURE CONTAINING Sn LAYER OR Sn ALLOY LAYER |
-
1995
- 1995-09-07 JP JP23040695A patent/JP3362573B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0974097A (ja) | 1997-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| USRE46147E1 (en) | Semiconductor device and method of fabricating the same | |
| US4087314A (en) | Bonding pedestals for semiconductor devices | |
| US5134460A (en) | Aluminum bump, reworkable bump, and titanium nitride structure for tab bonding | |
| US6130170A (en) | Process improvements for titanium-tungsten etching in the presence of electroplated C4's | |
| US6222279B1 (en) | Solder bump fabrication methods and structures including a titanium barrier layer | |
| US5492235A (en) | Process for single mask C4 solder bump fabrication | |
| US4463059A (en) | Layered metal film structures for LSI chip carriers adapted for solder bonding and wire bonding | |
| US7642647B2 (en) | Semiconductor device | |
| KR100482721B1 (ko) | 배선 기판 및 그 제조 방법, 반도체 장치 및 그 제조방법, 및 전자 기기 | |
| US7863741B2 (en) | Semiconductor chip and manufacturing method thereof | |
| JP2003031576A (ja) | 半導体素子及びその製造方法 | |
| JPH0818205A (ja) | 電気めっきはんだ端子およびその製造方法 | |
| EP2100328A1 (en) | Solder bump/under bump metallurgy structure for high temperature applications | |
| US11121101B2 (en) | Flip chip packaging rework | |
| JP3362573B2 (ja) | バリアメタルの形成方法 | |
| EP0256357B1 (en) | Semiconductor chip including a bump structure for tape automated bonding | |
| JPH11145174A (ja) | 半導体装置およびその製造方法 | |
| JP3407839B2 (ja) | 半導体装置のはんだバンプ形成方法 | |
| JPH11233542A (ja) | 半導体装置及びその製造方法 | |
| US5563449A (en) | Interconnect structures using group VIII metals | |
| JPH09148331A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP4783833B2 (ja) | 半導体装置 | |
| JPH03218644A (ja) | 回路基板の接続構造 | |
| JPH10163590A (ja) | Ｃ４の薄膜メタラジーのスタック形成方法及び構造 | |
| JPS63224241A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091025 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091025 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101025 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101025 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111025 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111025 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121025 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121025 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131025 Year of fee payment: 11 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |