CN105870093B - 导体柱及其制造方法、封装芯片的方法和芯片倒装产品 - Google Patents

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Abstract

本发明涉及导体柱及其制造方法、封装芯片的方法和芯片倒装产品。一种制造导体柱的方法，包括以下步骤：使用靶材，对芯片电极的表面、或形成于芯片中的孔的孔壁、或者封装基板的线路表面进行离子注入和/或等离子体沉积处理，以形成导电籽晶层(步骤S1)；以及，在导电籽晶层的上方形成柱状的导体加厚层，该导体加厚层和导电籽晶层组成导体柱(步骤S2)。

Description

导体柱及其制造方法、封装芯片的方法和芯片倒装产品
技术领域
本发明涉及电子产品的芯片封装领域，尤其涉及导体柱及其制造方法、使用导体柱来封装芯片的方法以及通过该封装方法制得的芯片倒装产品，该导体柱适用于将芯片上的电极电连接至封装基板，例如单层印制线路板、积层多层基板或者埋线路无芯板等。
背景技术
伴随着电子产品朝高集成度、小型化和薄型化发展的趋势，需要相应的印制线路板或集成电路封装基板在满足良好电性能和热性能的前提下也朝着轻、薄、短、小的趋势发展，这要求电子元器件集成度提高、封装高密度、小型化及多引脚化。基于这种需求，除了设计和制造技术之外，IC封装厂商也在不断地开发更先进的封装技术以实现高密度集成，使得封装结构从早期的QFP(方型扁平式封装技术)、BGA(焊球阵列封装)发展到更先进的CSP(芯片尺寸封装)、甚至WLP CSP(硅圆片级封装)。倒装芯片(flip chip)覆晶连接技术是近年来开发的一种封装技术，具有芯片与线路板连接路径短、阻抗低、信号损失小、电信号寄生现象少等优点，正逐步取代线路较长的引线接合(wire bonding)封装方式而应用于许多高端的电子产品中。
传统的覆晶连接技术采用锡球将芯片节点与线路板节点通过高温回流焊方式焊接在一起。随着线路密度、CSP芯片密度的不断增加，用于外接的电极之间的间距越来越小。在对接焊点的设计密度增大时，电流和热效应也随之增加。由于锡球电子迁移因素的影响，产品信赖性会降低，而且在高温回流焊时容易引起电极之间的桥接而导致短路等问题。为此，现在已逐步采用铜柱(Cu pillar)来取代锡球，成为覆晶连接的主流技术。预计铜柱技术将朝着进一步减小间距、增加密度的方向发展，适用于28/20nm以下制程，并扩展到所有的倒装芯片产品上。得益于铜的材料特性，铜柱连接拥有优越的导电性能、热性能和可靠性，并满足ROHS环保要求，可广泛适用于收发器、嵌入式处理器、电源管理、基带芯片、专用集成电路以及一些要求细间距、ROHS标准、低成本和良好电性能的SOC等。采用这种芯片互连技术可减少所用的基板层数，实现整体封装成本的降低(与引线接合相比可节省约20%)，并且可拥有很高的电迁移性能和电流承载能力。
铜柱可制作在芯片上，也可制作在封装基板或印刷线路板上。在芯片上制作铜柱时，由于芯片所处的晶圆面积通常较小(直径仅约200mm)，因而需要采用高级的电镀设备和药水，电镀能力强但制作成本较高。在封装基板或印制线路板上制作铜柱时，通常采用减成法，但由于需采用蚀刻液对铜箔进行蚀刻，蚀刻液不仅向下而且也从侧面攻击铜，因而会出现侧蚀现象，导致所得铜柱为圆锥体。这不利于更小间距铜柱的制作，也不利于信号传递的完整性。最近，有人尝试通过化学沉铜或溅射法在芯片电极或印制线路板上形成包含钛、铜的金属种子层，接着在该金属种子层上生长圆柱形的铜柱，再利用该铜柱来倒装芯片。可是，这些现有的铜柱倒装技术虽然可满足小间距的要求，但是在铜柱与封装基板线路、或者铜柱与半导体芯片电极之间的结合处的金属种子层结合力较弱、容易产生裂纹，而且由于封装过程中的热膨胀不均匀导致的应力而容易引起电极断裂、铜柱与封装基板或芯片电极剥离，从而导致电子产品失效。
发明内容
本发明是鉴于上述问题而作出的，其目的在于，提供一种在与芯片电极或封装基板线路之间具有较高结合力的导体柱及其制造方法、使用该导体柱来封装芯片的方法以及通过该封装方法制得的芯片倒装产品。
本发明的第一技术方案为一种制造导体柱的方法，其包括以下步骤：使用靶材，对芯片电极的表面、或形成于芯片中的孔的孔壁、或者封装基板的线路表面进行离子注入和/或等离子体沉积处理，以形成导电籽晶层(步骤S1)；以及在导电籽晶层的上方形成柱状的导体加厚层，该导体加厚层和导电籽晶层组成导体柱(步骤S2)。
本发明的第二技术方案为，在上述第一方案中，先进行离子注入后进行等离子体沉积。
本发明的第三技术方案为，在上述第一方案中，在离子注入期间，靶材的离子获得1-1000keV的能量，并被注入到芯片电极的表面或孔的孔壁或者封装基板的线路表面的下方，形成离子注入层作为导电籽晶层的至少一部分。
本发明的第四技术方案为，在上述第一方案中，在等离子体沉积期间，靶材的离子获得1-1000eV的能量，并被沉积到芯片电极的表面或孔的孔壁或者封装基板的线路表面的上方，形成等离子体沉积层作为导电籽晶层的至少一部分。
本发明的第五技术方案为，在上述第一方案中，导电籽晶层包含Ti、Cr、Ni、Cu、Ag、Al、Au、V、Zr、Mo、Nb、In、Sn、Tb以及它们之间的合金中的一种或多种，导体加厚层包含Cu、Ag、Al、Au及它们之间的合金中的一种或多种。
本发明的第六技术方案为，在上述第一方案中，导体柱呈实心或空心的柱状，其一端埋入芯片或封装基板的内部，另一端位于芯片或封装基板的表面上方。
本发明的第七技术方案为，在上述第一至第六方案的任何一种中，在步骤S1中，先在芯片电极的周缘覆盖设有孔的绝缘层，然后对孔的孔壁和暴露于孔的芯片电极的表面进行离子注入和/或等离子体沉积处理，以形成导电籽晶层；在步骤S2中，先在绝缘层上覆盖光刻胶，通过光刻在光刻胶中形成与孔连通的开口，然后用导电材料填充孔和开口，并在去除光刻胶及其下方的导电籽晶层之后形成导体柱。
本发明的第八技术方案为，在上述第一至第六方案的任何一种中，在步骤S1中，先对一块芯片或者层叠在一起的两块或多块芯片进行钻通孔，在通孔的周围覆盖绝缘层，然后对通孔的孔壁进行离子注入和/或等离子体沉积处理，以形成贯穿一块芯片或者层叠在一起的两块或多块芯片的导电籽晶层；在步骤S2中，用导电材料填充通孔，并在去除绝缘层之后形成导体柱。
本发明的第九技术方案为，在上述第一至第六方案的任何一种中，在步骤S1中，对封装基板的表面进行离子注入和/或等离子体沉积处理，以形成导电籽晶层；在步骤S2中，先在封装基板上覆盖光刻胶，通过光刻在光刻胶中形成开口以暴露封装基板的线路表面，然后用导电材料填充开口，并在去除光刻胶及其下方的导电籽晶层之后形成导体柱。
本发明的第十技术方案为，在上述第九方案中，两块或多块芯片直接层叠在一起，或者在各芯片之间设置有绝缘隔离层。
本发明的第十一技术方案为一种导体柱，其包括导电籽晶层和在导电籽晶层的上方形成的柱状的导体加厚层，导电籽晶层设置在芯片电极的表面、或在形成于芯片中的孔的孔壁、或者在封装基板的线路表面上，并且包括离子注入层和/或等离子体沉积层。
本发明的第十二技术方案为，在上述第十一方案中，离子注入层位于芯片电极的表面或孔的孔壁或者封装基板的线路表面的下方，是由芯片电极材料或芯片基材或者封装基板的线路材料、和导电材料组成的掺杂结构。
本发明的第十三技术方案为，在上述第十一方案中，等离子体沉积层位于芯片电极的表面或孔的孔壁或者封装基板的线路表面的上方。
本发明的第十四技术方案为，在上述第十一方案中，导电籽晶层包含Ti、Cr、Ni、Cu、Ag、Al、Au、V、Zr、Mo、Nb、In、Sn、Tb以及它们之间的合金中的一种或多种，导体加厚层包含Cu、Ag、Al、Au及它们之间的合金中的一种或多种。
本发明的第十五技术方案为，在上述第十一方案中，导体柱呈实心或空心的柱状，其一端埋入芯片或封装基板的内部，另一端位于芯片或封装基板的表面上方。
依照本发明，在离子注入期间，导电材料的离子以很高的速度强行地注入到基体(在此概括地指代芯片基材、芯片电极材料和封装基板材料)的内部，与基体材料之间形成稳定的掺杂结构，相当于在基体的表面(在此概括地指代芯片电极表面、封装基板表面和开设于芯片中的孔的孔壁)下方形成了数量众多的基桩。由于存在基桩且后续制得的导体加厚层与该基桩相连，因而在最终制得的包括导电籽晶层和导体加厚层的导体柱与基体之间具有很高的结合力，远高于现有技术中通过磁控溅射获得的结合力(最大为0.5N/mm)。此外，在等离子体沉积期间，导电材料的离子在加速电场的作用下以较高的速度飞向基体并沉积在上面，形成等离子体沉积层。等离子体沉积层与基体材料之间具有较大的结合力(大于0.5N/mm)，使得最终制得的导体柱不容易从基体脱落或剥离。另一方面，用于离子注入和等离子体沉积的导电材料离子通常具有纳米级的尺寸，在注入或沉积期间分布较为均匀，而且到基体表面的入射角度差别不大。因此，能够确保所得的导电籽晶层具有良好的均匀度和致密性，不容易出现针孔或裂纹现象，这有利于提高导体柱的结构完整性、刚性和导电性。
本发明的第十六技术方案为一种使用导体柱来封装芯片的方法，其包括以下步骤：在芯片上形成第一导体柱，并且/或者在封装基板的线路表面上形成第二导体柱(步骤S1)；在第一导体柱与封装基板的线路表面之间，或在第二导体柱与芯片电极的表面之间，或者在第一导体柱与第二导体柱之间进行电连接(步骤S2)，其中，第一导体柱和/或第二导体柱是通过上述第一至第十方案中的任一种方法制得的导体柱、或者是上述第十一至第十五方案中的任一种导体柱。
本发明的第十七技术方案为，在上述第十六方案中，芯片包括层叠在一起的两块或多块芯片，并且第一导体柱贯穿两块或多块芯片。
本发明的第十八技术方案为，在上述第十六方案中，通过回流焊接来实施电连接。
本发明的第十九技术方案为，在上述第十六方案中，封装基板的线路表面包括焊盘以用于焊接第一导体柱，或者芯片电极的表面包括焊盘以用于焊接第二导体柱。
本发明的第二十技术方案为一种芯片倒装产品，其包括封装基板、芯片以及位于封装基板与芯片之间并将它们电连接的导体柱，导体柱包括导电籽晶层和在导电籽晶层的上方形成的柱状的导体加厚层，导电籽晶层设置在芯片电极的表面、或在形成于芯片中的孔的孔壁、或者在封装基板的线路表面上，并且包括离子注入层和/或等离子体沉积层。
本发明的第二十一技术方案为，在上述第二十方案中，离子注入层位于芯片电极的表面或孔的孔壁或者封装基板的线路表面的下方，是由芯片电极材料或芯片基材或者封装基板的线路材料、和导电材料组成的掺杂结构。
本发明的第二十二技术方案为，在上述第二十方案中，等离子体沉积层位于芯片电极的表面或孔的孔壁或者封装基板的线路表面的上方。
本发明的第二十三技术方案为，在上述第二十方案中，导体柱呈实心或空心的柱状，其一端埋入芯片或封装基板的内部，另一端位于芯片或封装基板的表面上方。
本发明的第二十四技术方案为，在上述第二十方案中，导体柱的导电籽晶层贯穿一块芯片或者层叠在一起的两块或多块芯片。
依照本发明，在芯片倒装产品中，将芯片电连接至封装基板的导体柱具有包括离子注入层和/或等离子体沉积层的导电籽晶层。如前文所述，这种导体柱与基体之间具有很高的结合力，因而该芯片倒装产品也将具有很高的稳定性和可靠性，不容易发生失效或电路故障。此外，由于离子注入层和/或等离子体沉积层具有良好的均匀度和致密性，不容易出现针孔或裂纹现象，导体柱也因此具有很好的结构完整性、刚性和导电性，因而该芯片倒装产品也将具有优异的鲁棒性、导电性能和热性能，可广泛地应用于各种电子产品中。
附图说明
在参照附图阅读以下的详细描述之后，本领域技术人员将更容易理解本发明的这些及其他的特征、方面和优点。为了清楚起见，附图不一定按比例绘制，而是其中有些部分可能被夸大以示出具体细节。在所有附图中，相同的参考标号表示相同或相似的部分，其中：
图1是总体上表示根据本发明的制造导体柱的方法的流程图。
图2是表示根据本发明的第一实施例的制造导体柱的方法的流程图；
图3(a)-(e)是示出在制造导体柱时与图2所示方法的各步骤相应的结构剖面示意图；
图4是示出使用图2所示方法制得的另一导体柱的剖面示意图；
图5(a)-(e)是示出根据本发明的各种导电籽晶层的剖面示意图；
图6是表示根据本发明的第二实施例的制造导体柱的方法的流程图；
图7(a)-(d)是示出在制造导体柱时与图6所示方法的各步骤相应的结构剖面示意图；
图8是表示根据本发明的第三实施例的制造导体柱的方法的流程图；
图9(a)-(d)是示出在制造导体柱时与图8所示方法的各步骤相应的结构剖面示意图；
图10是表示根据本发明的使用导体柱来封装芯片的方法的流程图；
图11(a)-(e)是示出使用导体柱封装了芯片之后的倒装芯片产品的结构剖面示意图。
参考标号：
10　芯片
12　芯片电极
14　芯片电极的表面
16　导电籽晶层
161　离子注入层
162　等离子体沉积层
18　导体加厚层
20　导体柱
22　基体
24　基体表面
26　绝缘层
28　孔
30　光刻胶
32　开口
34　绝缘隔离层
36　通孔
38　通孔的孔壁
40　封装基板
42　封装基板的表面
44　封装基板的线路表面。
具体实施方式
以下，将参照附图，详细地描述本发明的实施方式。本领域技术人员应当理解，这些描述仅仅列举了本发明的示例性实施例，而决不意图限制本发明的保护范围。例如，在本发明的一个附图或实施例中描述的元素或特征可以与一个或更多其它附图或实施例中示出的其它元素或特征相结合。此外，为了便于描述各材料层之间的位置关系，在本文中使用了空间相对用语，例如“上方”和“下方”、以及“内”和“外”等，这些术语均是相对于芯片或封装基板的表面或者孔的孔壁而言的。如果A层材料相对于B层材料位于朝向芯片、封装基板或孔壁的外侧的方向上，则认为A层材料位于B层材料的上方或者位于其外部，反之亦然。
图1是总体上表示根据本发明的制造导体柱的方法的流程图，该导体柱适用于将芯片上的电极电连接至封装基板，例如单层印制线路板、积层多层基板或者埋线路无芯板等。具体而言，根据本发明的制造导体柱的方法包括以下步骤：使用靶材，对芯片电极的表面、或形成于芯片中的孔的孔壁、或者封装基板的线路表面进行离子注入和/或等离子体沉积处理，以形成导电籽晶层(步骤S1)；以及，在导电籽晶层的上方形成柱状的导体加厚层，该导体加厚层和导电籽晶层组成导体柱(步骤S2)。换而言之，本发明的导体柱可形成在芯片电极的表面上、在芯片(尤其是芯片电极)中形成的孔的孔壁上、或者在封装基板的线路表面上。其中，封装基板的线路表面是指在封装基板上形成的线路图案的表面。在下文中将具体描述这三种形态的导体柱及其制造方法。应当理解，在以下描述中，实施例的序号仅仅便于描述，而并不代表实施例的优劣。对各个实施例的描述有所侧重，某个实施例中没有详述的部分可以参见其它实施例的相关描述。
<第一实施例>
图2是表示根据本发明的第一实施例的制造导体柱的方法的流程图。该方法涉及在芯片电极的表面上形成导体柱，并且包括以下步骤：在芯片电极的周缘覆盖设有孔的绝缘层(步骤S11)；对孔的孔壁和暴露于孔的芯片电极的表面进行离子注入和/或等离子体沉积处理，以形成导电籽晶层(步骤S12)；在绝缘层上覆盖光刻胶，通过光刻在光刻胶中形成与孔连通的开口(步骤S21)；用导电材料填充孔和开口(步骤S22)；以及，去除光刻胶及其下方的导电籽晶层，以形成导体柱(步骤S23)。其中，步骤S11和S12对应于图1所示的步骤S1，而步骤S21、S22和S23则对应于图1所示的步骤S2。此外，图3(a)-(e)是示出在制造导体柱时与图2所示方法的各步骤相应的结构剖面示意图，将在以下详细描述。
在步骤S11中，如图3(a)所示，首先在芯片10的电极12的周缘覆盖设有孔28的绝缘层26。绝缘层26可包括聚酰亚胺(PI)、聚苯并噁唑(PBO)、苯并环丁烯(BCB)等材料，而形成于绝缘层26中的孔28可根据需要而具有圆柱形、矩形、方形、三角形、倒梯形等各种各样的剖面形状。此外，还可以先在芯片电极的周缘覆盖上一层钝化层，然后在该钝化层上覆盖绝缘层并开设孔，其中钝化层可包括氧化硅或氮化硅等氧化物材料。容易理解，尽管在图3(a)中示出的电极12被嵌入到芯片10中，使得它们两者的外表面相齐平，但这仅仅是为了方便图示，实际上电极12也可以从芯片10的表面突出，成为突起状的结构。
在步骤S12中，可先对孔28的孔壁和暴露于孔28的芯片电极12的表面进行离子注入处理，以形成离子注入层161，接着进行等离子体沉积处理，以形成等离子体沉积层162，该等离子体沉积层162和离子注入层161一起组成导电籽晶层16。如图3(b)所示，离子注入层161位于芯片电极12的表面14下方、孔28的孔壁下方和绝缘层26的表面下方，而等离子体沉积层162则相应地位于离子注入层161的上方，离子注入层161和等离子体沉积层162一起组成导电籽晶层。除了先进行离子注入后进行等离子体沉积之外，在形成导电籽晶层时，还可以仅通过离子注入将导电材料注入到芯片电极表面、孔壁和绝缘层表面的下方，以形成离子注入层作为导电籽晶层，或者可以仅通过等离子体沉积将导电材料沉积到芯片电极表面、孔壁和绝缘层表面的上方，以形成等离子体沉积层作为导电籽晶层。可选地，还可以先进行等离子体沉积后进行离子注入处理，从而在芯片电极表面、孔壁和绝缘层表面的上方形成等离子体沉积层，并在该等离子体沉积层的表面下方形成离子注入层。此外，在各种形成导电籽晶层的方法中，均可以进行一次或多次离子注入和/或等离子体沉积处理，以形成一个或多个离子注入层和/或等离子体沉积层。
图5(a)-(e)是示出根据本发明的各种导电籽晶层的剖面示意图，其中，基体22表示在其上面进行离子注入和/或等离子体沉积的对象物，可包括下文所描述的芯片电极材料、芯片基材、封装基板材料、封装基板线路材料、绝缘层材料等等。在该实施例中，基体22概括地表示芯片电极材料和绝缘层材料，而基体的表面24则概括地表示芯片电极的表面、绝缘层的表面以及形成于绝缘层中的孔的孔壁。在图5(a)中，导电籽晶层仅仅包括形成于基体22的表面24下方的离子注入层161。在图5(b)中，导电籽晶层仅仅包括沉积到基体22的表面24上方的等离子体沉积层162。在图5(c)中，导电籽晶层既包括形成于基体22的表面24下方的离子注入层161，又包括附着在该离子注入层161上方的等离子体沉积层162。在图5(d)中，导电籽晶层包括直接位于基体22的表面24上方的等离子体沉积层162、以及注入到该等离子体沉积层162的表面下方的离子注入层161，此时离子注入层161的内表面将位于等离子体沉积层162中，而外表面则与等离子体沉积层162的外表面齐平。图5(e)表示先后进行了两次离子注入、等离子体沉积所得到的导电籽晶层的剖面结构，其中导电籽晶层中的离子注入层161和等离子体沉积层162均分为两层。第二离子注入层将深入到第一注入层的内部，而第二等离子体沉积层则附着于第一沉积层的上方。容易理解，图5(a)-(e)所示的结构仅仅是导电籽晶层的示例性图示，而不是穷尽性的列举。例如，各个图中的导电籽晶层均可具有分成两层或更多层的离子注入层和/或等离子体沉积层，也可以彼此叠置在一起而成为复杂的多层构造，例如离子注入层/等离子体沉积层/离子注入层/等离子体沉积层的构造，等等。
离子注入可通过以下方法来进行：使用导电材料作为靶材，在真空环境下，通过电弧作用使靶材中的导电材料电离而产生离子，然后在电场下使该离子加速而获得一定的能量。高能的导电材料离子接着以较高的速度直接撞击到芯片电极的表面、孔的孔壁和绝缘层的表面上，并且注入到表面或孔壁下方一定的深度处。在所注入的导电材料离子与芯片电极和绝缘层的材料分子之间形成了较为稳定的化学键，例如离子键或共价键，二者共同构成了掺杂结构。该掺杂结构(即，离子注入层)的外表面与芯片电极的表面、孔的孔壁或绝缘层的表面相齐平，而其内表面则深入到芯片电极和绝缘层的内部，即，位于芯片电极的表面、孔的孔壁和绝缘层的表面下方。在离子注入过程中，可通过控制各种参数(例如电场电压、电流、真空度、离子注入剂量等)而容易地调节离子注入的深度、以及基体(在此指代芯片电极材料和绝缘层材料)与导电籽晶层之间的结合力。例如，离子的注入能量可被调节为1-1000keV(例如5、10、50、100、200、300、400、500、600、700、800、900keV等)，注入深度可被调节为1-500nm(例如5、10、50、100、200、300、400nm等)。
等离子体沉积可采用与离子注入相似的方式来进行，只不过在工作过程中施加较低的加速电压。即，同样使用导电材料作为靶材，在真空环境下，通过电弧作用使靶材中的导电材料电离而产生离子，然后在电场下驱使该离子加速而获得一定的能量并沉积到芯片电极的表面、孔的孔壁和绝缘层的表面上，构成等离子体沉积层。在等离子体沉积期间，可以通过调节电场的加速电压而使导电材料的离子获得1-1000eV(例如5、10、50、100、200、300、400、500、600、700、800、900eV等)的能量，并且可以通过控制离子沉积时间、通过电流等而得到厚度为10-1000nm(例如50、100、200、300、400、500、600、700、800、900nm等)的等离子体沉积层。
在离子注入和/或等离子体沉积时，所用的靶材为导电材料，可以是金属靶材、氧化物靶材、硫化物靶材(例如CdS、ZnS等)、氮化物靶材(例如TiN等)、碳化物靶材(例如WC、VC、Cr4C3等)中的一种或多种。金属靶材例如可包括Ti、Cr、Ni、Cu、Ag、Al、Au、V、Zr、Mo、Nb、In、Sn、Tb以及它们之间的合金中的一种或多种，而氧化物靶材例如可包括In2O3、SnO2、TiO2、WO3、MoO3和Ga2O3中的一种或多种。优选的是，所用的靶材材料容易与芯片电极材料和绝缘层材料之间形成较大的结合力，例如可采用与芯片电极相同的导电材料。容易理解，在离子注入、等离子体沉积期间采用的靶材可以是相同的靶材，也可以是不同的靶材，从而相应地在最终得到的导电籽晶层中包含相同或者不同的导电材料组分。此外，也可以相继地使用不同的靶材进行离子注入或者进行等离子体沉积，使得在最终获得的导电籽晶层中，离子注入层或者等离子体沉积层被分为一层或多层。本发明人发现，如果先对基体进行离子注入(注入能量为1-1000KeV)后进行等离子体沉积(沉积能量为1-1000eV)，这样形成的导电籽晶层与基体之间的结合力将会大大增加，因而是优选的。在要形成导电铜柱的情况下，优选地使用Ti、Cr、Ni或Cr-Ni合金作为形成导电籽晶层用的靶材。
在离子注入期间，导电材料的离子以很高的速度强行地注入到基体的内部，与基体材料之间形成稳定的掺杂结构，相当于在基体的表面下方形成了数量众多的基桩。由于存在基桩且后续制得的导体加厚层与该基桩相连，因而在最终制得的包括导电籽晶层和导体加厚层的导体柱与基体之间具有很高的结合力，远高于现有技术中通过磁控溅射获得的结合力(最大为0.5N/mm)。在等离子体沉积期间，导电材料的离子在加速电场的作用下以较高的速度飞向基体并沉积在上面，形成等离子体沉积层。等离子体沉积层与基体材料之间具有较大的结合力(大于0.5N/mm)，使得最终制得的导体柱不容易从基体脱落或剥离。另一方面，用于离子注入和等离子体沉积的导电材料离子通常具有纳米级的尺寸，在注入或沉积期间分布较为均匀，而且到基体表面的入射角度差别不大。因此，能够确保所得的导电籽晶层具有良好的均匀度和致密性，不容易出现针孔或裂纹现象，这有利于提高导体柱的结构完整性、刚性和导电性。
在形成了导电籽晶层之后，接着在绝缘层的上面覆盖光刻胶，通过现有技术中常见的光刻等工艺在该光刻胶中形成开口(步骤S21)。光刻胶中的开口与之前形成于绝缘层中的孔相连通，以便暴露芯片电极的表面，更具体而言是暴露形成于芯片电极表面上的导电籽晶层。如图3(c)中所示，在绝缘层26的上方覆盖了光刻胶30，并在该光刻胶30中形成有与如图3(b)所示在绝缘层26中形成的孔28相连通的开口32。容易理解，尽管图3(c)所示的开口32的内壁与在绝缘层26中的孔28的孔壁上形成的导电籽晶层的内壁相连续并且对齐，但是本发明并不受限于此。例如，开口32的内径也可以宽于孔28或者形成于孔28的孔壁上的导电籽晶层的内径。
然后，在步骤S22中，用导电材料填充孔和开口，以形成位于导电籽晶层上方的柱状导体加厚层。导体加厚层可以通过电镀、化学镀、真空蒸发镀、溅射等方法中的一种或多种处理方式，使用例如Al、Mn、Fe、Ti、Cr、Co、Ni、Cu、Ag、Au、V、Zr、Mo、Nb及它们之间的合金中的一种或多种来形成。Cu、Ag、Au和Al由于具有良好的导电性而广泛地应用于导电柱中。因为电镀的速度快、成本低，而且可电镀材料的范围非常广泛，尤其适用于Cu、Ni、Sn、Ag以及它们之间的合金等，因而通常使用电镀法来制备导体加厚层。对于某些导电材料(特别是Al、Cu、Ag及其合金)而言，溅射的速度可以达到100nm/min，因而可使用溅射方法在导电籽晶层上快速地镀覆导体加厚层。由于之前已经通过离子注入和/或等离子体沉积形成了均匀、致密的导电籽晶层，所以很容易通过上述各种方法在导电籽晶层上形成均匀、致密的导体加厚层，进而与导电籽晶层一起组成导体柱。如图3(d)所示，通过电镀方法在孔28和开口32中填充了导体加厚层18。在使用铜进行电镀而形成导体加厚层18时，便得到常用的铜柱。
最后，在步骤S23中，去除光刻胶及其下方的导电籽晶层，从而形成导体柱。如图3(e)所示，导体加厚层18周围的光刻胶30已被移除，光刻胶30下方的导电籽晶层也已通过蚀刻等方式而被移除，得到了两个彼此电分离的导体柱20。每个导体柱20均包括设置在芯片电极表面12上的导电籽晶层16和在该导电籽晶层16的上方形成的柱状的导体加厚层18。由于离子注入层161的存在，导体柱20的一端被埋入芯片10(具体而言是芯片电极12)的内部，另一端则位于芯片10的表面上方。尽管在图中显示了两个分开的导体柱20，但是容易理解，相应于芯片电极12的个数且根据需要，所得导体柱20的数量可以是仅仅一个，也可以是三个或三个以上。此外，容易理解，尽管图3(e)所示的导体柱20为实心的柱状，但是本发明并不受限于此，该导体柱20也可以是中空的。
图4是示出使用图2所示方法制得的另一导体柱的剖面示意图。在该示例中，芯片电极12从芯片10的表面突出，成为突起状的结构。相应地，绝缘层26覆盖芯片电极12的周缘以及芯片10表面的未形成电极的部分，而导电籽晶层16则形成于芯片电极12的表面上和开设于绝缘层26的孔28的内壁上。
<第二实施例>
图6是表示根据本发明的第二实施例的制造导体柱的方法的流程图。该方法涉及在形成于芯片中的孔的孔壁上形成导体柱，包括以下步骤：对一块芯片或者层叠在一起的两块或多块芯片进行钻通孔，在通孔的周围覆盖绝缘层(步骤S11)；对通孔的孔壁进行离子注入和/或等离子体沉积处理，以形成贯穿一块芯片或者层叠在一起的两块或多块芯片的导电籽晶层(步骤S12)；用导电材料填充通孔(步骤S21)；以及，去除绝缘层以形成导体柱(步骤S22)。其中，步骤S11和S12对应于图1所示的步骤S1，而步骤S21和S22则对应于图1所示的步骤S2。此外，图7(a)-(d)是示出在制造导体柱时与图6所示方法的各步骤相应的结构剖面示意图，将在以下详细描述。
在步骤S11中，如图7(a)所示，首先对包括芯片电极12的一块芯片10或者层叠在一起的两块或多块芯片10进行钻通孔36，然后在通孔36的周围覆盖绝缘层26。该通孔36可以贯穿各个芯片10上的芯片电极12，也可以仅贯穿其中一些芯片上的电极或者是某个特定芯片上的一些电极。例如，通孔36可以仅仅贯穿图7(a)所示的上层芯片10中的左侧电极，而不贯穿右侧电极。如第一实施例中所述，在此采用的绝缘层26也可包括聚酰亚胺(PI)、聚苯并噁唑(PBO)、苯并环丁烯(BCB)等材料。在采用层叠在一起的两块或多块芯片时，这两块或多块芯片可以直接堆叠在一起，也可以如图7(a)所示在各个芯片之间介入放置绝缘隔离层34。绝缘隔离层34典型地使用常见的半固化片，也可以使用PP、PI、PTO、PC、PSU、PES、PPS、PS、PE、PEI、PTFE、PEEK、PA、PET、PEN、LCP、PPA等有机高分子薄膜。此外，虽然通孔的实施方式在本领域中较为普遍，但是本发明并不受限于此。事实上，除了通孔之外，也可以对一块芯片或者层叠在一起的两块或多块芯片钻盲孔，只要该盲孔能够贯穿各个芯片上的相应芯片电极即可。在钻孔时，可以采用机械钻孔、冲孔、激光打孔、等离子体刻蚀和反应离子刻蚀等，其中激光打孔又可使用红外激光打孔、YAG激光打孔和紫外激光打孔，可在基材上形成孔径达到2-5微米的微孔。孔的剖面形状可以是圆形、矩形、梯台形等各种各样的形状，在激光钻孔时通常形成纵向剖面为倒置梯形的孔。在钻孔之后且在孔壁上形成导电籽晶层之前，可以采用等离子体清洗或化学腐蚀方法来进行胶渣去除处理，以去除在钻孔期间残留在孔壁上的树脂或者切割碎片等，避免层间互连和可靠性出现问题。
在步骤S12中，对通孔的孔壁进行离子注入和/或等离子体沉积处理，以形成贯穿一块芯片或者层叠在一起的两块或多块芯片的导电籽晶层。此时，在通孔的孔壁上和绝缘层的表面上形成了包括离子注入层和/或等离子体沉积层的导电籽晶层。如前所述，该导电籽晶层的剖面结构可以是图5(a)至5(e)所示的任何一种，其中的基体22在该实施例中表示芯片电极材料或芯片基材、以及覆盖在通孔周围的绝缘层，而基体22的表面则表示形成于芯片中的通孔36的孔壁、以及绝缘层的表面。例如，在步骤S12中形成的导电籽晶层可以仅仅包括注入到基体的表面下方的离子注入层、或者沉积到基体的表面上方的等离子体沉积层，或者包括位于基体表面上方的等离子体沉积层以及注入到等离子体沉积层内部的离子注入层。其中，每个离子注入层、等离子体沉积层又可分为两层或更多层。在图7(b)所示的示例中，导电籽晶层包括形成于通孔36的孔壁38和绝缘层26的表面下方的离子注入层161、以及沉积到该离子注入层161的上方的等离子体沉积层162。离子注入和等离子体沉积的实施方法如前文所述，可以产生在与基体材料之间具有很大结合力的导电籽晶层，该导电籽晶层具有良好的均匀度和致密性，不容易出现针孔或裂纹现象。
在形成了导电籽晶层之后，接着在步骤S21中，用导电材料填充芯片中的通孔，以形成位于导电籽晶层上方的柱状导体加厚层。如前文所述，可以通过电镀、化学镀、真空蒸发镀、溅射等方法中的一种或多种处理方式来形成导体加厚层。在图7(c)所示的示例中，通过电镀方法在形成于芯片10的通孔36中填充了导体加厚层18。尽管图7(c)所示的导体加厚层18为实心的柱状，但是容易理解，该导体加厚层18也可以不完全填充通孔36，而是仅仅在通孔36的内壁上具有一定的厚度而成为中空的柱状。此外，虽然图7(c)所示的导体加厚层18仅形成于通孔36内并且与形成于绝缘层26表面上的导电籽晶层的外表面相齐平，但是本发明并不受限于此。例如，还可以在通孔36的外部且在绝缘层26的上方形成导体加厚层18。
随后，在步骤S22中，去除绝缘层以形成导体柱。如图7(d)所示，绝缘层26及其上方的导电籽晶层均已被移除，得到了两个彼此电分离的导体柱20。每个导体柱20均包括设置在形成于芯片10中的孔的孔壁上的导电籽晶层16和在该导电籽晶层16的上方形成的柱状导体加厚层18。各导体柱20的两端均从芯片10的表面向外突出，以方便随后电连接至封装基板。当然，在形成盲孔的情况下，导体柱20便仅仅在其一端部从芯片10的表面向外突出。尽管在图中显示了两个分开的导体柱20，但是容易理解，相应于芯片电极12的个数且根据需要，也可以制备仅仅一个、或者三个或三个以上的导体柱20。在去除绝缘层以形成导体柱时，可以使用有机溶剂或碱液等适当的剥离液来溶解绝缘层，同时去除其上方的导电籽晶层。此外，也可以如第一实施例那样，先在绝缘层26的上方覆盖光刻胶，通过光刻而暴露出不需要形成导体柱的导电籽晶层的部分(即，形成于绝缘层26上方的一部分导电籽晶层)，然后通过快速蚀刻来去除这部分导电籽晶层；之后，可以剥离绝缘层26，也可以保留绝缘层26以对芯片10上的芯片电极12提供绝缘保护。
<第三实施例>
图8是表示根据本发明的第三实施例的制造导体柱的方法的流程图。该方法涉及在封装基板的线路表面上形成导体柱，并且包括以下步骤：对封装基板的表面进行离子注入和/或等离子体沉积处理，以形成导电籽晶层(步骤S1)；在封装基板上覆盖光刻胶，通过光刻在光刻胶中形成开口以暴露封装基板的线路表面(步骤S21)；用导电材料填充开口(步骤S22)；去除光刻胶及其下方的导电籽晶层，以形成导体柱(步骤S23)。其中，步骤S21、S22和S23对应于图1所示的步骤S2。此外，图9(a)-(d)是示出在制造导体柱时与图8所示方法的各步骤相应的结构剖面示意图。在该实施例中使用的封装基板可以是单层印刷线路板，也可以是带有多层线路图案的积层多层基板或者是埋线路无芯板。为了便于理解，在下文中仅以单层印刷线路板为例进行说明。此外，制备封装基板的基材可包括BT(双马来酰亚胺三嗪)树脂、环氧树脂、氰酸酯树脂、聚苯醚树脂等有机树脂、它们的改性树脂、或者其各种组合。
在步骤S1中，如图9(a)所示，相继地对封装基板40的表面42进行离子注入和等离子体沉积处理，以形成包括离子注入层161和等离子体沉积层162的导电籽晶层。其中，离子注入层161位于封装基板40的表面42下方，其外表面与封装基板40的表面42齐平。等离子体沉积层162则附着于离子注入层161的上方并且位于封装基板40的表面42上方，其内表面与封装基板40的表面42齐平。尽管在图9(a)中示出了包括离子注入层161和等离子体沉积层162两者的导电籽晶层，但是容易理解，该导电籽晶层的剖面结构也可以如前文所述是图5(a)至5(e)所示的任何一种，其中的基体22在该实施例中表示封装基板材料和封装基板的线路材料(即，构成线路图案的材料)。例如，导电籽晶层可以仅仅包括注入到基体的表面下方的离子注入层、或者沉积到基体的表面上方的等离子体沉积层，或者包括位于基体表面上方的等离子体沉积层以及注入到等离子体沉积层内部的离子注入层。其中，每个离子注入层、等离子体沉积层又都可以分为两层或更多层。离子注入和等离子体沉积的实施方法如前文所述，可以产生在与基体材料之间具有很大结合力的导电籽晶层，该导电籽晶层具有良好的均匀度和致密性，不容易出现针孔或裂纹现象。
容易理解，虽然在图9(a)所示的示例中，直接在封装基板的表面42上形成了导电籽晶层，但是也可以类似于图3(a)至3(b)那样，先在封装基板的线路表面44周围覆盖一层设有孔以暴露该线路表面的绝缘层，然后同时对该线路表面和绝缘层进行离子注入和/或等离子体沉积处理，以形成类似于图3(b)示出的导电籽晶层。在此情况下，可以如同第一实施例那样保留绝缘层，以对封装基板上的线路图案提供绝缘保护。此外，虽然在该实施例中使用的封装基板40是将线路图案埋入其中的基板，但也可以使用常见的线路图案从基板表面突出来的基板。在此情况下，优选地采用如图3(a)至3(b)所示利用绝缘层的方案来形成导电籽晶层。
此后，在导电籽晶层的上面覆盖光刻胶，通过常规的光刻等工艺在该光刻胶中形成开口(步骤S21)，以便暴露封装基板的线路表面，更具体而言是暴露形成于该线路表面上方的导电籽晶层。如图9(b)中所示，在导电籽晶层的上方覆盖了光刻胶30，该光刻胶30在线路表面44的正上方形成了开口32。
然后，在步骤S22中，用导电材料填充光刻胶中的开口，以形成位于导电籽晶层上方的柱状导体加厚层。如前文所述，可以通过电镀、化学镀、真空蒸发镀、溅射等方法中的一种或多种处理方式来形成导体加厚层。如图9(c)所示，通过电镀方法在开设于光刻胶30的开口32中填充了导体加厚层18。该导体加厚层18可以如图9(c)所示为实心的柱状，也可以仅仅在开口32的内壁上具有一定厚度而成为中空的柱状，例如在电镀时间较短时。此外，虽然图9(c)所示的导体加厚层18位于开口32内并且低于光刻胶30的外表面，但是容易理解，该导体加厚层18也可以与光刻胶30的外表面齐平或者从光刻胶30的外表面突出来。
最后，在步骤S23中，去除光刻胶及其下方的导电籽晶层，从而形成导体柱。如图9(d)所示，导体加厚层18周围的光刻胶30已被移除，该光刻胶30下方的导电籽晶层也已经通过蚀刻等方式而被移除，得到了两个彼此电分离的导体柱20。由于在该实施例中直接在封装基板40的表面42上形成了导电籽晶层，因而封装基板40的材料及其线路表面的一部分材料也会被蚀刻掉，会导致封装基板40的整体厚度减小。两个导体柱20中的每一个均包括设置在封装基板的线路表面上的导电籽晶层16和在该导电籽晶层16的上方形成的柱状导体加厚层18。由于离子注入层161的存在，导体柱20的一端被埋入封装基板40(具体而言是封装基板的线路图案)的内部，另一端则位于封装基板40的表面上方。尽管在图中显示了两个分开的导体柱20，但是容易理解，相应于封装基板表面上的线路图案且根据需要，可以制备仅仅一个、或者三个甚至三个以上的导体柱20。另外，尽管导体柱20在图9(d)中示出为实心的柱状，但也可以是中空的柱状。
上文描述了根据本发明的制造导体柱的各种方法。下面，将描述使用该导体柱来封装芯片的方法、以及通过该封装方法制得的芯片倒装产品。图10是表示根据本发明的使用导体柱来封装芯片的方法的流程图，图11(a)-(e)是示出使用导体柱封装了芯片之后的倒装芯片产品的结构剖面示意图。
参照图10，根据本发明的使用导体柱来封装芯片的方法包括以下步骤：在芯片上形成第一导体柱，并且/或者在封装基板的线路表面上形成第二导体柱(步骤S1)；在第一导体柱与封装基板的线路表面之间，或者在第二导体柱与芯片电极的表面之间，或者在第一导体柱与第二导体柱之间进行电连接(步骤S2)。其中，第一导体柱和/或第二导体柱可以是如前文所描述的任何一种导体柱。也就是说，第一导体柱可以是如图3(e)所示的在芯片电极的表面上形成的导体柱、或者是如图7(d)所示的在开设于芯片中的孔的孔壁上形成的、贯穿一块或多块芯片的导体柱，而第二导体柱可以是如图9(d)所示的在封装基板的线路表面上形成的导体柱。在使用两个导体柱的情况下，可以使其中一个导体柱为根据本发明的导体柱，而另一个导体柱为现有技术中的导体柱。此外，电连接可以采用本领域中任何已知的方式来实施。例如，可以在第一导体柱与封装基板的线路表面之间，或在第二导体柱与芯片电极的表面之间，或者在第一导体柱与第二导体柱之间放置焊料块，通过高温下的回流焊接来实现电连接。在此情况下，封装基板的线路表面可包括焊盘以用于焊接芯片侧的第一导体柱，或者芯片的电极表面包括焊盘以用于焊接封装基板侧的第二导体柱。另外，第一导体柱还可以形成于芯片电极中的焊盘上，第二导体柱也可以形成于封装基板的线路图案中的焊盘上。在电连接之后，还可以在封装基板与芯片的间隙中填充树脂进行包封，以固定各个器件，使得整个封装结构在使用过程中不容易受到损坏或者由于各种环境因素而失效。
图11(a)和11(b)分别示出将如图3(e)所示的在芯片电极的表面14上形成的导体柱20、如图7(d)所示的在开设于芯片中的孔的孔壁上形成并且贯穿一块或多块芯片的导体柱20电连接至封装基板40的线路表面44而得到的芯片倒装产品的剖面结构。图11(c)显示了将如图9(d)所示的形成于封装基板40的线路表面44上的导体柱20电连接至芯片10上的芯片电极12而得到的芯片倒装产品的剖面结构。此外，图11(d)和11(e)分别示出了将如图3(e)所示的在芯片电极的表面14上形成的导体柱20、如图7(d)所示的在开设于芯片中的孔的孔壁上形成并且贯穿一块或多块芯片的导体柱20与图9(d)所示的形成于封装基板40的线路表面44上的导体柱20相互电连接而得到的芯片倒装产品的剖面结构。这些芯片倒装产品均包括封装基板、芯片以及位于封装基板与芯片之间并将它们电连接的导体柱，导体柱包括导电籽晶层和在导电籽晶层的上方形成的柱状的导体加厚层，该导电籽晶层设置在芯片电极的表面、或在形成于芯片中的孔的孔壁、或者在封装基板的线路表面上，并且包括离子注入层和/或等离子体沉积层。
在所得的芯片倒装产品中，将芯片10电连接至封装基板40的导体柱20具有包括离子注入层和/或等离子体沉积层的导电籽晶层。如前文所述，这种导体柱与基体之间具有很高的结合力，因而所得的芯片倒装产品也将具有很高的稳定性和可靠性，不容易发生失效或电路故障。此外，由于离子注入层和/或等离子体沉积层具有良好的均匀度和致密性，不容易出现针孔或裂纹现象，导体柱也因此具有很好的结构完整性、刚性和导电性，因而所得的芯片倒装产品也将具有优异的鲁棒性、导电性能和热性能，可广泛地应用于各种电子产品中。
上文描述的内容仅仅提及了本发明的较佳实施例。然而，本发明并不受限于文中所述的特定实施例。本领域技术人员将容易想到，在不脱离本发明的要旨的范围内，可以对这些实施例进行各种显而易见的修改、调整及替换，以使其适合于特定的情形。实际上，本发明的保护范围是由权利要求限定的，并且可包括本领域技术人员可预想到的其它示例。如果这样的其它示例具有与权利要求的字面语言无差异的结构要素，或者如果它们包括与权利要求的字面语言有非显著性差异的等同结构要素，那么它们将会落在权利要求的保护范围内。

Claims (11)

1.一种制造导体柱的方法，包括以下步骤：
S1：先对一块芯片或者层叠在一起的两块或多块芯片钻通孔，在所述通孔的周围覆盖绝缘层，然后使用靶材对所述通孔的孔壁先进行离子注入后进行等离子体沉积，以形成贯穿所述芯片的导电籽晶层；以及
S2：用导电材料填充所述通孔，并在去除所述绝缘层之后形成所述导体柱，所述导体柱由所述导电材料和所述导电籽晶层组成。
2.根据权利要求1所述的方法，其特征在于，所述两块或多块芯片直接层叠在一起，或者在各芯片之间设置有绝缘隔离层。
3.根据权利要求1所述的方法，其特征在于，在离子注入期间，所述靶材的离子获得1-1000keV的能量，并被注入到所述孔壁下方，形成离子注入层作为所述导电籽晶层的一部分。
4.根据权利要求3所述的方法，其特征在于，在等离子体沉积期间，所述靶材的离子获得1-1000eV的能量，并被沉积到所述离子注入层上方，形成等离子体沉积层作为所述导电籽晶层的一部分。
5.根据权利要求1所述的方法，其特征在于，所述导电籽晶层包含Ti、Cr、Ni、Cu、Ag、Al、Au、V、Zr、Mo、Nb、In、Sn、Tb以及它们之间的合金中的一种或多种，所述导电材料包含Cu、Ag、Al、Au及它们之间的合金中的一种或多种。
6.根据权利要求1所述的方法，其特征在于，所述导体柱呈实心或空心的柱状，其一端埋入所述芯片的内部，另一端位于所述芯片的表面上方。
7.一种通过权利要求1至6中任一项所述的方法制得的导体柱。
8.一种使用导体柱来封装芯片的方法，包括以下步骤：
S1：通过权利要求1至6中任一项所述的方法，在芯片上形成第一导体柱；
S2：在所述第一导体柱与封装基板的线路表面之间，或者在所述第一导体柱与形成于所述封装基板的线路表面上的第二导体柱之间，进行电连接。
9.根据权利要求8所述的方法，其特征在于，通过回流焊接来实施所述电连接。
10.根据权利要求8所述的方法，其特征在于，所述封装基板的线路表面包括焊盘以用于焊接所述第一导体柱，或者所述芯片的表面包括焊盘以用于焊接所述第二导体柱。
11.一种芯片倒装产品，包括封装基板、芯片以及位于所述封装基板与所述芯片之间并将它们电连接的导体柱，所述导体柱是通过权利要求1至6中任一项所述的方法制得的。
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