TW202002108A - 半導體結構的形成方法 - Google Patents

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莊博堯
鄭心圃
周孟緯
林孟良
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
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    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
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Abstract

此處提供形成扇出封裝的結構與方法。此處所述的封裝包括空腔基板、一或多個半導體裝置位於空腔基板的空腔中、以及一或多個重佈線結構。實施例包含預先形成於空腔基板中的空腔。多種裝置如積體電路晶粒、封裝、或類似物可放置在空腔中。亦可形成重佈線結構。

Description

半導體結構的形成方法
本發明實施例關於半導體的封裝結構，更特別關於其空腔基板。
半導體產業藉由持續縮小最小結構尺寸，以持續改良多種電子構件(如電晶體、二極體、電阻、電容、或類似物)的積體密度，使更多構件與更多功能得以整合至給定面積中。具有高功能的積體電路需要許多輸入/輸出墊。然而對小型化很重要的應用而言，需要小型封裝。
積體扇出封裝技術越來越普及，特別是與晶圓級封裝技術結合時。上述封裝中的積體電路通常包含重佈線層或後鈍化內連線，以用於封裝接點墊的扇出式打線，使電性接點的間距大於積體電路的接點墊。此封裝結構可提供低成本的高功能密度與高效能的封裝。
本發明一實施例提供之半導體結構的形成方法，包括：放置半導體裝置於空腔基板的空腔中；在放置半導體裝置於空腔中之後，沿著半導體裝置的多個側壁形成成型化合物；以及形成重佈線結構於空腔基板、成型化合物、與半導體裝置上。
下述揭露內容提供許多不同實施例或實例以實施本發明的不同結構。下述特定構件與排列的實施例係用以簡化本發明而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。此外，本發明的多個實例可採用重複標號及/或符號使說明簡化及明確，但這些重複不代表多種實施例中相同標號的元件之間具有相同的對應關係。
此外，空間性的相對用語如「下方」、「其下」、「下側」、「上方」、「上側」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。
下述實施例提供的積體扇出封裝採用異質基板。一般而言，積體電路密封於異質基板中，其中異質基板可包含密封材料(如成型化合物)，以及與密封材料結合的預先形成或壓合的結構。空腔可形成於異質基板中，以降低封裝的整體高度。此外，空腔可延伸穿過異質基板，在維持較小的整體高度時，可提供積體電路尺寸較大的彈性。此外，異質基板可包含金屬化層，其可依特定設計的需求重分佈訊號。重佈線結構亦可形成於積體電路與異質基板的任一側或兩側上。
圖1至18顯示一些實施例中，採用積體扇出封裝的結構之形成方法的中間步驟之剖視圖，且積體扇出封裝具有空腔基板。
如圖1所示的一些實施例，基板120包括絕緣層100，且絕緣層100之兩側上具有導電層110。在一些實施例中，基板120為雙側銅箔基板。絕緣層100可為預含浸的複合纖維(膠片)、味之素增層膜(ABF)、紙、玻璃纖維、不織玻璃布、其他絕緣材料、或上述之組合。導電層110可為一或多層的銅、鎳、鋁、其他導電材料、或上述之組合，其壓合或形成於絕緣層100的相對兩側上。
如圖2所示，形成開口210於基板120中。在一些實施例中，開口210的形成方法為雷射鑽孔。其他製程如機械鑽孔、蝕刻、或類似方法亦可用於形成開口210。開口210的上視形狀可為矩形、圓形、或其他形狀。
如圖3所示的一些實施例，填入開口210 (見圖2)以形成導電插塞310與導電線路320及330。導電線路(如導電線路320與330)可用於形成重分佈電子訊號的線路，或用於可貼合至晶粒連接物的晶粒連接物墊。在沉積導電材料於開口210中之前，可進行表面處理製程。表面處理製程可包含以一或多種清潔溶液(如硫酸、鉻酸、中合鹼性溶液、沖水、或類似物)清潔基板120的露出表面(如開口210中的絕緣層100與導電層110的表面)，以移除或減少泥、油、及/或原生氧化物膜。可進行除渣製程以清潔靠近開口210的區域，此區域可能已對絕緣層100的材料進行除渣步驟，且此區域的絕緣層100已移除以形成開口210。除渣步驟的方法可為機械除渣(比如以濕漿料中的細研磨料噴砂)、化學除渣(以過錳酸鹽、有機溶劑、或類似物的組合沖洗)、或機械除渣與化學除渣的組合。在清潔步驟之後，可採用化學條件下的處理，以利吸收後續無電電鍍時所用的活化劑。在一些實施例中，處理步驟之後可微蝕刻導電層110，以微粗糙化導電層的表面，使金屬箔與後續沉積的導電材料之間具有較佳接合。
形成導電插塞310與導電線路320及330的步驟，可包括形成圖案化的遮罩層並選擇性沉積導電材料(如銅、其他金屬、金屬合金、或類似物)於圖案化的遮罩層中的開口內。沉積導電材料的方法可採用金屬的無電電鍍技術。圖案化的遮罩層之形成方法，可為塗佈光阻層於表面上、以光學圖案曝光光阻層、並顯影曝光後的光阻層以形成開口於光阻層中，且開口定義可選擇性沉積導電材料處的區域圖案。
在形成導電線路320與330之後，可剝除圖案化的遮罩層(如光阻)。可移除圖案化的遮罩層所覆蓋之導電層110的部份，且移除方法可為合適的蝕刻製程。移除導電層110之不想要的部份，可避免圖案化遮罩層所露出之區域中的導電結構之間產生不想要的電性短路。導電插塞310與圖案化的導電線路320及330以此種方式形成於晶圓的兩側上。圖3所示的剖視圖係導電層110經上述蝕刻後的晶圓狀態。
如下詳述，基板120可作為形成空腔基板的基底。在圖3中，導電線路330形成於絕緣層100的一側上，即後續製程步驟中形成空腔的一側。在一些實施例中，後續形成空腔的區域可省略導電線路330，比如此例中最內側的導電插塞310之間的區域。
雖然此例未圖示，但應理解採用金屬箔基板的方法可重複進行形成開口以延伸穿過金屬箔基板、形成圖案化的導電線路層(比如採用無電沉積、電鍍、或類似法)、以及移除不需要的金屬箔等步驟，以垂直堆疊多個絕緣材料與具有導電插塞的導電線路之多個交替層，以連接導電線路之垂直的相鄰層。
如圖4所示的一些實施例，犧牲層400位於基板120的一側上。在一些實施例中，犧牲層400可作為遮罩層，且後續製程步驟可移除犧牲層400。在本發明的實施例中，犧牲層400亦可稱作介電層，且一些實施例可保留犧牲層400於結構中。下述內容將進一步說明導電柱可形成於基板120的一側上，且空腔將形成於基板120的相同側上。犧牲層400形成於基板120的一側上，此側上將形成導電柱與空腔。在一些實施例中，犧牲層400為味之素增層膜，並壓合至基板120上。亦可採用其他材料如膠片材料。此外，亦可沉積材料如聚合物、光阻、或介電層(如氧化矽、氮化矽、或類似物)以形成犧牲層400。
舉例來說，開口410形成於犧牲層400中的方法可為雷射鑽孔，其露出欲電性連接的導電線路330，如下詳述。其他方法如基械鑽孔、濕或乾蝕刻技術、光微影技術、或類似方法亦可用於形成開口410。
接著如圖5所示，沉積導電材料以填滿開口410 (見圖4)，以形成導電插塞510。導電插塞510的組成可為金屬如銅、金屬合金、或類似物，其形成方法可採用無電電鍍、電鍍、任何其他合適製程、或上述之組合。若製程需要，平坦化製程如化學機械拋光或研磨亦可用於移除多餘材料。
如圖6所示的一些實施例，形成保護層600 (如抗焊層)於導電線路320上，以保護絕緣層100的區域不受外部損傷。在一些實施例中，保護層600的形成方法為沉積光阻材料層、以光學圖案曝光光阻材料層、以及顯影曝光後的光阻材料層以形成開口620。在其他實施例中，保護層600的形成方法為沉積非光敏性介電層(如氧化矽、氮化矽、或類似物)、採用光微影技術形成圖案化的光阻遮罩於介電層上、以及採用合適的蝕刻製程(如乾蝕刻)蝕刻介電層以形成開口620。此外亦可採用其他製程與材料。開口620露出導電線路320的下方部份，其可作為晶粒接合物墊以貼合晶粒接合物。
如圖7所示的一些實施例，空腔700的形成方法為移除犧牲層400與絕緣層100的一部份。移除絕緣層100的部份以使絕緣層100凹陷的製程，不會影響絕緣層100之相同側上的導電線路330。如圖3所示的上述內容，用於形成導電線路的圖案化遮罩，可設計為排除導電線路330形成於絕緣層100的部份(即空腔700形成處)上。可由電腦數控機器進行移除材料以形成空腔700的製程，並以機械鑽孔移除材料。由電腦軟體精準控制的機械鑽孔位置可在±20 nm內。如圖7所示，在一些實施例中，上述步驟所形成的結構為空腔基板701，其中空腔深度可介於約70微米至約500微米之間。在一些實施例中，沿著空腔700之底部所保留的絕緣層100其厚度介於約20微米至約50微米之間。其他製程如雷射鑽孔、蝕刻、及/或類似方法可用於形成空腔700。
如圖8所示的一些實施例，可在形成空腔700後移除殘留的犧牲層400，以形成空腔基板702。犧牲層400的移除方法可為合適的蝕刻技術如電漿蝕刻。製程氣氣體可包含六氟化硫、四氟化碳、氬氣、氧氣、其他合適氣體、或上述之組合作為蝕刻劑。
如圖9所示的一些實施例，空腔基板702位於承載基板2005上，且承載基板2005具有離型層2010形成於其表面上。如圖9所示，可採用離型層2010以將空腔基板702貼合至承載基板2005，因此空腔700 (見圖8)與離型層2010的位置相對。承載基板2005可為玻璃承載基板、陶瓷承載基板、或類似物。離型層2010可為聚合物為主的材料、環氧樹脂為主的熱離型材料(如光熱轉換的離型塗層)、或紫外線膠(在照射紫外線時失去黏合特性的膠)。離型層2010在後續製程中，有助於移除承載基板2005。此外，在後續製程中可隨著移除承載基板2005而移除離型層2010。
可採用取放工具，將裝置2000放置於空腔基板702的空腔700 (見圖8)中。裝置2000可為積體電路晶粒、封裝晶粒、積體被動裝置、中介物、封裝天線、微機電系統封裝、或類似物。在一些實施例中，以黏合劑2020將裝置2000黏合至絕緣層100，如圖9所示。雖然圖9顯示一個裝置2000位於空腔700中，但應理解多個晶粒亦可位於空腔基板702的空腔700中。舉例來說，一些實施例中的裝置2000可為多個彼此橫向相鄰的裝置及/或彼此堆疊的裝置，其中裝置可具有相同或不同的尺寸。
在圖9所示的例子中，裝置2000為半導體裝置如積體電路晶粒。積體電路晶粒可為邏輯晶粒(如微處理器、微控制器、或類似物)、記憶晶粒(如動態隨機存取記憶體、靜態隨機存取記憶體、或類似物)、系統單晶片晶粒(如電源管理積體電路、混合訊號積體電路、或類似物)、射頻積體電路晶粒、數位訊號處理晶粒、類似物、或上述之組合。在將裝置2000置於空腔基板702上之前，可依據可行的製程對裝置2000進行製程，以形成個別的裝置結構。舉例來說，可對圖9中的裝置2000進行製程以形成積體電路於裝置2000中。如圖9所示，裝置2000包含半導體基板2030、內連線結構2040、墊2050、鈍化層2060、晶粒連接物2070、與密封層2080。
半導體基板2030可為基體半導體或絕緣層上半導體基板的主動層，且可包含IV族半導體如矽或鍺、半導體化合物、及/或半導體合金，且半導體基板2030可摻雜或未摻雜。裝置如電晶體、二極體、電容、電阻、或類似物可形成於半導體基板2030之中及/或之上。舉例來說，內連線結構2040可包含金屬化圖案於半導體基板2030上的一或多個介電層中，可內連線半導體基板2030之中及/或之上的裝置，以形成積體電路。裝置2000的墊2050可為導電墊(如鋁墊、銅墊、或類似物)，其連接至外部連接物。鈍化層2060形成於內連線結構2040的介電層上，以及墊2050的部份上。晶粒連接物2070如導電柱(包含金屬如銅)可延伸穿過鈍化層2060，並機械地與電性耦接至個別墊2050。舉例來說，晶粒連接物2070的形成方法可為電鍍或類似方法。介電材料的密封層2080形成於鈍化膜2060與晶粒連接物2070上。密封層2080的介電材料橫向密封晶粒連接物2070，且密封層2080可橫向延伸至裝置2000的邊緣。密封層2080的介電材料可為聚合物如聚苯并噁唑、苯并環丁烯為主的聚合物、聚醯亞胺、或類似物；氮化物如氮化矽或類似物；氧化物如氧化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、或類似物；類似物；或上述之組合，且其形成方法可為旋轉塗佈、壓合、化學氣相沉積、或類似方法。在圖9所示的一些實施例中，密封層2080覆蓋切割的裝置2000之晶粒連接物2070。在一些其他實施例中，切割的裝置2000之晶粒連接物2070，在切割前可具有露出的頂部導電表面。墊2050、鈍化層2060、晶粒連接物2070、與密封層2080所在之裝置2000的一側，可稱作裝置2000的主動側。而與主動側相對的一側，可稱作裝置2000的背側。
裝置2000的背側上的黏合劑2020，可貼合裝置2000至絕緣層100。黏合劑2020可為任何合適的黏合劑、環氧樹脂、晶粒貼合膜、或類似物。黏合劑2020可施加至裝置2000的背側，比如在切割之前施加至個別半導體晶圓的背側。可切割裝置2000，並由黏合劑2020將裝置2000黏合至介電層100，且黏合方法可採用取放工具。一些實施例在置放裝置2000於空腔700中之前，可將黏合劑2020貼合至裝置2000或空腔基板702。
在圖10所示的一些實施例中，形成密封劑2090於多種構件上。密封劑2090可形成於承載基板2005上，以覆蓋裝置2000的晶粒連接物2070與導電插塞510。接著可硬化密封劑2090，並在密封劑2090上進行平坦化製程，以露出導電插塞510與晶粒連接物2070。平坦化製程亦可研磨密封層2080。密封劑2090可為成型化合物、環氧樹脂、或類似物，且其施加方法可為壓縮成型、轉移成型、或類似方法。導電插塞510、晶粒連接物2070、密封層2080、與密封劑2090的上表面，在平坦化製程後可實質上共平面(具有一些製程變異)。舉例來說，平坦化製程可為化學機械研磨、研磨製程、或類似方法。
如圖10所示，裝置2000的一部份殘留於空腔基板702的空腔700 (見圖7至9)中。裝置2000未占據的空腔部份將填入密封劑2090。由於密封劑填入絕緣層100中裝置2000以外的凹陷部份，絕緣層100的最上側表面高於密封劑2090的最下側表面。導電插塞510的底部位於絕緣層100的最上側表面上，其高於裝置2000的背側。導電插塞510的上表面與裝置2000的上表面共平面。綜上所述，導電插塞510的高度小於裝置2000的高度，如圖10所示。密封劑2090亦填入裝置2000與相鄰導電插塞510之間的空間，以及導電插塞510之間的空間。密封劑2090的用量，取決於相對裝置2000之高度的空腔700之深度。空腔基板702中密封劑2090的厚度可不一致。舉例來說，密封劑2090與裝置2000相鄰的部份之厚度，大於密封劑2090與導電插塞510相鄰的另一部份之厚度。
圖11至14係一些實施例中，形成主動側的重佈線結構2100於密封的裝置2000之主動側上的晶粒連接物2070上。重佈線結構2100包含介電層與導電線路交錯的垂直堆疊。相鄰的導電線路之間，垂直地隔有介電層。導電線路延伸穿過下方的介電層，可形成導電通孔以用於內連線垂直的相鄰導電線路。導電線路層(如導電線路320及330)形成於空腔基板702中，並由導電插塞310彼此連接。上述導電線路層可由導電插塞510電性連接至主動側的重佈線結構2100。
在圖11中，形成介電層2110於密封劑2090與裝置2000上。在一些實施例中，介電層2110的組成為聚合物，比如光敏材料如聚苯并噁唑、聚醯亞胺、苯并環丁烯、或類似物，其圖案化方法可採用微影光罩。介電層2110的形成方法可為旋轉塗佈、壓合、化學氣相沉積、類似方法、或上述之組合。圖案化介電層2110可形成開口2120，以露出導電的晶粒連接物2070與導電插塞510的部份。當介電層2110為光敏材料時，圖案化步驟可為曝光介電層2110。介電層2110的組成亦可為非光敏材料，比如氮化矽、氧化矽、磷矽酸鹽玻璃、硼磷矽酸鹽玻璃、或類似物。非光敏材料的圖案化方法，可為搭配圖案化的光阻遮罩之合適蝕刻製程(如非等向的反應性離子蝕刻)。
如圖12所示，金屬化圖案2130形成於圖案化的介電層2110上，並延伸穿過圖案化的介電層2110。在一些實施例中，金屬化圖案2130的形成方法為先形成金屬晶種層(未圖示)於介電層2110、穿過介電層2110之開口2120 (見圖11)中的側壁、以及開口2120之底部的導電插塞510與晶粒連接物2070之金屬圖案的露出部份上。晶種層可包含一或多層的導電材料如銅層，或鈦層及鈦層上的銅層之複合層。一些其他導電材料的層狀物、數個其他導電材料的複合層、或類似物亦可用於形成晶種層。任何合適的沉積製程(如物理氣相沉積、化學氣相沉積、或類似方法)可用於形成晶種層。接著形成圖案化的遮罩層(如圖案化的光阻遮罩層，未圖示)於晶種層上，以經由光阻遮罩層中的開口露出晶種層的部份。金屬化圖案2130可形成於光阻開口中的晶種層之露出部份上。用以形成金屬化圖案2130的材料，可包含金屬如銅、鈦、鎢、鋁、或類似物，且其沉積方法可採用合適的沉積製程如電鍍、無電電鍍、或類似方法。在形成金屬化圖案2130的沉積製程完成之後，可採用可接受的製程如灰化、氧氣電漿、或類似方法剝除光阻。剝除光阻圖案所露出的晶種層的部份，其上未形成採用光阻遮罩時所沉積的材料。以任何可接受的化學蝕刻製程如濕式化學蝕刻、電漿蝕刻、或類似方法，可移除晶種層的這些露出部份。晶種層的保留部份將包含於金屬化圖案2130中。金屬化圖案2130包含沿著介電層2110之上表面形成的導電線路，以及穿過介電層2110的導電通孔。通孔可電性與物理地連接金屬化圖案2130的線路，至直接位於介電層2110下方的金屬圖案(比如包含晶粒連接物2070與導電插塞510的圖案)。
圖案化的介電層2110 (見圖11)與金屬化圖案2130的導電線路與通孔(見圖12)的形成方法已舉例說明。應理解的是，可依據設計規格變化介電層與金屬化圖案(比如介電層2110與金屬化圖案2130)的形成製程，比如依據圖案所需的最小尺寸。舉例來說，一些實施例可採用鑲嵌製程如單鑲嵌製程或雙鑲嵌製程。可垂直堆疊多個介電層與金屬化圖案，以壓合重佈線結構2100。
如圖13所示，形成圖案化的介電層2140於金屬化圖案2130與介電層2110的上表面上。圖13亦顯示金屬化圖案2150。金屬化圖案2150包含沿著介電層2140之上表面形成的導電線路，以及穿過介電層2140的導電通孔。金屬化圖案2150的通孔可電性地及物理地連接金屬化圖案2150的導電線路，至直接位於介電層2140下的金屬圖案(如金屬化圖案2130)。可重複形成介電層2110與金屬化圖案2130的製程與材料，以形成介電層2140與金屬化圖案2150。
在前側的重佈線結構中，可形成較多或較少的介電層與金屬化圖案。若欲形成的介電層與金屬化圖案較少，則可省略上述的步驟與製程。若欲形成多個介電層與金屬化圖案，可重複上述步驟與製程。
圖14亦顯示延伸穿過重佈線結構2100其最上側的圖案化之介電層2160之凸塊下金屬化層2170。凸塊下金屬化層2170具有可焊的金屬表面，其可作為焊料凸塊與重佈線結構2100之間的界面。在圖14中，金屬化圖案2150的導電線路，經由介電層2160中的個別通孔電性地與物理地連接至個別的凸塊下金屬化層2170。圖案化的介電層2160與凸塊下金屬化層2170的形成方法，其採用的製程及材料可與用於形成介電層2140與金屬化圖案2150的製程及材料類似。
在圖15中，晶粒連接物2180形成於凸塊下金屬化層2170上。晶粒連接物2180可為球格陣列連接物、焊料球、導電柱、塌陷控制的晶片連接器凸塊、微凸塊、無電的鎳-與無電的鈀浸潤式金技術所形成的凸塊、或類似物。晶粒連接物2180可包含導電材料如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似物、或上述之組合。在一些實施例中，晶粒連接物2180的形成方法為先形成焊料層，且焊料層的形成方法可為蒸鍍、電鍍、印刷、焊料轉移、放置球、或類似方法。一旦形成焊料層於結構上，可進行再流動使材料成形為所需的凸塊形狀。在另一實施例中，晶粒連接物2180為導電柱(如銅柱)，其形成方法為濺鍍、印刷、電鍍、無電電鍍、化學氣相沉積、或類似方法。導電柱可無焊料且可具有實質上垂直的側壁。在一些實施例中，金屬蓋層(未圖示)形成於導電柱的頂部上。金屬蓋層可包含鎳、錫、錫鉛、金、銀、鈀、銦、鎳鈀金、鎳金、類似物、或上述之組合，且其形成方法可為電鍍製程。
在圖16的一些實施例中，進行承載基板的剝離製程，以自空腔基板702的保護層600分離(剝離)承載基板2005。在離型層2010為光敏黏合劑的實施例中，離型製程可對離型層2010照光(如雷射光或紫外光)，使離型層2010分解以移除承載基板2005。可進行清潔製程以自保護層600移除離型層2010的殘留物。分離承載基板2005後，可露出保護層600與其中的開口620。
如圖17所示的一些實施例，在露出保護層600之後，可形成晶粒連接物2190於保護層600上的選定區域中，且晶粒連接物2190可延伸穿過保護層600中的開口620，以提供外部連接至空腔基板702的個別導電線路320 (如晶粒連接物墊)。晶粒連接物2190的形成方法，可與形成晶粒連接物2180的製程技術類似。在形成晶粒連接物2190之後，圖17所示的結構為積體扇出封裝晶粒112，其包含空腔基板702、裝置2000、主動側的重佈線結構2100、晶粒連接物2180、與晶粒連接物2190。
可在晶圓上進行上述製程，比如形成多個積體扇出封裝晶粒112於封裝晶圓上。在這些實施例中，可沿著相鄰的積體扇出封裝之間的切割線區，進行切割製程。自封裝晶圓上的其他封裝，切割出積體扇出封裝晶粒112。可在其他封裝或基板(未圖示)垂直貼合至積體扇出封裝晶粒112之前或之後進行切割製程。
圖18顯示一些實施例中，切割的積體扇出封裝晶粒112，其採用晶粒連接物2180固定於基板161上。基板161的組成可為半導體材料如矽或鍺、半導體化合物、或半導體合金，且可摻雜或未摻雜，並可為絕緣層上半導體基板的主動層。基板161可包含晶粒、封裝、封裝基板、中介物、印刷電路板、或類似物。舉例來說，基板161可為絕緣核心(如玻璃纖維強化樹脂核心)為基礎的印刷電路板，用於基板161之核心材料的例子可為玻璃纖維樹脂如FR4、雙馬來醯亞胺-三嗪BT樹脂、其他印刷電路板材料或膜、增層膜如味之素增層膜、其他壓合物、類似物、或上述之組合。
基板161可包含主動與被動裝置(未圖示)。廣泛種類的裝置如電晶體、電容、電阻、上述之組合、或類似物，可用於符合積體扇出封裝晶粒112 (或連接至積體扇出封裝晶粒112的任何其他封裝)所含的積體電路之結構與功能上的需求，以形成多晶片模組。裝置的形成方法可採用任何合適方法。
基板161亦可包含金屬化層與通孔(未圖示)，以及金屬化層與通孔上的接合墊163。金屬化層可形成於主動及被動裝置上，且可設計為連接多種裝置以形成功能電路。金屬化層可由交替的介電層(如低介電常數的介電材料)與導電材料(如銅)所組成，其具有通孔以內連線導電材料層，並可由任何合適製程(如沉積、鑲嵌、雙鑲嵌、或類似製程)所形成。電子裝置與內連線系統的形成方法可採用任何合適方法。
在一些實施例中，基板161可為積體電路如記憶積體電路、電源管理積體電路、數位邏輯積體電路、射頻積體電路、或類似物。
晶粒連接物2180電性及/或物理耦接積體扇出封裝晶粒112至基板161，包含耦接至基板161中的金屬化層。在一些實施例中，再流動晶粒連接物2180以貼合積體扇出封裝晶粒112至基板161的接合墊163。在一些實施例中，基板161具有晶粒連接物(未圖示)，其可貼合至積體扇出封裝晶粒112的晶粒連接物，以電性耦接基板161至積體扇出封裝晶粒112。晶粒連接物2180可具有環氧樹脂流(未圖示)形成其上，之後再流動環氧樹脂流，使積體扇出封裝晶粒112貼合至基板161後保留環氧樹脂流的至少一些環氧樹脂部份。保留的環氧樹脂部份可作為底填層，以降低應力並保護再流動晶粒連接物2180所形成的接點。在一些實施例中，底填層(未圖示)可形成於積體扇出封裝晶粒112與基板161之間，並圍繞晶粒連接物2180。底填層的形成方法可為貼合積體扇出封裝晶粒112之後的毛細流動製程，或者貼合積體扇出封裝晶粒112之前的合適沉積方法。
如圖18所示，晶粒連接物2190可用於貼合額外封裝或基板至積體扇出封裝晶粒112。基板165 (與基板161類似)可貼合至積體扇出封裝晶粒112的晶粒連接物2190，且晶粒連接物2190與晶粒連接物2180分別位於積體扇出封裝晶粒112的兩側上。在一些實施例中，基板165可經由基板165的接合墊167貼合至積體扇出封裝晶粒112的晶粒連接物2190，以電性耦接至積體扇出封裝晶粒112。在一些實施例中，基板165具有晶粒連接物(未圖示)，其可貼合至積體扇出封裝晶粒112的晶粒接合物2190，以電性耦接基板165至積體扇出封裝晶粒112。
圖19至21係一些實施例中，積體扇出封裝的形成方法之剖視圖。圖19至21所示的製程，係先進行圖1至7所示的上述製程之後所進行的製程。綜上所述，採用離型層2010將圖7所示的空腔基板701貼合至承載基板2005，如圖19所示。綜上所述，圖9中移除的犧牲層400，將保留於圖19至21所示的實施例中。
如圖19所示，將裝置2000置於圖7所示的空腔基板701之空腔700中，且放置方法採用黏合劑2020如搭配圖9的上述製程。圖19亦顯示密封劑2090，其形成於空腔700的側壁(見圖7)與裝置2000的個別側部之間。密封劑2090的形成與平坦化，可與圖10所示的前述製程與材料類似。然而考慮到圖19與10中的結構差異，可調整施加密封劑2090之後的製程步驟中的製程參數。
圖19所示的空腔基板701中的密封劑2090所占據的空間，可能不同於圖10所示之對應的空腔基板702中的密封劑2090所占據的空間。在圖19中，犧牲層400仍保留於空腔基板701中，而密封劑2090填入裝置2000與空腔基板701的空腔側壁之間的空間。相反地，圖10自空腔基板702移除犧牲層400並取代為密封劑2090。在採用空腔基板701的積體扇出封裝(如圖21A所示的積體扇出封裝晶粒114)中，密封劑2090形成裝置2000周圍的環狀，且絕緣層100及犧牲層400的側壁圍繞密封劑2090，如圖19所示。密封劑2090的厚度一致，且可實質上等於裝置2000與黏合劑2020的總高度。導電插塞510的厚度小於密合劑的厚度或裝置2000的高度。
圖20係一些實施例中，在圖19的結構上形成主動側的重佈線結構2100與晶粒連接物2180，並移除承載基板2005之後的結構。可進行與圖11至16所示的製程及材料類似的方法，以形成圖20的結構之主動側的重佈線結構2100與晶粒連接物2180，並自空腔基板701分離承載基板2005。
如圖21A所示的一些實施例，在剝離承載基板之後，可貼合晶粒連接物2190至空腔基板701之個別的晶粒連接物墊如導電線路320。晶粒連接物2190的形成方法，可與圖17所示的前述製程與材料類似。圖21A所示的結構可稱作積體扇出封裝晶粒114，其包含空腔基板701、裝置2000、主動側的重佈線結構2100、晶粒連接物2180、與晶粒連接物2190。
圖21B顯示切割的積體扇出封裝晶粒114，其採用晶粒連接物2180固定到基板161；以及貼合至積體扇出封裝晶粒114的晶粒連接物2190的基板165 (與基板161類似)。
空腔(如空腔基板701與702的空腔700)之平面尺寸(寬度與長度)，端視欲容納至空腔中的裝置2000的尺寸而定。在一些實施例中，裝置2000的側壁與空腔的側壁之間的距離介於5微米至50微米之間，以提供足夠空間讓密封劑流動。
圖22至28B係一些實施例中，形成積體扇出封裝的剖視圖。圖22至28B所示的製程先進行圖1至3所示的前述製程，並採用相同標號標示類似單元。
如圖22A所示，導電線路340形成於上的區域，與後續製程步驟中形成空腔的位置一致。導電線路330與340同時形成於絕緣層100的同一側上，即後續形成空腔開口的一側。導電線路340的上視圖(如圖22B)指出欲形成空腔開口的區域所在處。剖線A-A指的是對應圖22A所示的剖面之軸。在形成空腔時可移除導電線路340，如下詳述。在一些實施例中，在後續製程步驟中形成空腔時，採用導電線路340可提供較佳的準確性。圖22A與22B所示的結構之形成方法，可與圖1至3所示之前述材料與製程類似。
如圖23所示，將犧牲層400置於基板120的一側上，並圖案化犧牲層400以形成開口410，可露出導電線路330的部份。犧牲層400的形成方法所採用的材料與製程，可與圖4的前述內容類似。然而在圖23中，露出的導電線路340位於即將形成空腔於基板120中的區域上。
接著如圖24所示，形成導電插塞510於開口410 (見圖23)中，其採用的材料與技術如圖5所示。後續製程步驟將移除位於導電線路340上的導電插塞520 (與導電插塞510同時形成)，如下所述。
如圖25所示的一些實施例，形成具有開口620的圖案化保護層600 (如抗焊層)於導電線路320上，以保護絕緣層100的區域免於外部損傷。開口620露出選定的導電線路320之下方部份，其可作為晶粒連接物墊以貼合晶粒連接物。保護層600與開口620的形成方法，可與圖6所示的前述材料與製程技術類似。
在圖26中，空腔710的形成方法為選擇性地移除導電插塞520、導電線路340、與絕緣層100的一部份。在一些實施例中，圖案化遮罩(如圖案化的光阻遮罩)之形成方法採用合適的光微影技術，以在覆蓋導電插塞510時選擇性地露出導電插塞520 (見圖25)的表面。舉例來說，導電插塞520與導電線路340的移除方法為濕式化學蝕刻技術搭配圖案化的光阻遮罩，以形成空腔710。在此例中，導電插塞520與導電線路340的導電材料可包含銅，其移除方法可採用化學品如氯化銅蝕刻劑、氨蝕刻劑、磷酸與水與過氧化氫的溶液、及/或類似物。在移除導電材料如銅之後，可採用雷射鑽孔、化學蝕刻、及/或類似方法移除絕緣層100的一部份。如圖26所示的一些實施例，上述步驟形成的結構為空腔基板703。
圖27顯示的許多製程步驟，可在形成空腔基板703之後進行。在一些實施例中，可進行與圖19及20所示之前述製程類似的製程，以得圖27所示的結構。舉例來說，空腔基板703 (見圖26)可貼合至承載基板2005與置於空腔基板703的空腔710 (見圖26)中的裝置2000，如圖19所示的前述內容。可採用密封劑2090密封裝置2000，且密封劑2090亦可形成於裝置2000與空腔基板703之間，如圖19所示之前述內容。此外，可形成重佈線結構2100於空腔基板703與裝置2000上，形成晶粒連接物2180於凸塊下金屬化層2170上、以及自空腔基板703剝離承載基板2005，如圖20所示的上述內容。
如圖28A所示的一些實施例，在剝離承載基板2005之後，晶粒連接物2190貼合至空腔基板703的個別晶粒連接物墊如導電線路320。晶粒連接物2190的形成方法，可與圖17所示的前述製程與材料類似。圖28A所示的結構可稱作積體扇出封裝晶粒116，其包含空腔基板703、裝置2000、主動側的重佈線結構2100、晶粒連接物2180、與晶粒連接物2190。
圖28B顯示切割後的積體扇出封裝晶粒116，其採用晶粒連接物2180以固定至基板161；以及基板165 (與基板161類似)貼合至積體扇出封裝晶粒116的晶粒連接物2190。
圖29至31B係一些實施例中，形成積體扇出封裝的剖視圖。圖29至31所示的製程先進行圖22至26所示的前述製程，並以相同標號標示類似單元。之後如圖29所示，移除犧牲層400 (見圖26)以形成空腔基板704。圖29所示的結構之形成方法，可與圖22至26所示之前述材料與製程類似。舉例來說，可移除犧牲層400，其移除方法可採用圖8所示之前述技術。
圖30顯示的許多製程步驟，可在形成空腔基板704之後進行。在一些實施例中，可進行與圖9-16所示之前述製程類似的製程，以得圖30所示的結構。舉例來說，空腔基板704 (見圖29)可貼合至承載基板2005與空腔基板704之空腔710中的裝置2000，如圖9所示的上述內容。可採用密封劑2090密封裝置2000，如圖10所示的上述內容。此外，可形成重佈線結構2100於空腔基板703與裝置2000上，形成晶粒連接物2180於凸塊下金屬化層2170上、以及自空腔基板703剝離承載基板2005，如圖11至16所示的上述內容。
如圖31A所示的一些實施例，剝離承載基板2005之後，貼合晶粒連接物2190至空腔基板704的個別晶粒連接物墊如導電線路320。晶粒連接物2190的形成方法可與圖17所示的前述製程與材料類似。圖31A所示的結構可稱作積體扇出封裝晶粒118，其包含空腔基板704、裝置2000、主動側的重佈線結構2100、晶粒連接物2180、與晶粒連接物2190。
圖31B顯示切割後的積體扇出封裝晶粒118，其採用晶粒連接物2180固定至基板161；以及貼合至積體扇出封裝晶粒118的晶粒連接物2190之基板165 (與基板161類似)。
圖32至44係一些實施例中，形成積體扇出封裝的剖視圖。如圖32所示，承載基板800具有離型層811形成於其上表面上。如圖所示，導電的晶種層810覆蓋承載基板800的上表面(即離型層上)。在後續製程時，可自導電的晶種層810剝離承載基板800 (與離型層)。
承載基板800可為玻璃承載基板、陶瓷承載基板、或類似物，且離型層811可為聚合物為主的材料、環氧樹脂為主的熱離型材料(如光熱轉換的離型塗層)、或紫外線膠(在照射紫外線時失去黏合特性的膠)。
晶種層810可包含銅層，或鈦層及鈦層上的銅層之複合層。可採用任何合適的沉積製程(如物理氣相沉積、化學氣相沉積、壓合、或類似方法)形成晶種層。
如圖33與34所示，導電柱830可形成於晶種層810上，其形成方法可採用金屬圖案電鍍技術。如圖33所示，沉積晶種層810，再形成圖案化遮罩820 (如圖案化光阻)於晶種層810的表面上。在一些實施例中，圖案化遮罩820的形成方法為沉積光阻於晶種層810的表面上、以光學圖案曝光光阻、並顯影光阻以露出晶種層810的部份，如光學圖案所定義。在一些實施例中，光阻可為乾膜光阻。此外可採用其他製程與材料。採用圖案電鍍，可選擇性地沉積導電柱830於晶種層810的露出部份上。可選擇圖案電鍍技術的製程參數，使導電柱830的沉積厚度小於圖案化遮罩820的厚度。
如圖34所示，在移除圖案化遮罩820之後，導電柱830仍貼合至晶種層810。圖案化遮罩820的移除方法可採用任何合適的蝕刻技術(如氧電漿灰化、有機溶劑、或氫氧化鈉溶液以剝除乾膜光阻)。
如圖35所示，導電柱830埋置於絕緣層804的方法可為壓合增層膜如味之素增層膜、膠便、或類似物，並採用回蝕刻或平坦化製程(如化學機械研磨、研磨、或類似方法)以露出圖案化的導電柱830之頂部導電表面。在一些實施例中，絕緣犧牲增層層840可為液態的成型化合物，其成型於基板上及導電柱830周圍。在一些實施例中，絕緣犧牲增層層840可作為遮罩層，且後續的製程步驟可移除絕緣犧牲增層層840。在本發明實施例的內容中，絕緣犧牲增層層840可視作犧牲層，但其他實施例可保留絕緣犧牲增層層840於結構中。
圖36A顯示導電線路850與860 (如銅線路)藉由圖案化遮罩層(如圖案化光阻層)中的開口，同時形成於導電柱830與絕緣犧牲增層層840的部份上。導電線路860可稱作蝕刻停止導電線路，因為其於形成空腔的後續蝕刻步驟中可作為蝕刻停止層，如下詳述。如圖36所示，導電線路860覆蓋絕緣犧牲增層層840上的區域，且此區域用於後續形成空腔並放置裝置。導電線路860的上視圖如圖36B所示，指出即將形成空腔開口的區域位置。剖線A-A指的是對應圖36A中剖面之軸。舉例來說，圖案化的導電線路850 (包含導電線路860)之形成方法，可採用與圖12所示之圖案化的金屬化圖案2130類似的製程與技術，其沉積晶種層、形成圖案化的遮罩層於晶種層上、進行電鍍製程以形成金屬化圖案、移除圖案化遮罩、以及移除晶種層的未使用部份。
如圖37所示，單側金屬箔基板920壓合於導電線路850與860上。在一些實施例中，單側金屬箔基板920包含絕緣層900 (如膠片)與爹合至絕緣層900的一表面之金屬箔910 (如銅箔)。在一些實施例中，單側金屬箔基板920與圖1所示的前述基板120類似，差別在於圖37的金屬箔係壓合於單側上，而非壓合於兩側上(如圖1所示)。
單側金屬箔基板920定向後，露出金屬箔910的表面。形成單側金屬箔基板920中的開口930，以露出選定的導電線路850的金屬表面之部份，其物理連接至導電柱830並直接位於導電柱830下。在一些實施例中，可採用雷射鑽孔製程或機械鑽孔製程，並搭配電腦數控以形成開口930。如圖37所示，單側金屬箔基板920覆蓋導電線路860。
圖38顯示一些實施例中的導電插塞940與導電線路950。在一些實施例中，導電插塞940及導電插塞950的形成方法，可與圖2與3所示之導電線路320及導電插塞310的製程與材料類似。在一些實施例中，橫向地形成導電線路950的部份於導電線路860上，如圖38所示。
如圖39所示的一些實施例，形成具有開口620的圖案化保護層600 (如抗焊層)於導電線路950上，以保護絕緣層900的區域免於外部損傷。開口620露出選定的導電線路950之下方部份，其可作為晶粒連接物墊以貼合至晶粒連接物。舉例來說，保護層600與開口620的形成方法，可與圖6所示的前述材料及製程技術類似。
接著如圖40所示，可自晶種層810剝離承載基板800。在離型層811為光敏黏合劑的實施例中，剝離步驟可為照射光(如雷射光或紫外光)至離型層上，以分解離型層並可移除承載基板800，以露出導電的晶種層810。可進行清潔製程以自導電的晶種層810移除任何殘留的離型層。
晶種層810在相鄰的導電柱830之間造成不想要的金屬短路，如圖40所示。在圖41中，可移除晶種層810，且移除方法可採用濕式化學溶劑如磷酸、過氧化氫、及/或類似物溶解不想要的金屬、乾蝕刻、上述之組合、或任何其他合適的蝕刻技術。在一些實施例中，濕式化學劑可採用磷酸、過氧化氫、或類似物。
在圖42中，移除與導電線路860垂直相鄰的絕緣犧牲增層層840的一部份，以形成空腔1100。移除絕緣犧牲增層層840以形成空腔1100的方法可為雷射鑽孔製程，而導電線路860可作為蝕刻停止層。導電線路860的邊緣定義空腔1100的邊緣之部份。空腔1100的平面尺寸，可設計為大於欲置於空腔1100中的任何裝置之尺寸。如圖42所示，導電線路860的邊緣延伸超出空腔1100的邊緣。這可提供對不準時的一些容忍度，以確保導電線路860位於暴露至鑽孔製程的整個區域上。在一些實施例中，空腔深度與絕緣犧牲增層層840的厚度可幾乎相同。在一些實施例中，上述步驟形成的結構為空腔基板705。
圖43所示的多個製程步驟，可在形成空腔基板705之後進行。在一些實施例中，可貼合空腔基板705 (見圖42)至承載基板2005，將裝置2000置於空腔基板705的空腔1100 (見圖42)中，採用密封劑2090密封裝置2000，形成重佈線結構2100於空腔基板705與裝置2000上，形成晶粒連接物2180於凸塊下金屬化層2170上，並自空腔基板705分離承載基板2005。圖43所示的結構之形成方法所採用的製程與材料，可與圖9至16所示的內容類似。
如圖43所示的許多製程步驟，可在形成空腔基板705之後進行。在一些實施例中，可進行與圖19與20所示的上述製程類似的製程，以得圖43所示的結構。舉例來說，空腔基板705 (見圖42)可貼合至承載基板2005與置於空腔基板705的空腔1100中的裝置2000 (見圖42)，如圖19所示的上述內容。可採用密封劑2090密封裝置2000，且密封劑2090亦可形成於裝置2000與空腔基板705之間，如圖19所示之前述內容。此外，可形成重佈線結構2100於空腔基板705與裝置2000上，形成晶粒連接物2180於凸塊下金屬化層2170上、並自空腔基板705剝除承載基板2005，如圖20所示之前述內容。
如圖44A所示的一些實施例，在剝離承載基板2005之後，晶粒連接物2190貼合至空腔基板705的個別晶粒連接物墊如導電線路950。晶粒連接物2190的形成方法，可與圖17所示的前述製程與材料類似。
圖44A所示的結構可稱作積體扇出封裝晶粒222，其包含空腔基板705、裝置2000、主動側的重佈線結構2100、晶粒連接物2180、與晶粒連接物2190。
圖44B顯示切割後的積體扇出封裝晶粒222，其採用晶粒連接物2180固定至基板161；以及貼合至積體扇出封裝晶粒222的晶粒連接物2190之基板165 (與基板161類似)。
圖45至47B係一些實施例中，形成積體扇出封裝的剖視圖。圖45至47B所示的製程先進行圖32至42所示的製程，並以相同標號標示類似單元。之後如圖45所示，移除絕緣犧牲增層層840 (見圖42)以形成空腔基板706。舉例來說，絕緣犧牲增層層840的移除方法可採用圖8所示的前述技術。
圖46所示的許多製程步驟，可在形成空腔基板706之後進行。在一些實施例中，可進行與圖9至16所示之上述製程類似的製程，以得圖46所示的結構。舉例來說，空腔基板706 (見圖45)可貼合至承載基板2005與置於空腔基板706的空腔1100 (見圖45)中的裝置2000，如圖9所示的上述內容。可採用密封劑2090密封裝置2000，如圖10所示之前述內容。此外，可形成重佈線結構2100於空腔基板706與裝置2000上，形成晶粒連接物2180於凸塊下金屬化層2170上、以及自空腔基板706剝離承載基板2005，如圖11至16所示的上述內容。
如圖47A所示的一些實施例，在剝離承載基板2005之後，晶粒連接物2190貼合至空腔基板706的個別晶粒連接物墊如導電線路950。晶粒連接物2190的形成方法，可與圖17所示的前述製程與材料類似。
圖47A所示的結構可稱作積體扇出封裝晶粒224，其包含空腔基板706、裝置2000、主動側的重佈線結構2100、晶粒連接物2180、與晶粒連接物2190。
圖47B顯示切割後的積體扇出封裝224，其採用晶粒連接物2180固定至基板161；以及貼合至積體扇出封裝224的晶粒連接物2190之基板165 (與基板161類似)。在一些實施例中，圖46至47B所示的結構可增加絕緣層900的量以減少捲曲。
圖48A至54B顯示一些實施例中，形成積體扇出封裝的剖視圖。如圖48A所示，導電柱830與犧牲導電區834形成於承載基板800與晶種層810，其形成方法可與圖32至34所示的上述材料與製程類似，並以相同標號標示類似單元。犧牲導電區834可與導電柱830同時形成。犧牲導電區834指的是後續製程中將形成空腔的區域，如下所述。犧牲導電區834的上視圖(如圖84B)指出後續形成的空腔開口所在的區域。剖線A-A指的是對應圖36A所示的剖面之軸。由剖視圖(圖48A)結合上視圖(圖48B)可知，導電的晶種層810會使導電柱830及犧牲導電區834電性短路。後續製程步驟可移除晶種層810以隔離多種導電結構(如導電柱830與犧牲導電區834)，如下詳述。
如圖49所示的一些實施例，形成絕緣犧牲增層層840於晶種層810上，且絕緣犧牲增層層840與導電柱830及犧牲導電區834相鄰。舉例來說，絕緣犧牲增層層840的形成方法之材料與製程，可與圖35所示的前述絕緣犧牲增層層840之材料與製程類似。
圖49亦顯示導電線路850與860形成於導電柱830及犧牲導電區834上。導電線路850與860可同時形成，且形成方法可採用與圖35與36類似的製程與材料，其中相同標號可用於標示類似單元。導電線路850與860的平面尺寸，可設計為大於下方的個別導電柱830與犧牲導電區834的平面尺寸，以提供對不準時的一些容忍度。
圖50顯示圖49的結構，其中絕緣層900覆蓋導電線路850與860，導電插塞940延伸穿過絕緣層900，且導電線路950形成於絕緣層900的選定區域上；保護層600形成於絕緣層900與導電線路950上；開口620形成於保護層600中，以露出選定的導電線路950；以及移除承載基板800，以露出晶種層810。可自圖49所示的結構形成圖50所示的結構，且形成方法可與圖37至40所示的前述製程與材料類似，並以相同標號標示類似單元。
在圖51中，在濕式化學劑中溶解不想要的金屬、乾蝕刻、或任何其他合適的蝕刻技術，可移除晶種層810以露出犧牲導電區834。
在圖52中，採用圖案化的光阻遮罩(未圖示)與合適的金屬蝕刻製程(如濕蝕刻、乾蝕刻、或類似方法)選擇性地移除犧牲導電區834與導電線路860，以形成空腔1101。在一些實施例中，露出的導電線路860與犧牲導電區834可包含相同導電材料，且可在移除犧牲導電區834的製程步驟時移除露出的導電線路860。移除導電線路860可產生凹陷於絕緣層900中，因為空腔1101的深度超出絕緣犧牲增層層840的高度。絕緣層900的凹陷部份可延伸超出絕緣犧牲增層層840的側壁，以形成內縮960。內縮可反映移除的導電線路860之較大腳位。在一些實施例中，內縮960的寬度可介於約1微米至約10微米之間。圖52所示的結構可稱作空腔基板707。
圖53所示的許多製程步驟，可在形成空腔基板707之後進行。在一些實施例中，可進行與圖19及20所示之上述製程類似的製程，以得圖53所示的結構。舉例來說，空腔基板707 (見圖52)可貼合至承載基板2005與置於空腔基板707的空腔1101 (見圖52)中的裝置2000，如圖19所示的上述內容。可採用密封劑2090密封裝置2000。密封劑2090的形狀可如環，其填入裝置2000的側壁與空腔1101的側壁之間的空間(見圖52)，如圖19所示的上述內容。由於密封劑填入絕緣層900中裝置2000 (與黏合劑2020)未占據的凹陷之部份，絕緣層900的最頂側表面高於密封劑2090的最底側表面，如圖53所示。密封劑2090的厚度可與裝置2000的高度大致相同。採用黏合劑2020將裝置2000的背側貼合至絕緣層900，且裝置2000的背側與絕緣層900之另一側上的導電線路950隔離。此外，可形成主動側的重佈線結構2100於空腔基板707與裝置2000上，形成晶粒連接物2180於凸塊下金屬化層2170上、以及自空腔基板707剝離承載基板2005，如圖20所示的上述內容。
如圖54A所示的一些實施例，在剝離承載基板2005之後，貼合晶粒連接物2190至空腔基板707的個別晶粒連接物墊如導電線路950，且晶粒連接物2190可經由導電插塞940與導電柱830連接至主動側的重佈線結構2100。晶粒連接物2190的形成方法，可與圖17所示的前述製程與材料類似。圖54A所示的結構可稱作積體扇出封裝晶粒226，其包含空腔基板707、裝置2000、主動側的重佈線結構2100、晶粒連接物2180、與晶粒連接物2190。
圖54B顯示切割的積體扇出封裝晶粒226，其採用晶粒連接物2180固定至基板161；以及貼合至積體扇出封裝晶粒226的晶粒連接物2190之基板165 (與基板161類似)。
圖55至57B係一些實施例中，形成積體扇出封裝的剖視圖。圖55至57B所示的製程已形成圖52所示的結構，並採用相同標號標示類似單元。綜上所述，圖55顯示在形成空腔1101 (見圖52)之後移除絕緣犧牲增層層840 (見圖52)，以形成空腔基板708。在一些實施例中，絕緣犧牲增層層840的移除方法之製程與材料，可與圖8中用於移除犧牲層400的製程與材料類似。
如圖56所示，在形成空腔基板708之後可進行多個製程步驟。在一些實施例中，可進行與圖9至16所示的前述製程類似的製程，以得圖56所示的結構。舉例來說，可將空腔基板708 (見圖55)貼合至承載基板2005，並以與圖9所示的前述製程類似的製程，將裝置2000放置於空腔基板708的空腔1101 (見圖55)中。可採用與圖10所示的密封劑類似的密封劑2090，以密封裝置2000。如圖56所示，密封劑2090填入空腔基板708的空腔1101 (見圖55)中，裝置2000與黏著劑2020未占據的部份。此外，在採用空腔基板708的積體扇出封裝(如圖57A所示的積體扇出封裝晶粒228)中，密封劑2090填入移除絕緣犧牲增層層840 (見圖52)時所空出的額外空間。密封劑2090可具有不一致的厚度。舉例來說，與裝置2000的側部相鄰的密封劑2090，比與導電柱830相鄰的密封劑2090厚。此外，可形成重佈線結構2100於空腔基板708與裝置2000上，形成晶粒連接物2180於凸塊下金屬化層2170上、以及自空腔基板708剝離承載基板2005，如圖11至16所示的上述內容。
如圖57A所示的一些實施例，在剝離承載基板2005之後，晶粒連接物2190貼合至空腔基板708的個別晶粒連接物墊如導電線路950。晶粒連接物2190的形成方法，可與圖17所示的前述製程與材料類似。圖57A所示的結構係形成晶粒連接物2190之後的積體扇出封裝晶粒228，其包含空腔基板708、裝置2000、主動側的重佈線結構2100、晶粒連接物2180、與晶粒連接物2190。
圖57B顯示切割後的積體扇出封裝晶粒228，其採用晶粒連接物2180固定至基板161；以及貼合至積體扇出封裝晶粒228的晶粒連接物2190之基板165 (與基板161類似)。
本發明搭配圖9至17說明的上述製程，可稱作重佈線後製流程的例子，因為此例的製程以下述順序進行。首先，將空腔基板貼合至可離型的承載基板。接著將一或多個基板置於空腔基板的每一空腔中，且每一基板的主動側背向承載基板(見圖9)。接著形成密封層於結構上，並回蝕刻密封層以露出基板與空腔基板的晶粒連接物之導電表面，再形成主動側的重佈線結構之第一重佈線，使第一重佈線連接至基板的晶粒粒連接物。此順序搭配前述的製程流程，以形成積體扇出封裝晶粒112、114、116、118、222、224、226、與228。
在其他實施例中，可採用重佈線優先流程。舉例來說，先形成主動側的重佈線結構於可離型的承載基板上。接著放置一或多個基板，且每一基板的主動層經由基板的晶粒連接物貼合至重佈線結構的重佈線。接著以晶粒連接物將空腔基板貼合至重佈線結構的重佈線，且晶粒連接物的空腔定向以封閉基板。重佈線優先製程流程的例子，將進一步詳述於下。
圖58A至73係一些實施例中，形成積體扇出封裝的剖視圖。此例採用重佈線優先流程。
圖58A至73所示的製程，先進行圖1至3所示的前述製程，並以類似標號標示類似單元。
如圖58A所示，導電線路350形成於一區域上，且區域與後續製程步驟中形成的空腔位置實質上一致(具有一些製程變異)，其中導電線路350可作為蝕刻停止層。導電線路350的上視圖如圖58B所示。導電線路350所覆蓋的區域之平面尺寸，設計為大於欲形成其上的空腔開口之個別尺寸，以提供對不準時的一些容忍度。剖線A-A指的是對應圖58A所示的剖面之軸。導電線路320與導電線路350可同時形成於絕緣層100的一側上，而後續形成的空腔開口位於絕緣層100的另一側上。在形成空腔時，導電線路350為犧牲導電線路並可被移除，如下詳述。圖58所示之結構(如導電插塞310與導電線路320、350、及330)的形成方法，可與圖1至3所示的前述材料與製程類似。
如圖49所示，可形成導電線路360的另一圖案化層於導電線路350的表面上。圖59中的導電線路360可物理接觸導電線路350的表面。舉例來說，圖案化的導電線路360之形成方法可為金屬電鍍技術，其中導電線路350作為晶種層，其上具有圖案化遮罩如圖案化的光阻層(以合適的光微影技術形成)。可選擇性地沉積金屬於圖案化光阻遮罩所露出的導電線路350之區域上。導電線路350為可選擇性移除的犧牲層，因此在移除導電線路350時，導電線路360仍黏合至空腔基板結構。
在圖60與61中，形成單側金屬箔基板1920與其中的開口1930。如圖60所示，單側金屬箔基板1920形成於導電線路320、導電線路350、與導電線路360上。單側金屬箔基板1920包括絕緣層1900，與絕緣層1900上露出的導電層1910 (如金屬箔)。圖61顯示開口1930穿過單側金屬箔基板1920，以露出選定的導電線路320與360之導電表面。用於形成圖60與61中單側金屬箔基板1920與開口1930的材料與製程，可與圖37中用於形成單側金屬箔基板920與延伸穿過單側金屬箔基板920的開口930的材料與製程類似。
如圖62所示，單側金屬箔基板1921與其中的開口1930，可形成於絕緣層100的另一側上(相對於單側金屬箔基板1920形成其上的一側)。第二單側金屬箔基板1921中的開口1930延伸穿過絕緣層1900，以露出選定的導電線路330之導電表面。圖62所示的一些實施例中，具有單側金屬箔基板1920與1921的結構包括相同的絕緣與導電材料於絕緣層100的任一側或兩側上。在一些實施例中，單側金屬箔基板1920與1921可具有不同結構並包含不同材料。用於形成單側金屬箔基板1921與其中的開口1930之材料與製程，可與形成單側金屬箔基板1920與其中的開口1930之材料與製程相同。
圖63顯示一對導電插塞1940分別埋置於單側金屬箔基板1920與1921之圖案化的絕緣層1900中，以及一對導電線路1950分別形成於單側金屬箔基板1920與1921之圖案化的絕緣層1900上。雖然圖63顯示一對圖案化的絕緣層1900、導電插塞1940、與導電線路1950，但應理解這些結構可垂直堆疊於絕緣層100的任一側或兩側上。用於形成圖63中的導電插塞1940與導電線路1950之材料與製程，可與圖1至3中用於形成導電插塞310與導電線路320及330之前述材料與製程相同或類似。此外，一些實施例中的絕緣層1900可形成於絕緣層100的單側上，而非多對絕緣層1900形成於絕緣層100的兩側上。
如圖64所示的一些實施例中，具有開口1620與1621之圖案化的保護層1600與1601 (如抗焊層)形成於導電線路1950上，以保護絕緣層1900的區域免於外部損傷。開口1620與1621露出選定的導電線路1950之下方部份，其可作為晶粒連接物墊以貼合晶粒連接物。舉例來說，保護層1600與開口1620的形成方法，可採用圖6所示的前述保護層600與開口620之製程技術。
如圖65所示，空腔2200的形成方法為移除保護層1600、絕緣層1900、及絕緣層100與導電線路350相鄰的部份。空腔2200露出導電線路350 (其物理接觸絕緣層100) 的表面。移除材料以形成空腔2200的步驟，可為雷射鑽孔製程技術，其中導電線路350作為蝕刻停止層。如圖58A與58B所示，導電線路350的平面尺寸可設計為足夠大，以確保暴露至鑽孔製程的整個區域包含在導電線路350所覆蓋的區域中。
在圖65中，導電線路350電性連接導電線路360。可進行蝕刻製程，以斷開這些電性短路。在圖66A中，採用合適的金屬蝕刻技術如濕蝕刻、乾蝕刻、或類似方法移除導電線路350，以移除不想要的電性短路。在導電線路360用於發送訊號或形成物理與電性連接至裝置的連接物(未圖示)之實施例中，可移除導電線路350以形成空腔2201。可調整用於蝕刻導電線路350的製程參數(如時間與終點偵測)，以移除不想要的電性短路，而不會自圖案化導電層360的任何導電線路損失過多材料。導電線路材料的額外損失，可能造成線路電阻不可接受地提高，甚至導至電性開路。上述步驟形成的結構可稱作空腔基板709。其他實施例未形成導電線路360，並可保留導電線路350，讓導電線路350作為散熱器，如圖66B所示。上述步驟形成的結構可稱作空腔基板809。
圖67至73顯示可用於製作多晶片模組的製程步驟之順序，其中空腔基板709 (見圖66A)作為多晶片模組的扇出封裝中的中介物。可以理解的是其他實施例中，同樣可採用其他的空腔基板結構以形成其他多晶片模組的扇出封裝。
如圖67所示，承載基板3001具有離型層3002，其與圖9所示的承載基板2005與離型層2010類似。亦如圖67所示，扇出的重佈線結構3005形成於承載基板3001的表面上。重佈線結構3005可形成於承載基板3001上，其形成方法可與前述圖11至14中形成重佈線結構2100的製作方法類似。
圖68顯示一或多個半導體裝置(如半導體的裝置3007與3009)可經由取放法並排置於重佈線結構3005上，並經由任何合適的導電晶粒連接物貼合至重佈線結構3005。裝置3007與3009可包含積體電路晶粒、封裝晶粒、積體被動裝置、中介物、封裝天線、微機電系統封裝、上述之組合、或類似物。在圖68所示的例子中，裝置3007 (如系統單晶片)與裝置3009 (如動態隨機存取記憶體)經由微凸塊(如焊料微凸塊，作為晶粒連接物)連接至重佈線結構3005。亦可採用其他接合技術如直接金屬對金屬接合、混合接合、或類似方法。
如圖69所示，在貼合裝置3007與3009至重佈線結構3005之後，可施加底填層3011至裝置3007及3009與重佈線結構3005之間。在圖70所示的例子中，施加底填層3011以圍繞微凸塊，且微凸塊可作為晶粒連接物以連接裝置3007與3009。然而可採用任何合適材料。底填層可減少再流動微凸塊的焊料所產生的應力，並保護接點。在一些實施例中，底填層的形成方法可為毛細流動製程，或可由任何合適的沉積技術所形成。
如圖70所示，空腔基板709可經由堆疊封裝法置於重佈線結構3005上，而空腔基板709可採用任何合適的導電晶粒連接物(如焊料微凸塊)貼合至重佈線結構3005。在圖70所示的例子中，空腔基板709作為中介物，以產生重佈線結構3005與後續形成的裝置之間的電性連接，且裝置可置於空腔基板709的頂側上。圖70顯示這些電性連接採用空腔基板709的重佈線結構(如圖66A所示的詳述內容)，其包含的導電線路的一或多個層狀物彼此之間隔有絕緣層，且由延伸穿過絕緣層的導電插塞相連。
如圖70所示，空腔基板709與裝置3007及3009的相對位置，可讓裝置3007及3009位於空腔基板709的空腔2201中。空腔基板709的空腔2201具有連續的側壁與底壁。由於上述理由，此結構可限制裝置3007與3009的最大垂直尺寸，因此裝置3007與3009可容納於空腔2201的空間中。
接著如圖71所示，可由密封劑3019密封多種構件(如空腔基板709與裝置3007及3009)。密封劑3019填入空腔2201的未填滿空間以及空腔基板709與重佈線結構3005之間的間隙，包含多種構件(如空腔基板709與裝置3007及3009)之間的區域。密封劑3019可為底填層、成型化合物、環氧樹脂、或類似物，且其施加方法可為壓縮成型、轉移成型、或類似方法。在施加密封劑3019後可硬化密封劑3019。
在圖72中，進行剝離承載基板的製程(與圖16所示的上述方法類似)，經由離型層3002自重佈線結構3005分離承載基板3001。移除承載基板3001，可露出重佈線結構3005的最外側介電層。在進行剝離步驟之後，可形成穿過重佈線結構3005的最外側介電層之開口，以選擇性地露出垂直的相鄰金屬化圖案之導電線路。舉例來說，穿過重佈線結構3005的最外側介電層之開口，其形成方法可採用雷射鑽孔、蝕刻、或類似方法。在一些實施例中，可沉積一或多個導電層於最外側的介電層上並延伸至最外側的導電線路，以形成額外的凸塊下金屬化層。如圖72所示，晶粒連接物3021可形成於重佈線結構3005的導電線路之露出部份上，且其形成方法可與圖15與17中形成晶粒連接物2180與2190的前述方法類似。在一些實施例中，可形成凸塊下金屬化結構於導電線路的露出部份上。
圖73所示的額外裝置(如半導體的裝置3013、3015、與3017)可堆疊於空腔基板709的一側上，其為與重佈線結構3005相對的一側。裝置3013、3015、與3017可為其他封裝結構，此例中可形成堆疊封裝結構。裝置3013、3015、與307亦可為積體電路晶粒(如動態隨機存取記憶體、射頻積體電路、或類似物)、積體被動裝置、封裝天線、中介物、印刷電路板、及/或類似物。其他結構如積體天線、電感、或類似物亦可直接形成於空腔基板的表面上，如下詳述。在圖73所示的例子中，裝置3013、3015、與3017可貼合至空腔基板709，且貼合方法可為形成晶粒連接物於空腔基板709中的導電線路1950之個別的晶粒連接物墊(見圖66A)，並連接晶粒接合物至裝置3013、3015、與3017的個別墊。舉例來說，連接物的組成可採用焊料微凸塊。此外亦可採用其他合適的接合技術，比如直接金屬對金屬接合、混合接合、或類似方法。經由空腔基板709的重佈線結構與重佈線結構3005，可形成多個裝置之間的電性連接。晶粒連接物3021 (如焊料球或類似物)可用於連接其他基板(未圖示，比如積體電路晶粒、封裝結構、積體被動裝置、封裝天線、中介物、印刷電路板、或類似物)。
空腔深度與置於空腔基板中的裝置其最大高度相關。圖7、26、42、52、與66A所示的空腔700、710、1100、1101、與2201具有側壁與底壁，且上述空腔並未自空腔基板的一側完全穿過空腔基板至另一側。空腔700、710、1100、1101、與2201的側壁高度，可介於約50微米至約300微米之間。裝置如裝置2000 (見圖17、21A、28A、31A、44A、47A、54A、與57A)可置於空腔基板(如空腔基板701至708)中，且空腔基板具有裝置背側貼合至空腔底壁，且重佈線結構可形成於裝置的主動側上。如圖70所示的一些實施例中，裝置(如裝置3007與3009)的主動側可先貼合至重佈線結構，接著可連接空腔基板(如空腔基板709)至相同的重佈線結構，且空腔基板的空腔位於裝置的背側上。在圖17、21A、28A、31A、44A、47A、54A、57A、與70所示的所有的這些例子中，較深空腔可容納置於空腔基板中的較高裝置。保留於空腔底部與空腔基板底部之間的材料(如圖7與66A所示的絕緣層100或1900，與保護層600或1601)的厚度，將限制空腔的最大深度。空腔基板的整體厚度，與保留於空腔底部與空腔基板底部之間的材料厚度之間的差距，將限制空腔基板中的裝置高度。
此處所述的空腔(如空腔700、710、1100、1101、與2201)具有底壁。然而若消除底壁如下述，則可容納較高裝置於空腔基板中。可以理解的是，可調整用於形成空腔的蝕刻製程參數，使空腔延伸穿過個別空腔基板至對向表面，以形成空洞。空洞可為矩形，其具有連續的環形材料於矩形空洞的四側上，或具有連續的材料於矩形空洞的三側或更少側上。空洞可具有圓形、其他幾何形狀、或類似形狀。
圖74至79係一些實施例中，製作含空腔基板的半導體裝置之中間步驟，且空腔基板具有空洞。如圖74A與74B所示的一些實施例，空腔基板712中形成有空洞2301，其中圖74B係平面圖，而圖74A係沿著圖74B的剖線的剖面圖。圖74A所示的結構係先進行圖1至6所示的前述製程步驟。之後可採用與圖7所述的類似蝕刻技術形成圖74A中的空洞2301，但調整製程參數以移除足夠材料，使空腔自空腔基板712的一側延伸至另一側，以形成空洞2301。空腔基板712的高度(保護層600、絕緣層100、與導電插塞510的總厚度)，可介於約70微米至約800微米之間。在圖74A所示的例子中，對應圖7中的犧牲層400之犧牲層(未圖示)之移除方法，可與對應圖8之上述內容的蝕刻技術類似。上述製程所形成的結構為圖74A與74B所示的空腔基板712。此處所述之形成空腔基板712的方法，對應前述形成空腔基板702的方法(見圖8)，差別在調整形成空腔基板702之空腔700的蝕刻技術參數，以形成空洞2301。可以理解的是，藉由調整形成上述對應空腔基板的個別蝕刻製程參數(其中空腔不是空洞)，可製作具有空洞的其他空腔基板。
圖75至79顯示的製程步驟順序，可用於製作多晶片模組的扇出封裝，其中空腔基板712 (見圖74A與74B)作為中介物。可以理解的是一些其他實施例中，具有空腔空洞的其他空腔基板一樣可用於形成其他多晶片模組的扇出封裝。
在圖75中，可先進行圖67至69所示的上述製程步驟。如圖75所示，空腔基板712可經由導電晶粒連接物3012貼合至重佈線結構3005上，且貼合方法採用的技術如圖70所述的對應製程步驟。在圖75所示的例子中，空腔基板712的形狀可為圍繞方形空洞2301的環(見圖74B)，且裝置3007與3009可位於空腔基板712的空洞2301中。在空腔基板(如空腔基板712)中，空腔為移除空腔基板之上表面與下表面之間的部份之所有材料所形成的空洞。形成空腔以延伸穿過空腔基板所產生的額外空間，可用於容納較高裝置而不需增加空腔基板的高度。
如圖76所示，可採用一或多個密封層以密封多種構件如空腔基板712與裝置3007及3009。圖76所示的實施例具有兩個密封層。舉例來說，其他實施例可採用單一密封層。在圖76所示的例子中，密封層3201的形成方法可採用轉移成型技術。在轉移成型製程中，密封層可自平坦化，因為成型化合物在施加時為液態。舉例來說，圖76中的重佈線結構3005之形成方法可採用壓縮成型技術。密封層3201填入多種構件(如空腔基板712與裝置3007及3009)與重佈線結構3005之間的空間至最大等級，以露出導電插塞510的頂層之頂部(見圖74A，其與圖8所示的上述內容類似)。密封層3203形成於密封層3201上，因此覆蓋導電插塞510與裝置3007及3009的背側。硬化製程後可在密封層3203上進行平坦化製程(如化學機械研磨或研磨技術)，以露出導電插塞510的頂部導電表面，但不露出裝置3007與3009的任何背側。
如圖77所示，重佈線結構3105形成於圖76中結構的上表面上。重佈線結構3105電性連接至導電插塞510。重佈線結構3105的形成方法，可採用圖11至14中形成積體扇出封裝晶粒中的重佈線結構2100之前述方法。如圖77所示，重佈線結構3005可經由空腔基板712的重佈線結構電性連接至重佈線結構3105，且空腔基板712包含導電結構於其中(如圖74A所示的導電線路320及330與導電插塞310)。
圖79顯示自重佈線結構3005剝離(分離)承載基板3001 (見圖77)之後的扇出封裝結構。在圖78中，形成晶粒連接物3021於剝離承載基板3001所露出的表面上。圖72所示之上述製程技術與材料，可用於剝離及形成晶粒連接物3021。
如圖79所示，額外裝置如裝置3023、3025、3027、與3029可堆疊於空腔基板712的重佈線結構3105上。裝置3023、3025、3027、與3029可為其他封裝結構，此例中可形成堆疊封裝結構。 裝置3023、3025、3027、與3029亦可為積體電路晶粒(如動態隨機存取記憶體、射頻積體電路、或類似物)、封裝天線、中介物、印刷電路板、及/或類似物。裝置3023、3025、3027、與3029可貼合至重佈線結構3105，其貼合方法與圖68所示之裝置3007與3009貼合至重佈線結構3005的方法類似。經由空腔基板712的重佈線結構與重佈線結構3005及3105，可完成多個裝置之間的電性連接。晶粒連接物3021 (如焊料球或類似物)可用於連接其他基板(未圖示，比如積體電路晶粒、封裝結構、積體被動裝置、封裝天線、中介物、印刷電路板、或類似物)。
圖80A至84A係一些實施例中，形成積體扇出封裝的剖視圖。在圖80至84A中，具有複合空腔的空腔基板作為中介物，且複合空腔包含空洞與懸垂物。此例採用重佈線優先流程。
圖80A與80B顯示空腔基板801，其中複合空腔2300的形狀為具有懸垂的空洞。圖80B係平面圖，而圖80A係沿著圖80B之剖線A-A的剖視圖。複合空腔2300可視做兩個空腔結構2303與2305的組合。如圖80A所示，空腔結構2303包含側壁與底壁(與圖7、26、42、52、與66A所示之空腔700、710、1100、1101、與2201類似)，而空腔結構2305為空洞(與圖74A與74B所示的空洞2301類似)。複合空腔2300的形成方法可為兩個製程步驟順序。第一製程步驟採用先前形成空腔(比如圖7、26、42、52、與66A所示之具有連續不間斷底壁的空腔700、710、1100、1101、與2201)的蝕刻製程，以形成空腔結構2303。第二製程步驟採用先前形成空腔基板712之空洞2301的製程(見圖74A)，以形成空腔結構2305。在圖80A與80B中，複合空腔2300的兩個空腔結構2303與2305為連續結構。然而應理解不具有凹陷或空洞的區域，可夾設於空腔結構2303與空腔結構2305之間。
圖81至84A顯示製程步驟的順序，其可用於製作多晶片模組的扇出封裝，其中空腔基板801 (見圖80)作為中介物。可以理解的是一些其他實施例中，具有複合空腔空洞與懸垂物的其他空腔基板結構，同樣可用於形成其他多晶片模組的扇出封裝。
圖81至84A所示的製程順序，與圖70至73所示的上述製程順序類似。圖81至84A中製程步驟所用的製程與材料，可分別與圖70至73中對應製程步驟所用的製程與材料類似。
在圖81中，可先進行圖67至69所示的上述製程步驟。如圖81所示，空腔基板801經由導電晶粒連接物3012貼合至重佈線結構3005的上表面上。由圖81與70的比較可知，由於複合空腔2300中具有空洞如空腔結構2305，位於複合空腔2300中的裝置之最大垂直尺寸，可視情況大於位於空腔基板709之對應的空腔2201中的裝置之最大垂直尺寸(見圖70)。考量具有空腔結構2303 (見圖81)的複合空腔2300之區域中所能容納的裝置其最大高度，並比較具有空腔結構2305 (見圖81)的複合空腔2300之區域中所能容納的裝置其最大高度，即可理解具有空洞的空腔之優點。
圖82顯示密封裝置3007與3009於密封劑3019中的製程步驟。圖83顯示採用離型層3002自重佈線結構3005剝離承載基板3001，與形成晶粒連接物3021的製程步驟。在圖84A中，放置並貼合額外的裝置3013、3015、與3017至空腔基板801的上表面上(比如與重佈線結構3005相對的另一側之表面上)。圖82至84A所示的製程，可採用圖71至73所示的上述材料與製程技術。圖84A所示之結構的上視圖如圖84B所示。
圖85A中額外裝置貼合至空腔基板801的上表面，其與圖84A所示的結構類似。此外如圖85A所示的一些實施例，積體被動電子構件4001與4002 (如積體天線、電感、或類似物)可直接形成於空腔基板801的上表面上。積體被動電子構件4001與4002包含形成於上表面上的圖案化導電層之導電線路。在一些實施例中，可在蝕刻空腔基板801的頂部介電層以形成開口620 (見圖80A)，以露出導電線路320的導電墊(見圖80A)之後，形成積體被動電子構件4001與4002的導電線路之圖案化層。在一些實施例中，導電晶種層可先沉積於空腔基板801的頂部介電表面、開口620的側壁、與導電線路320的露出部份上。導電晶種層的沉積方法可採用任何合適技術，比如物理氣相沉積、化學氣相沉積、或類似方法。圖案化遮罩可形成於晶種層上，以選擇性地露出導電線路320的導電墊上的晶種層，並露出導電線路可用於形成積體被動電子構件4001與4002且連接至導電線路320的個別導電墊之區域上的晶種層。在一些實施例中，遮罩層可為圖案化光阻層，其形成方法可採用合適的光微影技術。接著可沉積導電材料於晶種層的露出部份上，其採用合適的沉積技術如電鍍、無電電鍍、或類似方法。在完成沉積導電材料之後，可移除圖案化的遮罩層，且移除方法可採用灰化製程剝除光阻。圖案化導電層的形成方法可在移除遮罩層後，移除自圖案化的遮罩層下露出的晶種層的部份(比如在灰化製程後，移除自光阻遮罩下露出的晶種層的部份)，以形成積體被動電子構件4001與4002。導電線路可延伸穿過頂介電層至導電線路320的導電墊，其可用於電性耦接積體被動電子構件4001與4002的電極至空腔基板801的個別導電墊如導電線路320。
圖84A與84B所示的多晶片模組扇出封裝結構，以及圖85A與85B所示的多晶片模組扇出封裝結構，可結合圖80所示之含有複合空腔2300的空腔基板801。可經由空腔基板801與重佈線結構3005，完成圖84A所示之多晶片模組的扇出封裝之多個裝置之間的電性連接。同樣地，可經由重佈線結構3005與空腔基板801的重佈線結構，完成圖85A所示之多晶片模組的扇出封裝之多個裝置與積體被動構件之間的電性連接。
用於形成上述積體扇出封裝的結構與方法，可與晶圓級封裝技術相容。在一些實施例中，封裝採用空腔基板，其具有一或多個裝置密封於空腔基板的空腔中。舉例來說，空腔可包含具有底壁的凹陷，或延伸穿過空腔基板的空洞。此外，空腔可為複合結構，其中空腔的一部份為空洞，而空腔的其他部份包含具有底壁的凹陷。產生凹陷或空洞(裝置可形成其中)，有利於形成更薄的積體扇出封裝。較薄的封裝晶粒的優點為製程中的捲曲減少，其解釋如下。增加封裝厚度，即增加用於密封裝置(位於封裝中)的成型化合物厚度。由於基板與成型化合物的熱膨脹係數不匹配，具有較少成型化合物的較薄封裝在熱固化步驟中較不易捲曲。捲曲較少的封裝(如採用空腔基板的封裝)，較適於形成裝置垂直堆疊的三維多晶片模組，以形成堆疊封裝結構。
上述實施例可進一步提供採用異質基板的結構。異質基板本身有助於控制捲曲量。舉例來說，與只採用成型化合物的結構相較，異質基板可採用較少成型化合物，如上所述。用於形成預形成的基板(如味之素的積層膜、膠片、或類似物)的材料，其熱膨脹係數較接近半導體晶粒而非成型化合物的熱膨脹係數，因此熱膨脹係數不匹配較小，造成較少捲曲。
此處所述的實施例可讓相同或不同功能的多個裝置(如晶粒、封裝、或類似物)整合至單一封裝中，以提供較大的整合功能。舉例來說，一或多個記憶晶粒或封裝可整合至單一封裝中，以提供更高記憶容量。上述封裝可或可不具有其他裝置如系統單晶片裝置。
在一實施例中，半導體結構的形成方法包括放置半導體裝置於空腔基板的空腔中；在放置半導體裝置於空腔中之後，沿著半導體裝置的多個側壁形成成型化合物；以及形成重佈線結構於空腔基板、成型化合物、與半導體裝置上。在一實施例中，方法更包括形成空腔基板的步驟，其中形成空腔基板的步驟包括：形成遮罩層於基板上；圖案化遮罩層以形成柱開口於基板上；形成導電柱於個別的柱開口中；在形成導電柱之後，圖案化遮罩層以形成空腔開口於基板上；以及形成空腔於遮罩層中的空腔開口下之基板中，其中空腔基板包括基板與圖案化的遮罩層。在一些實施例中，成型化合物夾設於半導體裝置的側壁與遮罩層的側壁之間。
在一實施例中，方法更包括形成空腔基板的步驟，其中形成空腔基板的步驟包括：形成遮罩層於基板上；圖案化遮罩層以形成柱開口與凹陷開口；形成導電柱於個別的柱開口中，並形成犧牲導電插塞於凹陷開口中；以及移除犧牲導電插塞並形成空腔於凹陷開口中的基板中，其中空腔開口包括基板與遮罩層。在此實施例中，成型化合物夾設於半導體裝置的側壁與遮罩層的側壁之間。在一實施例中，方法更包括形成空腔基板的步驟，其中形成空腔基板的步驟包括：形成第一遮罩層於第一承載基板上；圖案化第一遮罩層以形成柱開口；形成導電柱於個別的柱開口中；在形成導電柱之後，移除第一遮罩層；形成第二遮罩層於第一承載基板上；形成導電線路於第二遮罩層與導電柱上，且導電線路包括第一導電線路；放置第一基板於第二遮罩層與導電線路上；移除第一承載基板；以及圖案化第二遮罩層以形成空腔於第二遮罩層中，其中空腔基板包括第一基板與第二遮罩層。在此實施例中，成型化合物夾設於半導體裝置與第二遮罩層之間。在此實施例中，空腔延伸至第一基板中。
在一實施例中，方法更包括形成空腔基板的步驟，其中形成空腔基板的步驟包括：形成第一遮罩層於第一承載基板上；圖案化第一遮罩層，以形成柱開口與凹陷開口；形成導電柱於個別柱開口中，並形成犧牲導電區於凹陷開口中；在形成導電柱之後，移除第一遮罩層；形成第二遮罩層於第一承載基板上；形成導電線路於第二遮罩層與導電柱上，且導電線路包括第一導電線路於犧牲導電區上；放置第一基板於第二遮罩層與導電線路上；移除第一承載基板；以及移除犧牲導電區，其中空腔基板包括第一基板與第二遮罩層。在此實施例中，移除犧牲導電區的步驟包括移除第一導電線路。在此實施例中，成型化合物夾設於半導體裝置與第二遮罩層之間。
在另一實施例中，半導體結構的形成方法包括：形成第一重佈線結構於承載基板上；貼合第一半導體裝置至第一重佈線結構；貼合空腔基板至第一重佈線結構；形成成型化合物於空腔基板的側壁與第一半導體裝置的側壁之間；以及電性耦接第二半導體裝置至空腔基板，其中空腔基板係電性地夾設於第二半導體裝置與第一重佈線結構之間。在一實施例中，方法更包括在形成成型化合物之後，形成第二重佈線結構於成型化合物上，其中空腔基板夾設於第一重佈線結構與第二重佈線結構之間。在一實施例中，空腔基板覆蓋第一半導體裝置。在一實施例中，方法更包括貼合第二半導體裝置至第一重佈線結構，其中空腔基板至少部份地覆蓋第一半導體裝置，且空腔基板未覆蓋第二半導體裝置。在一實施例中，成型化合物包括第一成型化合物層，與第一成型化合物層上的第二成型化合物層。
在一實施例中，半導體結構包括空腔基板，其包括自空腔基板的第一側延伸至第二側的導體。半導體結構亦包括第一半導體裝置；成型化合物，延伸於第一半導體裝置的側壁與空腔基板的側壁之間；以及第一重佈線結構，位於成型化合物、第一半導體裝置、與空腔基板上。在一實施例中，空腔基板延伸於第一半導體裝置的背側上。在一實施例中，第一半導體裝置延伸穿過空腔基板。在一實施例中，半導體結構更包括第二半導體裝置，其中空腔基板延伸於第二半導體裝置的背側上。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本揭露。本技術領域中具有通常知識者應理解可採用本揭露作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本揭露精神與範疇，並可在未脫離本揭露之精神與範疇的前提下進行改變、替換、或更動。
A-A‧‧‧剖線100、804、900、1900‧‧‧絕緣層110、1910‧‧‧導電層112、114、116、118、222、224、226、228‧‧‧積體扇出封裝晶粒120、161、165‧‧‧基板163、167‧‧‧接合墊210、410、620、930、1620、1621、1930、2120‧‧‧開口310、510、520、940、1940‧‧‧導電插塞320、330、340、350、360、850、860、950、1950‧‧‧導電線路400‧‧‧犧牲層600、1600、1601‧‧‧保護層700、710、1100、1101、2200、2201‧‧‧空腔701、702、703、704、705、706、707、708、709、712、801、809‧‧‧空腔基板800、2005、3001‧‧‧承載基板810‧‧‧晶種層811、2010、3002‧‧‧離型層820‧‧‧圖案化遮罩830‧‧‧導電柱834‧‧‧犧牲導電區840‧‧‧絕緣犧牲增層層910‧‧‧金屬箔920、1920、1921‧‧‧單側金屬箔基板960‧‧‧內縮2000、3007、3009、3013、3015、3017、3023、3025、3027、3029‧‧‧裝置2020‧‧‧黏合劑2030‧‧‧半導體基板2040‧‧‧內連線結構2050‧‧‧墊2060‧‧‧鈍化層2070、2180、2190、3012、3021‧‧‧晶粒連接物2080、3201、3203‧‧‧密封層2090、3019‧‧‧密封劑2100、3005、3105‧‧‧重佈線結構2110、2140、2160‧‧‧介電層2130、2150‧‧‧金屬化圖案2170‧‧‧凸塊下金屬化層2300‧‧‧複合空腔2301‧‧‧空洞2303、2305‧‧‧空腔結構3011‧‧‧底填層4001、4002‧‧‧積體被動電子構件
圖1至18係一些實施例中，積體扇出封裝的形成方法之剖視圖。 圖19-20、21A-21B係一些實施例中，形成積體扇出封裝的中間步驟之剖視圖。 圖22A-22B、23-27、28A-28B係一些實施例中，形成積體扇出封裝的中間步驟之剖視圖。 圖29-30、31A-31B係一些實施例中，形成積體扇出封裝的中間步驟之剖視圖。 圖32-35、36A-36B、37-43、44A-44B係一些實施例中，形成積體扇出封裝的中間步驟之剖視圖。 圖45-46、47A-47B係一些實施例中，形成積體扇出封裝的中間步驟之剖視圖。 圖48A-48B、49-53、54A-54B係一些實施例中，形成積體扇出封裝的中間步驟之剖視圖。 圖55-56、57A-57B係一些實施例中，形成積體扇出封裝的中間步驟之剖視圖。 圖58A-58B、59-65、66A-66B、67-73係一些實施例中，形成積體封裝的中間步驟之剖視圖。 圖74A-74B、75-79係一些實施例中，形成積體封裝的中間步驟之剖視圖。 圖80A-80B、81-83、84A係一些實施例中，形成積體封裝的中間步驟之剖視圖。 圖84B係一些實施例中，圖84A的積體封裝結構之平面圖。 圖85A係一些實施例中，形成積體封裝的中間步驟之剖視圖。 圖85B係一些實施例中，圖85A的積體封裝結構之平面圖。
310‧‧‧導電插塞
320、330‧‧‧導電線路
801‧‧‧空腔基板
3005‧‧‧重佈線結構
3007、3009、3017‧‧‧裝置
3012、3021‧‧‧晶粒連接物
3019‧‧‧密封劑
4001、4002‧‧‧積體被動電子構件

Claims (1)

  1. 一種半導體結構的形成方法，包括： 放置一半導體裝置於一空腔基板的一空腔中； 在放置該半導體裝置於該空腔中之後，沿著該半導體裝置的多個側壁形成一成型化合物；以及 形成一重佈線結構於該空腔基板、該成型化合物、與該半導體裝置上。
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