KR20200027419A - 반도체 디바이스 및 제조 방법 - Google Patents

반도체 디바이스 및 제조 방법 Download PDF

Info

Publication number
KR20200027419A
KR20200027419A KR1020190098707A KR20190098707A KR20200027419A KR 20200027419 A KR20200027419 A KR 20200027419A KR 1020190098707 A KR1020190098707 A KR 1020190098707A KR 20190098707 A KR20190098707 A KR 20190098707A KR 20200027419 A KR20200027419 A KR 20200027419A
Authority
KR
South Korea
Prior art keywords
redistribution
forming
layer
structures
interconnect
Prior art date
Application number
KR1020190098707A
Other languages
English (en)
Other versions
KR102400764B1 (ko
Inventor
지운 이 우
첸-후아 유
충-쉬 리우
칭-후아 시에
쇼우-이 왕
치엔-순 첸
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/411,639 external-priority patent/US11171090B2/en
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20200027419A publication Critical patent/KR20200027419A/ko
Application granted granted Critical
Publication of KR102400764B1 publication Critical patent/KR102400764B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H01L2021/60007—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process
    • H01L2021/60022—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process using bump connectors, e.g. for flip chip mounting
    • H01L2021/60097—Applying energy, e.g. for the soldering or alloying process
    • H01L2021/6015—Applying energy, e.g. for the soldering or alloying process using conduction, e.g. chuck heater, thermocompression
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68331—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding of passive members, e.g. die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates

Abstract

방법은 디바이스 구조를 형성하는 단계로서, 반도체 디바이스 위에 전기적으로 연결된 제 1 재분배 구조를 형성하는 단계, 제 1 재분배 구조 및 반도체 디바이스를 둘러싸는 몰딩 재료를 형성하는 단계를 포함하는 것인, 상기 디바이스 구조를 형성하는 단계, 몰딩 재료 및 제 1 재분배 구조 위에 제 2 재분배 구조를 형성하는 단계 - 제 2 재분배 구조는 제 1 재분배 구조에 전기적으로 연결됨 - , 제 2 재분배 구조에 상호 연결 구조를 부착하는 단계 - 상호 연결 구조는 코어 기판을 포함하고, 상호 연결 구조는 제 2 재분배 구조에 전기적으로 연결됨 - , 상호 연결 구조의 측벽 상에 그리고 제 2 재분배 구조와 상호 연결 구조 사이에 언더필 재료를 형성하는 단계를 포함한다.

Description

반도체 디바이스 및 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE}
우선권 주장 및 상호 참조
본 출원은 2018년 8월 30일자에 출원된 미국 가출원 제 62/725,161 호의 우선권 및 이익을 주장하며, 이 가출원은 참조에 의해 그 전체가 본 명세서에 포함된다.
반도체 산업은 최소 피처 크기의 지속적인 감소로 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도를 계속해서 향상시키고, 이는 주어진 영역 내에 더욱 많은 컴포넌트, 따라서 더 많은 기능이 통합될 수 있도록 한다. 높은 기능성을 가진 집적 회로에는 많은 입출력 패드가 필요하다. 게다가, 소형화가 중요한 애플리케이션의 경우 소형 패키지가 바람직할 수 있다.
특히, 집적 회로가 일반적으로 패키지의 콘택 패드를 위한 배선을 팬 아웃하기 위해 사용되는 재분배 층(redistribution layer; RDL) 또는 포스트 패시베이션 상호 연결을 포함하는 패키지에 패키징되는 웨이퍼 레벨 패키징(Wafer Level Packaging; WLP) 기술과 결합될 때, 통합 팬 아웃(Integrated Fan Out; InFO) 패키지 기술이 점점 대중화되고 있어, 전기 콘택이 집적 회로의 콘택 패드보다 큰 피치로 제조될 수 있다. 이러한 결과적인 패키지 구조는 비교적 저비용 및 고성능의 높은 기능 밀도 패키지를 제공한다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 4는 일부 실시예들에 따라, 디바이스 구조를 형성하는 중간 단계의 횡단면도를 도시한다.
도 5 내지 도 8은 일부 실시예들에 따라, 디바이스 구조를 형성하는 중간 단계의 횡단면도를 도시한다.
도 9a 내지 도 9c는 일부 실시예들에 따라, 상호 연결 구조를 형성하는 중간 단계의 횡단면도를 도시한다.
도 10 내지 도 15는 일부 실시예들에 따라, 패키지를 형성하는 중간 단계의 횡단면도를 도시한다.
도 16 및 도 17은 일부 실시예들에 따라, 패키지의 횡단면도를 도시한다.
도 18a 내지 도 20c는 일부 실시예들에 따라, 패키지를 개별화하는 중간 단계의 횡단면도를 도시한다.
다음의 발명개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 발명개시를 간략화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되어 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다. 게다가, 본 발명개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다.
본 발명개시에서, 디바이스 패키지의 다양한 양태 및 그 형성이 설명된다. 디바이스 패키지는, 예를 들어, 시스템 인 패키지(system-in-package)일 수 있다. 일부 실시예들에서, 제 1 재분배 구조가 하나 이상의 반도체 디바이스 위에 형성될 수 있고, 제 2 재분배 구조가 제 1 재분배 구조 위에 형성될 수 있다. 재분배 구조는, 예를 들어, 팬 아웃 구조일 수 있다. 상호 연결 구조가 코어 기판 상에 형성되고, 제 2 재분배 구조에 부착된다. 상호 연결 구조에서 보다 재분배 구조에 더 많은 라우팅을 형성함으로써, 디바이스 패키지의 전기적 성능이 향상될 수 있고, 디바이스 패키지의 전체 제조 비용이 감소될 수 있다. 상호 연결 구조는 또한 디바이스 패키지에 강성을 제공할 수 있고, 뒤틀림 또는 박리의 변화를 감소시킬 수 있다.
도 1 내지 도 15는 일부 실시예들에 따라, 패키지(400)(도 15 참조)를 형성하는 중간 단계의 횡단면도를 도시한다. 도 1 내지 도 4는 일부 실시예들에 따라, 디바이스 구조(100)(도 4 참조)를 형성하는 중간 단계의 횡단면도를 도시한다. 도 5 내지 도 8은 일부 실시예들에 따라, 예를 들어, 디바이스 구조(100)를 포함하는 디바이스 구조(200)(도 8 참조)를 형성하는 중간 단계의 횡단면도를 도시한다. 도 9a 내지 도 9c는 일부 실시예들에 따라, 상호 연결 구조(300)를 형성하는 중간 단계의 횡단면도를 도시한다. 도 10 내지 도 15는 일부 실시예들에 따라, 패키지(400)를 형성하는 중간 단계의 횡단면도를 도시한다.
이제, 도 1을 참조하면, 일부 실시예들에 따라, 반도체 디바이스(104A, 104B, 104C)와 같은 하나 이상의 반도체 디바이스가 배치된 캐리어 기판(102)이 도시되어 있다. 캐리어 기판(102)은, 예를 들어, 실리콘 기판(예를 들어, 실리콘 웨이퍼), 유리 재료, 실리콘 산화물과 같은 실리콘 기반 재료 또는 알루미늄 산화물과 같은 다른 재료 또는 이들의 조합 등을 포함할 수 있다. 일부 실시예들에서, 캐리어 기판(102)은, 예를 들어, 유리 재료, 플라스틱 재료 또는 유기 재료와 같은 적합한 유전체 재료로 형성된 지지 기판일 수 있는 패널 구조일 수 있다. 패널 구조는, 예를 들어, 직사각형 패널일 수 있다. 캐리어 기판(102)은 반도체 디바이스(104A-C)와 같은 디바이스의 부착을 수용하기 위해 평평할 수 있다.
일부 실시예들에서, 캐리어 기판(102)의 후속적인 디본딩을 용이하게 하기 위해 캐리어 기판(102)의 상부 표면 상에 이형 층(도시되지 않음)이 형성될 수 있다. 이형 층은 중합체 기반 재료로 형성될 수 있고, 이는 후속 단계에서 형성될 상부 구조로부터 캐리어 기판(102)과 함께 제거될 수 있다. 일부 실시예들에서, 이형 층은 에폭시 기반 열 방출 재료이며, 이는 광열 변환(Light-to-Heat-Conversion; LTHC) 이형 코팅과 같이 가열될 때 그 접착성을 잃는다. 다른 실시예들에서, 이형 층은 자외선(UV) 접착제일 수 있고, 이는 UV 광에 노광될 때 그 접착성을 잃는다. 이형 층은 액체로서 제공되어 경화될 수 있고, 캐리어 기판(102) 상에 적층된 라미네이트 필름 등일 수 있다. 이형 층의 상부 표면은 평평하게 될 수 있고, 고도의 동일 평면성을 가질 수 있다.
반도체 디바이스(104A-C)는 픽 앤 플레이스(pick-and-place) 공정과 같은 적합한 공정을 사용하여 캐리어 기판(102) 상에 배치된다. 도 1에 도시된 반도체 디바이스(104A-C)는 각각 메모리 다이(예를 들어, DRAM 다이, 스택 메모리 다이, 고 대역폭 메모리(high-bandwidth memory; HBM) 다이 등), 로직 다이, 중앙 처리 장치(CPU) 다이, 시스템 온 칩(SoC) 등 또는 이들의 조합과 같은 의도된 목적을 위해 설계된 반도체 디바이스일 수 있다. 일 실시예에서, 반도체 디바이스(104A-C)는 특정 기능을 위해 요구되는 바와 같은 트랜지스터, 커패시터, 인덕터, 저항기, 금속화 층, 외부 커넥터 등과 같은 집적 회로 디바이스를 포함한다. 일부 실시예들에서, 반도체 디바이스(104A-C)는 동일한 유형의 디바이스 또는 상이한 디바이스 중 둘 이상을 포함할 수 있다. 도 1은 3 개의 반도체 디바이스(104A-C)를 도시하지만, 다른 실시예들에서는 1 개, 2 개 또는 3 개 이상의 반도체 디바이스가 캐리어 기판(102) 상에 배치될 수 있다.
도 2는 일부 실시예들에 따라, 캡슐화제(106)를 사용하여 반도체 디바이스(104A-C)의 캡슐화를 도시한다. 캡슐화는 몰딩 디바이스에서 수행될 수 있거나, 캡슐화제(106)는 다른 기술을 사용하여 성막될 수 있다. 캡슐화제(106)는 수지, 폴리이미드, PPS, PEEK, PES, 다른 재료 등 또는 이들의 조합과 같은 몰딩 화합물일 수 있다. 도 2는 또한 반도체 디바이스(104A-C)를 노출시키기 위해 캡슐화제(106)의 씨닝(thinning)을 도시한다. 씨닝은 반도체 디바이스(104A-C)의 콘택을 노출시킬 수 있다. 씨닝은, 예를 들어, 기계적 연삭 또는 화학적 기계적 연마(chemical mechanical polishing; CMP)를 사용하여 수행될 수 있다. 이와 같이, 반도체 디바이스(104A-C)는 또한 캡슐화제(106)와 함께 평평한 평면 표면을 가질 수 있다. 씨닝 후에, 반도체 디바이스(104A-C)는 약 25㎛와 약 787㎛ 사이의 두께를 가질 수 있다.
도 3을 참조하면, 일부 실시예들에 따라, 제 1 재분배 구조(110)가 반도체 디바이스(104A-C) 및 캡슐화제(106) 위에 형성된다. 도시된 제 1 재분배 구조(110)는 절연 층(108A, 108B 및 108C)을 포함하고, 재분배 층(109A, 109B 및 109C)을 포함한다. 다른 실시예들에서, 본 명세서에 설명된 것과는 상이한 수의 절연 층 또는 재분배 층이 제 1 재분배 구조(110)에 형성될 수 있다. 일부 실시예들에서, 제 1 재분배 구조(110)는 본 명세서에 설명된 것과는 상이한 공정으로 형성될 수 있다. 일부 실시예들에서, 제 1 재분배 구조(110)는, 예를 들어, 팬 아웃 구조일 수 있다. 다른 실시예들에서, 제 1 재분배 구조(110)는 생략된다.
여전히, 도 3을 참조하면, 절연 층(108A)은 반도체 디바이스(104A-C) 및 캡슐화제(106) 위에 형성된다. 절연 층(108A)은 산화물(예를 들어, 실리콘 산화물), 질화물(예를 들어, 실리콘 질화물), 중합체 재료(예를 들어, 감광성 중합체 재료), 폴리이미드 재료, 로우-k 유전체 재료, 다른 유전체 재료 등 또는 이들의 조합과 같은 하나 이상의 적합한 유전체 재료로 제조될 수 있다. 절연 층(108A)은 스핀 코팅, 라미네이션, CVD 등 또는 이들의 조합과 같은 공정에 의해 형성될 수 있다. 절연 층(108A)은 약 1㎛와 약 15㎛ 사이의 두께, 예컨대, 약 5㎛의 두께를 가질 수 있지만, 임의의 적합한 두께가 사용될 수 있다. 절연 층(108A) 내의 개구가 적합한 포토 리소그래픽 마스크 및 에칭 공정을 사용하여 형성될 수 있다. 예를 들어, 포토 레지스트가 절연 층(108A) 위에 형성되고 패턴화될 수 있으며, 하나 이상의 에칭 공정(예를 들어, 습식 에칭 공정 또는 건식 에칭 공정)이 사용되어 절연 층(108A)의 일부를 제거한다. 일부 실시예들에서, 절연 층(108A)은 PBO, 폴리이미드, BCB 등과 같은 감광성 중합체로 형성되며, 포토 리소그래픽 마스크 및 에칭 공정을 사용하여 개구가 직접 패턴화될 수 있다. 절연 층(108A) 내의 개구는 반도체 디바이스(104A-C)의 콘택을 노출시킬 수 있다.
그런 다음, 재분배 층(109A)이 절연 층(108A) 위에 형성된다. 일 실시예에서, 재분배 층(109A)은 PVD, CVD, 스퍼터링 등과 같은 적합한 형성 공정을 사용하여 티타늄, 구리 또는 티타늄-구리 합금의 하나 이상의 층의 시드 층(도시되지 않음)을 초기에 형성함으로써 형성될 수 있다. 시드 층은 절연 층(108A) 위에 그리고 절연 층(108A)의 개구에 의해 노출된 반도체 디바이스(104A-C)의 콘택 위에 형성된다. 그런 다음, 시드 층을 커버하기 위해 포토 레지스트(도시되지 않음)가 형성될 수 있고, 그런 다음, 재분배 층(109A)이 후속하여 형성될 장소에 위치하는 시드 층의 부분을 노출시키기 위해 패턴화될 수 있다. 일단 포토 레지스트가 형성되고 패턴화되면, 전도성 재료가 시드 층 상에 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄, 다른 금속 등 또는 이들의 조합과 같은 재료일 수 있다. 전도성 재료는 전기 도금 또는 무전해 도금 등과 같은 성막 공정을 통해 형성될 수 있다. 그러나 논의된 재료 및 방법은 전도성 재료를 형성하기에 적합하지만, 이들은 단지 예시일 뿐이다. 대안적으로, 임의의 다른 적합한 재료 또는 CVD 또는 PVD와 같은 임의의 다른 적합한 형성 공정이 재분배 층(109A)을 형성하는 데 사용될 수 있다. 일단 전도성 재료가 형성되면, 포토 레지스트는 애싱 또는 화학적 스트립핑과 같은 적합한 제거 공정을 통해 제거될 수 있다. 부가적으로, 포토 레지스트의 제거 이후, 포토 레지스트에 의해 커버되었던 시드 층의 부분은, 예를 들어, 전도성 재료를 에칭 마스크로서 사용할 수 있는 적합한 습식 에칭 공정 또는 건식 에칭 공정을 통해 제거될 수 있다. 시드 층 및 전도성 재료의 나머지 부분은 재분배 층(109A)을 형성한다. 이러한 방식으로, 재분배 층(109A)은 반도체 디바이스(104A-C)에 전기적 연결을 형성할 수 있다.
일 실시예에서, 절연 층(108A)과 유사한 재료 및 공정으로 형성될 수 있는 절연 층(108B)이 재분배 층(109A) 및 절연 층(108A) 위에 형성된다. 대안적으로, 절연 층(108B)은 절연 층(108A)과 상이하게 형성될 수 있다. 절연 층(108B)은 약 1㎛와 약 15㎛ 사이의 두께, 예컨대, 약 5㎛의 두께를 갖도록 형성될 수 있다. 그런 다음, 밑에 있는 재분배 층(109A)의 적어도 일부를 노출시기 위해 절연 층(108B)의 일부를 제거함으로써, 절연 층(108B)을 통한 개구가 형성될 수 있다. 개구는 재분배 층(109A)과 그 위에 놓이는 재분배 층(109B)(아래에서 추가로 설명됨) 간의 접촉을 허용한다. 개구는 절연 층(108A)에 대해 위에서 설명된 바와 같은 적합한 포토 리소그래픽 마스크 및 에칭 공정을 사용하여 형성될 수 있지만, 재분배 층(109A)의 일부를 노출시키는 임의의 적합한 공정이 대안적으로 사용될 수 있다. 일부 실시예들에서, 절연 층(108B)은 감광성 중합체로 형성되고, 포토 리소그래픽 마스크 및 에칭 공정을 사용하여 절연 층(108B)에 개구가 직접 패턴화될 수 있다.
그런 다음, 재분배 층(109B)은 제 1 재분배 구조(110) 내의 전기적 연결과 함께 추가적인 라우팅을 제공하도록 형성될 수 있다. 일 실시예에서, 재분배 층(109B)은 재분배 층(109A)과 유사한 재료 및 공정을 사용하여 형성될 수 있다. 예를 들어, 시드 층이 형성될 수 있고, 포토 레지스트가 재분배 층(109B)에 대한 원하는 패턴으로 시드 층의 상부에 배치되고 패턴화될 수 있다. 그런 다음, 예를 들어, 도금 공정을 사용하여 전도성 재료가 포토 레지스트의 패턴화된 개구 내에 형성될 수 있다. 그런 다음, 포토 레지스트는 제거되고 시드 층은 에칭되어 재분배 층(109B)을 형성할 수 있다.
절연 층(108A 또는 108B)과 유사한 재료 및 공정으로 형성될 수 있는 절연 층(108C)이 재분배 층(109B) 및 절연 층(108B) 위에 형성될 수 있다. 대안적으로, 절연 층(108C)은 절연 층(108A 또는 108B)과 상이하게 형성될 수 있다. 절연 층(108C)은 약 1㎛와 약 15㎛ 사이의 두께, 예컨대, 약 5㎛의 두께를 갖도록 형성될 수 있다. 그런 다음, 밑에 있는 재분배 층(109B)의 적어도 일부를 노출시기 위해 절연 층(108C)의 일부를 제거함으로써, 절연 층(108C)을 통한 개구가 형성될 수 있다. 개구는 재분배 층(109B)과 그 위에 놓이는 재분배 층(109C)(아래에서 추가로 설명됨) 간의 접촉을 허용한다. 개구는 절연 층(108A 또는 108B)에 대해 위에서 설명된 바와 같은 적합한 포토 리소그래픽 마스크 및 에칭 공정을 사용하여 형성될 수 있지만, 재분배 층(109B)의 일부를 노출시키는 임의의 적합한 공정이 대안적으로 사용될 수 있다. 일부 실시예들에서, 절연 층(108C)은 감광성 중합체로 형성되고, 포토 리소그래픽 마스크 및 에칭 공정을 사용하여 절연 층(108C)에 개구가 직접 패턴화될 수 있다.
그런 다음, 재분배 층(109C)은 제 1 재분배 구조(110) 내의 전기적 연결과 함께 추가적인 라우팅을 제공하도록 형성될 수 있다. 일 실시예에서, 재분배 층(109C)은 재분배 층(109A 또는 109B)과 유사한 재료 및 공정을 사용하여 형성될 수 있다. 예를 들어, 시드 층이 형성될 수 있고, 포토 레지스트가 재분배 층(109C)에 대한 원하는 패턴으로 시드 층의 상부에 배치되고 패턴화될 수 있다. 그런 다음, 예를 들어, 도금 공정을 사용하여 전도성 재료가 포토 레지스트의 패턴화된 개구 내에 형성될 수 있다. 그런 다음, 포토 레지스트는 제거되고 시드 층은 에칭되어 재분배 층(109C)을 형성할 수 있다. 일부 실시예들에서, 재분배 층(109C)의 노출된 부분은 후속적인 전기적 연결을 위한 콘택일 수 있다(예를 들어, 도 7 참조).
도 4는 일부 실시예들에 따라, 디바이스 구조(100)를 형성하기 위한 개별화 및 디본딩을 도시한다. 일 실시예에서, 구조는 구조를 분리된 조각으로 분리하는 하나 이상의 톱날을 사용하여 개별화되어 캐리어 기판(102)에 부착된 하나 이상의 개별화된 디바이스 구조(100)를 형성할 수 있다. 그러나 레이저 절제 또는 하나 이상의 습식 에칭을 포함하는 임의의 적합한 개별화 방법이 또한 사용될 수 있다. 캐리어 기판(102)은 캐리어 기판(102) 상에 배치된 이형 층의 접착성을 변경하기 위해, 예를 들어, 열처리 공정을 사용하여 디바이스 구조(100)로부터 디본딩될 수 있다. 특정 실시예에서, 자외선(UV) 레이저, 이산화탄소(CO2) 레이저, 또는 적외선(IR) 레이저와 같은 에너지 소스가 사용되어, 이형 층이 그 접착성의 적어도 일부를 잃을 때까지 이형 층을 조사 및 가열한다. 일단 수행되면, 캐리어 기판(102) 및 이형 층은 디바이스 구조(100)로부터 물리적으로 분리 및 제거될 수 있다. 일부 실시예들에서, 디바이스 구조(100)는 약 40㎛와 약 1500㎛ 사이의 두께를 갖지만, 임의의 적합한 두께가 사용될 수 있다. 일부 실시예들에서, 디바이스 구조(100)는 약 10mm와 약 300mm 사이의 측 방향 폭, 예컨대, 약 32mm의 측 방향 폭을 갖지만, 임의의 적합한 폭이 사용될 수 있다.
다른 실시예들에서, 디바이스 구조(100)는 먼저 캐리어 기판(102) 상에 재분배 구조를 형성함으로써 형성된다. 재분배 구조는 도 3과 관련하여 설명된 제 1 재분배 구조(110)와 유사할 수 있고 유사한 방식으로 캐리어 기판(102) 상에 형성될 수 있다. 재분배 구조를 형성한 후에, 하나 이상의 반도체 디바이스가 부착되고 재분배 구조에 전기적으로 연결된다. 반도체 디바이스는 도 1과 관련하여 위에서 설명된 하나 이상의 반도체 디바이스(104A-C)와 유사할 수 있다. 반도체 디바이스는 적합한 공정(예를 들어, 픽 앤 플레이스 공정)을 사용하여 부착될 수 있고, 예를 들어, 직접 본딩, 솔더 볼 또는 다른 적합한 기술에 의해 재분배 층에 전기적으로 연결될 수 있다. 그런 다음, 반도체 디바이스는 도 2와 관련하여 위에서 설명된 캡슐화제(106)와 유사할 수 있고 유사한 방식으로 적용될 수 있는 캡슐화제에 의해 캡슐화될 수 있다. 그런 다음, 구조는 디바이스 구조(100)를 형성하기 위해 개별화되고 캐리어 기판(102)으로부터 디본딩될 수 있으며, 이는 도 4와 관련하여 위에서 설명된 것과 유사한 기술을 사용하여 수행될 수 있다.
도 5 내지 도 8은 일부 실시예들에 따라, 디바이스 구조(200)(도 8 참조)를 형성하는 중간 단계의 횡단면도를 도시한다. 이제 도 5을 참조하면, 일부 실시예들에 따라, 디바이스 구조(100)가 배치된 캐리어 기판(202)이 도시되어 있다. 캐리어 기판(202)은, 예를 들어, 실리콘 기판(예를 들어, 실리콘 웨이퍼), 유리 재료, 실리콘 산화물과 같은 실리콘 기반 재료 또는 알루미늄 산화물과 같은 다른 재료 또는 이들의 조합 등을 포함할 수 있다. 일부 실시예들에서, 캐리어 기판(202)은 적합한 재료로 형성된 패널 구조일 수 있다. 캐리어 기판(202)은 디바이스 구조(100) 또는 다른 디바이스와 같은 디바이스의 부착을 수용하기 위해 평평할 수 있다. 일부 실시예들에서, 캐리어 기판(202)의 후속적인 디본딩을 용이하게 하기 위해 캐리어 기판(202)의 상부 표면 상에 이형 층(도시되지 않음)이 형성될 수 있다. 이형 층은 도 1과 관련하여 이전에 설명된 이형 층과 유사할 수도 있거나, 또는 상이한 형태의 이형 층일 수도 있다. 이형 층의 상부 표면은 평평하게 될 수 있고, 고도의 동일 평면성을 가질 수 있다.
일부 실시예들에서, 디바이스 구조(100)는 픽 앤 플레이스 공정과 같은 적합한 공정을 사용하여 캐리어 기판(202) 상에 배치된다. 도 5는 캐리어 기판(202) 상에 배치된 단일 디바이스 구조(100)를 도시하지만, 다른 실시예들에서는 2 개 이상의 디바이스 또는 디바이스 구조가 캐리어 기판(202) 상에 배치될 수 있다. 예시적인 디바이스는 다른 반도체 디바이스, 집적 회로 디바이스, 집적 수동 디바이스 등 또는 이들의 조합을 포함할 수 있다. 예시적인 디바이스 구조는 디바이스 구조(100)와 유사한 디바이스 구조 또는 디바이스 구조(100)와 상이한 디바이스 구조를 포함할 수 있다. 일부 실시예들에서, 디바이스 또는 디바이스 구조는 동일한 유형의 디바이스 또는 디바이스 구조 중 둘 이상을 포함할 수 있다. 도 5 내지 도 8에 도시된 디바이스 구조(100)는 일례이며, 임의의 적합한 디바이스 또는 디바이스 구조가 캐리어 기판(202)에 단독으로 또는 결합되어 부착될 수 있으며, 그러한 모든 구성은 본 발명개시의 범위 내에서 고려된다는 것을 이해할 것이다.
도 6은 일부 실시예들에 따라, 캡슐화제(206)를 사용하여 디바이스 구조(100)의 캡슐화를 도시한다. 캡슐화는 몰딩 디바이스에서 수행될 수 있거나, 캡슐화제(206)는 다른 기술을 사용하여 성막될 수 있다. 캡슐화제(206)는 도 2과 관련하여 위에서 설명된 캡슐화제(106)와 유사한 재료일 수도 있거나, 또는 상이한 재료일 수도 있다. 도 6은 또한 디바이스 구조(100)를 노출시키기 위해 캡슐화제(206)의 씨닝을 도시한다. 씨닝은 디바이스 구조(100)의 재분배 층(109C) 또는 전기적 연결이 이루어질 수 있는 다른 전도성 영역(예를 들어, 콘택, 본딩 패드 등)의 일부를 노출시킬 수 있다. 씨닝은, 예를 들어, 기계적 연삭 또는 화학적 기계적 연마(CMP)를 사용하여 수행될 수 있다. 이와 같이, 디바이스 구조(100)는 또한 캡슐화제(206)와 함께 평평한 평면 표면을 가질 수 있다.
도 7을 참조하면, 일부 실시예들에 따라, 제 2 재분배 구조(210)가 디바이스 구조(100) 및 캡슐화제(206) 위에 형성된다. 도시된 제 2 재분배 구조(210)는 절연 층(208A-G)(명료함을 위해, 절연 층(208A 및 208G)만 라벨링 됨)을 포함하고 재분배 층(209A-G)(명료함을 위해, 재분배 층(209A 및 209G)만 라벨링 됨)을 포함한다. 다른 실시예들에서, 본 명세서에 설명된 것과는 상이한 수의 절연 층 또는 재분배 층이 제 2 재분배 구조(210)에 형성될 수 있다. 예를 들어, 일부 실시예들에서, 제 2 재분배 구조(210)는 약 1 개 내지 약 15 개의 절연 층 또는 재분배 층을 포함할 수 있다.
제 2 재분배 구조(210)는 도 3과 관련하여 위에서 설명된 제 1 재분배 구조(110)와 유사한 공정을 사용하여 형성될 수 있거나, 상이한 공정을 사용하여 형성될 수 있다. 일부 실시예들에서, 절연 층(208A)은 디바이스 구조(100) 및 캡슐화제(206) 위에 형성된다. 절연 층(208A)은 중합체 재료 또는 폴리이미드 재료와 같은 재료, 절연 층(108A)(도 3 참조)에 대해 위에서 설명된 것과 유사한 재료 등 또는 이들의 조합으로 제조될 수 있다. 절연 층(208A)은 스핀 코팅, 라미네이션, CVD 등 또는 이들의 조합과 같은 공정에 의해 형성될 수 있다. 절연 층(208A)은 약 2㎛와 약 50㎛ 사이의 두께, 예컨대, 약 15㎛의 두께를 가질 수 있지만, 임의의 적합한 두께가 사용될 수 있다.
절연 층(208A) 내의 개구가 적합한 포토 리소그래픽 마스크 및 에칭 공정을 사용하여 형성될 수 있다. 예를 들어, 포토 레지스트가 절연 층(208A) 위에 형성되고 패턴화될 수 있으며, 하나 이상의 에칭 공정(예를 들어, 습식 에칭 공정 또는 건식 에칭 공정)이 사용되어 절연 층(208A)의 일부를 제거한다. 일부 실시예들에서, 절연 층(208A)은 PBO, 폴리이미드, BCB 등과 같은 감광성 중합체로 형성되며, 포토 리소그래픽 마스크 및 에칭 공정을 사용하여 개구가 직접 패턴화될 수 있다. 절연 층(208A)의 개구는 후속하여 제 2 재분배 구조(210)에 전기적 연결을 만들기 위해 디바이스 구조(100)의 제 1 재분배 구조(110)의 일부를 노출시킬 수 있다.
그런 다음, 재분배 층(209A)이 절연 층(208A) 위에 형성된다. 일 실시예에서, 재분배 층(209A)은 PVD, CVD, 스퍼터링 등과 같은 적합한 형성 공정을 사용하여 티타늄, 구리 또는 티타늄-구리 합금의 하나 이상의 층의 시드 층(도시되지 않음)을 초기에 형성함으로써 형성될 수 있다. 시드 층은 절연 층(208A) 위에 그리고 절연 층(208A)의 개구에 의해 노출된 디바이스 구조(100)의 제 1 재분배 구조(110)의 일부 위에 형성된다. 그런 다음, 시드 층을 커버하기 위해 포토 레지스트(도시되지 않음)가 형성될 수 있고, 그런 다음, 재분배 층(209A)이 후속하여 형성될 장소에 위치하는 시드 층의 부분을 노출시키기 위해 패턴화될 수 있다. 일단 포토 레지스트가 형성되고 패턴화되면, 전도성 재료가 시드 층 상에 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄, 다른 금속 등 또는 이들의 조합과 같은 재료일 수 있다. 전도성 재료는 전기 도금 또는 무전해 도금 등과 같은 성막 공정을 통해 형성될 수 있다. 그러나 논의된 재료 및 방법은 전도성 재료를 형성하기에 적합하지만, 이들은 단지 예시일 뿐이다. 대안적으로, 임의의 다른 적합한 재료 또는 CVD 또는 PVD와 같은 임의의 다른 적합한 형성 공정이 재분배 층(209A)을 형성하는 데 사용될 수 있다. 일단 전도성 재료가 형성되면, 포토 레지스트는 애싱 또는 화학적 스트립핑과 같은 적합한 제거 공정을 통해 제거될 수 있다. 부가적으로, 포토 레지스트의 제거 이후, 포토 레지스트에 의해 커버되었던 시드 층의 부분은, 예를 들어, 전도성 재료를 에칭 마스크로서 사용할 수 있는 적합한 습식 에칭 공정 또는 건식 에칭 공정을 통해 제거될 수 있다. 시드 층 및 전도성 재료의 나머지 부분은 재분배 층(209A)을 형성한다. 이러한 방식으로, 재분배 층(209A)은 디바이스 구조(100)에 전기적 연결을 형성할 수 있다.
일부 실시예들에서, 재분배 층(209A)은 약 1㎛와 약 50㎛ 사이의 라인 폭을 갖는 전도성 트레이스를 형성할 수 있다. 일부 실시예들에서, 재분배 층(209A)은 약 1㎛와 약 50㎛ 사이의 라인 스페이스를 갖는 전도성 트레이스를 형성할 수 있다. 일부 실시예들에서, 재분배 층(209A)은 약 Ra = 0.01㎛와 약 Ra = 0.5㎛ 사이의 라인 폭 거칠기(line width roughness; LWR)를 갖는 전도성 트레이스를 형성할 수 있다. 일부 실시예들에서, 재분배 층(209A)은 약 1㎛와 약 20㎛ 사이의 두께를 갖는 전도성 트레이스를 형성할 수 있다. 일부 실시예들에서, 재분배 층(209A)은 약 2㎛와 약 65㎛ 사이의 직경을 갖는 비아를 형성할 수 있다.
그런 다음, 제 2 재분배 구조(210) 내의 전기적 연결과 함께 추가적인 라우팅을 제공하기 위해 재분배 층(209A) 및 절연 층(208A) 위에 추가적인 절연 층(209B-G) 및 재분배 층(209B-G)이 형성될 수 있다. 절연 층(209B-G) 및 재분배 층(209B-G)은 교번 층으로 형성될 수 있고, 절연 층(208A) 또는 재분배 층(209A)에 사용된 것과 유사한 공정 및 재료를 사용하여 형성될 수 있다. 예를 들어, 절연 층(예를 들어, 절연 층(208B))은 재분배 층(예를 들어, 재분배 층(209A)) 위에 형성될 수 있고, 그런 다음, 적합한 포토 리소그래픽 마스크 및 에칭 공정을 사용하여 밑에 있는 재분배 층의 일부를 노출시키기 위해 절연 층을 통한 개구가 만들어진다. 시드 층이 절연 층 위에 형성될 수 있고, 전도성 재료가 시드 층의 일부 위에 형성되어 위에 놓인 재분배 층(예를 들어, 재분배 층(209B))을 형성할 수 있다. 이러한 단계는 반복되어 적합한 수 및 구성의 절연 층 및 재분배 층을 갖는 제 2 재분배 구조(210)를 형성할 수 있다. 대안적으로, 절연 층(208B-G) 또는 재분배 층(209B-G)은 절연 층(208A) 또는 재분배 층(209A)과는 상이하게 형성될 수 있다. 절연 층(208B-G)은 각각 약 2㎛와 약 50㎛ 사이의 두께, 예컨대, 약 15㎛의 두께를 갖도록 형성될 수 있다. 이러한 방식으로, 디바이스 구조(100)의 제 1 재분배 구조(110)에 전기적으로 연결된 제 2 재분배 구조(210)가 형성될 수 있다. 일부 실시예들에서, 제 2 재분배 구조(210)는 팬 아웃 구조이고, 제 1 재분배 구조(110)도 또한 팬 아웃 구조이다. 다른 실시예들에서, 제 2 재분배 구조(210)는 본 명세서에 설명된 것과는 상이한 공정으로 형성될 수 있다.
도 8을 참조하면, 외부 커넥터(212)가 제 2 재분배 구조(210) 상에 형성된다. 일부 실시예들에서, 언더 범프 금속화 구조(UBM, 도시되지 않음)가 재분배 구조(210)의 최상부 재분배 층(예를 들어, 도 8의 재분배 층(209G))의 일부 상에 먼저 형성된다. UBM은, 예를 들어, 티타늄 층, 구리 층 및 니켈 층과 같은 3 개의 전도성 재료 층을 포함할 수 있다. 그러나 UBM의 형성에 적합한 크롬/크롬-구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열과 같은 다른 배열의 재료 및 층이 사용될 수 있다. UBM을 위해 사용될 수 있는 임의의 적합한 재료 및 재료 층은 본 출원의 범위 내에 포함되도록 완전히 의도된다. UBM은 제 2 재분배 구조(210) 위에 UBM의 각 층을 형성함으로써 생성될 수 있다. 각각의 층의 형성은 전기 도금 또는 무전해 도금과 같은 도금 공정을 사용하여 수행될 수 있지만, 원하는 재료에 따라 스퍼터링, 증발, 또는 PECVD 공정과 같은 다른 형성 공정이 대안적으로 사용될 수 있다. 일단 원하는 층이 형성되면, 원하지 않는 재료를 제거하고 UBM을 원형, 8각형, 정사각형 또는 직사각형과 같은 원하는 모양으로 남기기 위해, 이러한 층의 일부를 적합한 포토리소그래픽 마스킹 및 에칭 공정을 통해 제거할 수 있지만, 임의의 원하는 모양이 대안적으로 형성될 수 있다. 일부 실시예들에서, UBM은 제 2 재분배 구조(210)의 형성의 일부로서 최상부 재분배 층 위에 형성되는데, 최상부 재분배 층을 형성하는데 사용된 것과 동일한 포토 리소그래픽 단계를 사용하는 것을 포함할 수 있다. 예를 들어, UBM의 층이 최상부 재분배 층 위에 배치되고, 그런 다음, 최상부 재분배 층 및 UBM의 초과 재료는 동일한 공정으로 제거될 수 있다.
여전히, 도 8을 참조하면, 외부 커넥터(212)가 제 2 재분배 구조(210) 위에 형성된다. 외부 커넥터(212)는 존재한다면 UBM 위에 형성될 수 있다. 외부 커넥터(212)는 예를 들어 콘택 범프 또는 솔더 볼일 수 있지만, 임의의 적합한 유형의 커넥터가 사용될 수 있다. 외부 커넥터(212)가 콘택 범프인 실시예에서, 외부 커넥터(212)는 주석과 같은 재료 또는 은, 무연 주석 또는 구리와 같은 다른 적합한 재료를 포함할 수 있다. 외부 커넥터(212)가 주석 솔더 범프인 실시예에서, 외부 커넥터(212)는 증발, 전기 도금, 인쇄, 솔더 전이, 볼 배치 등과 같은 기술을 사용하여 초기에 주석 층을 형성함으로써 형성될 수 있다. 일단 주석 층이 구조 상에 형성되면, 외부 커넥터(212)에 대해 원하는 범프 모양으로 재료를 형상화하기 위해 리플로우가 수행될 수 있다. 일부 실시예들에서, 외부 커넥터(212)는 약 2㎛와 약 500㎛ 사이의 두께를 가질 수 있다. 일부 실시예들에서, 외부 커넥터(212)는 약 25㎛와 약 1000㎛ 사이의 피치를 가질 수 있다. 이러한 방식으로, 디바이스 구조(100) 및 제 2 재분배 구조(210)를 포함하는 디바이스 구조(200)가 형성될 수 있다. 그러나 다른 실시예들에서, 디바이스 구조(200)는 다른 공정을 사용하여 형성될 수 있다. 일부 실시예들에서, 외부 커넥터(212)는 디바이스 구조(200) 상에 형성되지 않으며, 이는 도 10 및 도 11과 관련하여 아래에서 보다 상세하게 설명된다.
도 9a 내지 도 9c를 참조하면, 일부 실시예들에 따라, 상호 연결 구조(300)(도 9c 참조)를 형성하는 중간 단계의 횡단면도가 도시된다. 상호 연결 구조(300)는 디바이스 구조(200)에 부착되고(도 10 내지 도 11 참조), 추가적인 전기적 라우팅을 제공한다. 상호 연결 구조(300)에는 능동 디바이스가 없다. 일부 실시예들에서, 상호 연결 구조(300)는, 예를 들어, 인터포저 또는 "반가공 기판"일 수 있다. 상호 연결 구조(300)는 또한 부착된 디바이스 구조(200)에 안정성 및 강성을 제공할 수 있으며, 부착된 디바이스 구조(200)의 뒤틀림을 감소시킬 수 있다. 도 9a는 일부 실시예들에 따라, 대향 표면 상에 배치된 전도성 층(304)을 갖는 코어 기판(302)의 횡단면도를 도시한다. 일부 실시예들에서, 코어 기판(302)은 아지노모토 빌드 업 필름(ABF), 사전 함침 복합 섬유(프리프레그) 재료, 에폭시, 몰딩 화합물, 에폭시 몰딩 화합물, 유리 섬유 강화 수지 재료, 인쇄 회로 기판(PCB) 재료, 실리카 필러, 중합체 재료, 폴리이미드 재료, 종이, 유리 섬유, 부직 유리 직물, 유리, 세라믹, 다른 라미네이트 등 또는 이들의 조합과 같은 재료를 포함할 수 있다. 일부 실시예들에서, 코어 기판은 양면 동박 적층판(copper-clad laminate; CCL) 기판 등일 수 있다. 코어 기판(302)은 약 30㎛와 약 2000㎛ 사이의 두께, 예를 들어, 약 800㎛ 또는 약 1200㎛의 두께를 가질 수 있다. 전도성 층(304)은 코어 기판(302)의 대향 측면 상에 적층되거나 형성된 구리, 니켈, 알루미늄, 다른 전도성 재료 등 또는 이들의 조합의 하나 이상의 층일 수 있다. 일부 실시예들에서, 전도성 층(304)은 약 1㎛와 약 30㎛ 사이의 두께를 가질 수 있다.
도 9b를 참조하면, 관통 비아(306)(아래에 설명됨)가 형성되는 코어 기판(302)에 개구(도시되지 않음)가 형성된다. 일부 실시예들에서, 개구는, 예를 들어, 레이저 드릴링 기술에 의해 형성된다. 예컨대, 기계적 드릴링, 에칭 등과 같은 다른 공정이 다른 실시예들에서 사용될 수 있다. 일부 실시예들에서, 선택적 표면 준비 공정이 개구가 형성된 후에 수행될 수 있다. 표면 준비 공정은 하나 이상의 세정 용액으로 코어 기판(302) 및 전도성 층(304)의 노출된 표면을 세정하는 공정을 포함할 수 있다. 세정 용액은 황산, 크롬산, 중화 알칼리 용액, 물 린스 등 또는 이들의 조합을 포함할 수 있다. 일부 경우에, 표면 준비 공정은 잔여물, 오일, 자연 산화막 등을 제거 또는 감소시킨다. 일부 실시예들에서, 선택적 디스미어 공정이 개구 근처의 영역을 세정하기 위해 수행될 수 있다. 디스미어 공정은 표면 준비 공정에 추가하여 또는 그 대신에 수행될 수 있다. 예를 들어, 디스미어 공정은 코어 기판(302)의 잔류물을 제거할 수 있다. 디스미어 공정은 기계적으로(예를 들어, 습식 슬러리에서 미세 연마제로 블라스팅), 화학적으로(예를 들어, 유기 용매, 과망간산 염 등의 조합으로 세척), 또는 기계적 및 화학적 디스미어링의 조합에 의해 달성될 수 있다. 표면 준비 공정 또는 디스미어 공정에 이어서, 후속하는 무전해 도금 동안 사용된 활성제의 흡착을 용이하게 하는 화학적 컨디셔너를 사용하여 컨디셔닝 처리가 수행될 수 있다. 일부 실시예들에서, 컨디셔닝 처리는 전도성 층(304)을 마이크로 에칭하여 전도성 층(304)과 라우팅 층(308 및 309)(아래에 설명됨)을 위한 후속하여 성막된 전도성 재료 사이의 보다 양호한 본딩을 위해 전도성 표면을 거칠게 할 수 있다.
여전히 도 9b를 참조하면, 코어 기판(302)의 측면 상에 라우팅 층(308)을 형성하고 코어 기판(302)의 개구 내에 관통 비아(306)를 형성하도록 전도성 재료가 성막된다. 일부 실시예들에서, 라우팅 층(308) 및 관통 비아(306)는 먼저 코어 기판(302) 위에 패턴화된 마스크를 형성함으로써 형성된다. 패턴화된 마스크는, 예를 들어, 패턴화된 포토 레지스트 층일 수 있다. 패턴화된 마스크의 개구는 전도성 재료가 후속하여 형성될 전도성 층(304)의 부분을 노출시킨다. 패턴화된 마스크의 개구는 또한 코어 기판(302)의 개구를 노출시킬 수 있다. 그런 다음, 전도성 재료는, 예를 들어, 도금 공정, 무전해 도금 공정 또는 다른 공정을 사용하여 전도성 층(304)의 노출된 영역 상에 그리고 코어 기판(302)의 개구 내에 성막될 수 있다. 일부 실시예들에서, 전도성 재료는 약 2㎛와 약 50㎛ 사이의 두께를 갖도록 성막된다. 전도성 재료를 성막한 후에, 습식 화학 공정 또는 건식 공정(예를 들어, 애싱 공정)을 사용하여 패턴화된 마스크 층(예를 들어, 포토 레지스트)을 제거할 수 있다. 패턴화된 마스크 층에 의해 커버된 전도성 층(304)의 부분은 패턴화된 마스크 층과 함께 또는 별도의 에칭 공정을 사용하여 제거될 수 있다. 이러한 방식으로, 코어 기판(302)의 측면 상에 라우팅 층(308)이 형성된다. 그런 다음, 코어 기판(302)의 대향 측면 상에 라우팅 층(309)(및/또는 관통 비아(306)의 나머지 부분)을 형성하기 위해 코어 기판(302)의 대향 측면 상에 유사한 공정이 수행될 수 있다. 이러한 방식으로, 전도성 재료는 코어 기판(302)의 대향 측면들 상에 라우팅 층(308 및 309)을 형성할 수 있고 코어 기판(302)을 통해 연장되는 관통 비아(306)를 형성될 수 있다.
일부 실시예들에서, 개구의 측벽을 따라 전도성 재료를 형성한 후에, 개구는 도 9b에 도시된 바와 같이 유전체 재료(307)로 채워질 수 있다. 유전체 재료(307)는 전도성 재료에 대한 구조적 지지 및 보호를 제공할 수 있다. 일부 실시예들에서, 유전체 재료(307)는 몰딩 재료, 에폭시, 에폭시 몰딩 화합물, 수지와 같은 재료, 아크릴레이트 우레탄, 고무 변성 아크릴레이트 에폭시 수지 또는 다기능적 모노머와 같은 모노머 또는 올리고머를 포함하는 재료 등 또는 이들의 조합일 수 있다. 일부 실시예들에서, 유전체 재료(308)는 유변학을 변형시키거나, 접착력을 향상시키거나, 유전체 재료(307)의 다른 특성에 영향을 주는 안료 또는 염료(예를 들어, 컬러 용) 또는 다른 충전제 및 첨가제를 포함할 수 있다. 유전체 재료(307)는, 예를 들어, 스핀 온 공정 또는 다른 공정을 사용하여 형성될 수 있다. 일부 실시예들에서, 전도성 재료는 유전체 재료(307)를 생략하고 관통 비아(306)를 완전히 채울 수 있다.
도 9c를 참조하면, 라우팅 층(308 및 309) 위에 유전체 층 및 추가적인 라우팅 층이 형성되어 라우팅 구조(312 및 316)를 형성할 수 있다. 라우팅 구조(312 및 316)는 코어 기판(302)의 대향 측면 상에 형성되고, 상호 연결 구조(300) 내에 추가적인 전기 라우팅을 제공할 수 있다. 라우팅 구조(312)는 라우팅 층(308)에 전기적으로 연결되고, 교번하는 유전체 층(310A-C) 및 라우팅 층(311A-C)을 포함한다. 라우팅 구조(316)는 라우팅 층(309)에 전기적으로 연결되고, 교번하는 유전체 층(314A-C) 및 라우팅 층(315A-C)을 포함한다. 라우팅 구조(312 또는 316)는 각각 도 9c에 도시된 것보다 많거나 적은 것을 포함하는 임의의 적합한 수의 유전체 층 또는 라우팅 층을 가질 수 있다. 일부 실시예들에서, 라우팅 구조(312 또는 316) 중 하나 또는 둘 모두가 생략될 수 있다. 일부 경우에, 라우팅 구조(312 또는 316)의 라우팅 층의 수는 제 1 재분배 구조(110) 및/또는 제 2 재분배 구조(210)의 재분배 층의 수를 증가시킴으로써 감소될 수 있다.
일부 실시예들에서, 라우팅 구조(312)는 라우팅 층(308) 및 코어 기판(302) 위에 유전체 층(310A)을 형성함으로써 형성된다. 일부 실시예들에서, 유전체 층(310A)은 빌드 업 재료, ABF, 프리프레그 재료, 라미네이트 재료와 같은 재료, 코어 기판(302)에 대해 위에서 설명된 것과 유사한 다른 재료 등 또는 이들의 조합일 수 있다. 유전체 층(310A)은 라미네이션 공정, 코팅 공정 또는 다른 적합한 공정에 의해 형성될 수 있다. 일부 실시예들에서, 유전체 층(310A)은 약 2㎛와 약 50㎛ 사이의 두께를 가질 수 있다. 일부 실시예들에서, 전도성 층(도시되지 않음)이 유전체 층(310A) 위에 형성될 수 있으며, 전도성 층은 전도성 재료(아래에 설명됨)를 형성하기 위한 시드 층으로서 작용할 수 있다. 전도성 층은, 예를 들어, 구리 호일과 같은 금속 호일 또는 전도성 층(304)에 대해 위에서 설명된 것과 같은 다른 유형의 재료일 수 있다. 유전체 층(310A)에는 후속적인 전기적 연결을 위해 라우팅 층(308)의 일부를 노출시키는 개구(도시되지 않음)가 형성된다. 일부 실시예들에서, 개구는, 예를 들어, 레이저 드릴링 기술에 의해 형성된다. 예컨대, 기계적 드릴링, 에칭 등과 같은 다른 공정이 또한 다른 실시예들에서 사용될 수 있다. 일부 실시예들에서, 선택적 표면 준비 공정(예를 들어, 디스미어 공정 등)이 개구가 형성된 후에 수행될 수 있다.
그런 다음, 유전체 층(310A) 상에 그리고 유전체 층(310A)의 개구 내에 라우팅 층(311A)을 형성하기 위해 전도성 재료가 성막된다. 일부 실시예들에서, 라우팅 층(311A)은 먼저 유전체 층(310A) 위에 패턴화된 마스크를 형성함으로써 형성된다. 패턴화된 마스크는, 예를 들어, 패턴화된 포토 레지스트 층일 수 있다. 패턴화된 마스크의 개구는 전도성 재료가 후속하여 형성될 유전체 층(310A)(또는 존재한다면, 유전체 층(310A) 상의 전도성 층)의 부분을 노출시킬 수 있다. 패턴화된 마스크의 개구는 또한 유전체 층(310A)의 개구를 노출시킬 수 있다. 그런 다음, 전도성 재료는, 예를 들어, 도금 공정, 무전해 도금 공정 또는 다른 공정을 사용하여 유전체 층(310A)의 노출된 영역 상에 그리고 유전체 층(310A)의 개구 내에 성막될 수 있다. 일부 실시예들에서, 전도성 재료는 약 2㎛와 약 50㎛ 사이의 두께를 갖도록 성막된다. 전도성 재료를 성막한 후에, 습식 화학 공정 또는 건식 공정(예를 들어, 애싱 공정)을 사용하여 패턴화된 마스크 층(예를 들어, 포토 레지스트)을 제거할 수 있다. 이러한 방식으로, 추가적인 라우팅 층(311A)이 라우팅 층(308) 위에 형성되고 라우팅 층(308)에 전기적으로 연결된다.
일부 실시예들에서, 라우팅 층(311A)은 약 1㎛와 약 50㎛ 사이의 라인 폭을 갖는 전도성 트레이스를 형성할 수 있다. 일부 실시예들에서, 라우팅 층(311A)은 약 1㎛와 약 50㎛ 사이의 라인 스페이스를 갖는 전도성 트레이스를 형성할 수 있다. 일부 실시예들에서, 라우팅 층(311A)은 약 Ra = 0.01㎛와 약 Ra = 0.5㎛ 사이의 라인 폭 거칠기(LWR)를 갖는 전도성 트레이스를 형성할 수 있다. 일부 실시예들에서, 라우팅 층(311A)은 약 1㎛와 약 20㎛ 사이의 두께를 갖는 전도성 트레이스를 형성할 수 있다. 일부 실시예들에서, 라우팅 층(311A)은 약 2㎛와 약 65㎛ 사이의 직경을 갖는 비아를 형성할 수 있다.
그런 다음, 라우팅 구조(312) 내의 전기적 연결과 함께 추가적인 라우팅을 제공하기 위해 라우팅 층(311A) 및 유전체 층(310A) 위에 추가적인 유전체 층(310B-C) 및 라우팅 층(311B-C)이 형성될 수 있다. 유전체 층(310B-C) 및 라우팅 층(311B-C)은 교번 층으로 형성될 수 있고, 유전체 층(310A) 또는 라우팅 층(311A)에 사용된 것과 유사한 공정 및 재료를 사용하여 형성될 수 있다. 예를 들어, 유전체 층(예를 들어, 유전체 층(310B))은 라우팅 층(예를 들어, 라우팅 층(311A)) 위에 형성될 수 있고, 그런 다음, 예를 들어 레이저 드릴링 공정을 사용하여 밑에 있는 라우팅 층의 일부를 노출시키기 위해 유전체 층을 통한 개구가 만들어진다. 패턴화된 마스크가 유전체 층 위에 형성될 수 있고, 그런 다음 전도성 재료가 형성될 수 있고 패턴화된 마스크는 제거되어 유전체 층 위에 라우팅 층을 형성한다. 이러한 단계는 반복되어 적합한 수 및 구성의 유전체 층 및 라우팅 층을 갖는 라우팅 구조(312)를 형성할 수 있다.
일부 실시예들에서, 라우팅 구조(316)를 형성하기 위해 유전체 층(314A-C) 및 라우팅 층(315A-C)이 라우팅 층(309) 위에 형성될 수 있다. 라우팅 구조(316)는 위에서 설명된 라우팅 구조(312)의 공정과 유사한 공정을 사용하여 형성될 수 있다. 예를 들어, 유전체 층(314A-C)은 라우팅 층(315A-C)과 교번하여 형성될 수 있다. 유전체 층의 개구가 (예를 들어, 레이저 드릴링을 사용하여) 형성될 수 있고 라우팅 층을 형성하기 위해 유전체 층 위에 전도성 재료가 성막될 수 있다. 이러한 단계는 반복되어 적합한 수 및 구성의 유전체 층 및 라우팅 층을 갖는 라우팅 구조(316)를 형성할 수 있다. 라우팅 구조(316)는 관통 비아(306)에 의해 라우팅 구조(312)에 전기적으로 연결될 수 있다.
일부 실시예들에서, 패턴화된 보호 층(도시되지 않음)이 상호 연결 구조(300)의 라우팅 구조(312 및 316) 위에 형성된다. 보호 층은, 예를 들어, 솔더 레지스트 재료일 수 있고, 라우팅 구조(312 또는 316)의 표면을 보호하도록 형성될 수 있다. 일부 실시예들에서, 보호 층은 인쇄, 라미네이션, 스핀 코팅 등에 의해 형성된 감광성 재료일 수 있다. 그런 다음, 감광성 재료는 광학 패턴에 노광되고 현상되어 감광성 재료에 개구를 형성할 수 있다. 다른 실시예들에서, 보호 층은 비 감광성 유전체 층(예를 들어, 실리콘 산화물, 실리콘 질화물 등 또는 조합물)을 성막하고, 적합한 포토 리소그래피 기술을 사용하여 유전체 층 위에 패턴화된 포토 레지스트 마스크를 형성하고, 그런 다음 적합한 에칭 공정(예를 들어, 습식 에칭 또는 건식 에칭)를 사용하여 패턴화된 포토 레지스트 마스크를 사용하여 유전체 층을 에칭함으로써 형성될 수 있다. 보호 층은 동일한 기술을 사용하여 라우팅 구조(312) 및 라우팅 구조(316) 위에 형성되고 패턴화될 수 있다. 일부 실시예들에서, 보호 층은 약 10㎛와 약 300㎛ 사이의 두께를 가질 수 있다. 다른 공정 및 재료가 또한 사용될 수 있다.
일부 실시예들에서, 선택적 솔더링 처리가 라우팅 구조(312 또는 316)의 최상부 라우팅 층의 노출된 표면 상에 수행될 수 있다. 예를 들어, 도 9c에 도시된 바와 같이, 솔더링 처리가 라우팅 층(311C)의 노출된 표면 상에 그리고 라우팅 층(315C)의 노출된 표면 상에 수행될 수 있다. 처리는 무전해 니켈 - 무전해 팔라듐 - 무전해 금 도금 기법(ENEPIG) 공정, 유기 솔더링 보존제(OSP) 공정 등을 포함할 수 있다. 일부 실시예들에서, 솔더 범프와 같은 외부 커넥터(도시되지 않음)가 라우팅 구조(312 또는 316) 중 하나 또는 둘 모두에 형성될 수 있다. 외부 커넥터는, 예를 들어, 외부 커넥터(212)(도 8 참조)와 유사할 수도 있거나, 도 13과 관련하여 아래에서 설명되는 외부 커넥터(406)와 유사할 수도 있다.
도 10은 일부 실시예들에 따라, 디바이스 구조(200)와 전기적 연결되는 상호 연결 구조(300)의 배치를 도시한다. 도 10은 다수의 디바이스 구조를 개별화하기 전에 다수의 별개의 상호 연결 구조(300)가 다수의 디바이스 구조(200)에 본딩되는 실시예를 도시한다. 일 실시예에서, 상호 연결 구조(300)는, 예를 들어, 픽 앤 플레이스 공정을 사용하여 (디바이스 구조(200) 상의) 외부 커넥터(212)와 물리적으로 접촉하여 배치된다. 상호 연결 구조(300)는 라우팅 구조의 최상부 라우팅 층의 노출된 영역이 대응하는 외부 커넥터(212)와 정렬되도록 배치될 수 있다. 예를 들어, 라우팅 구조(312)의 라우팅 층(311C)(도 9c 참조)의 영역 또는 라우팅 구조(316)(도 9c 참조)의 라우팅 층(315C)의 영역은 외부 커넥터(212)와 물리적으로 접촉하여 배치될 수 있다. 일단 물리적으로 접촉하면, 디바이스 구조(200)의 외부 커넥터(212)를 상호 연결 구조(300)에 본딩하기 위해 리플로우 공정이 사용될 수 있다. 일부 실시예들에서, 디바이스 구조(200) 상에 형성된 외부 커넥터(212) 대신에 또는 외부 커넥터(212)에 추가하여, 상호 연결 구조(300) 상에 외부 커넥터가 형성된다. 일부 실시예들에서, 외부 커넥터(212)는 디바이스 구조(200) 상에 형성되지 않으며, 상호 연결 구조(300)는 열 압착 본딩 기술과 같은 직접 본딩 기술을 사용하여 디바이스 구조(200)에 본딩된다.
도 10에 도시된 실시예에서, 개별화 이전의 디바이스 구조(200)가 도시된다. 다른 실시예들에서, 디바이스 구조(200)는 상호 연결 구조(300)를 부착하기 전에 개별화될 수 있다. 도 10에 도시된 바와 같이, 인접한 상호 연결 구조(300)는 그 사이에 갭(D1)이 존재하도록 배치될 수 있다. 일부 실시예들에서, 인접한 디바이스 구조(200)의 간격은 갭(D1)이 특정 거리 또는 특정 거리 범위 내에 있도록 제어될 수 있다. 예를 들어, 갭(D1)은 약 5㎛와 약 2000㎛ 사이의 거리일 수 있다. 일부 경우에, 갭(D1) 거리는 배치 동안 인접한 상호 연결 구조(300) 간의 충돌을 피하기 위해 제어될 수 있다. 일부 경우에, 갭(D1) 거리는 도 12와 관련하여 아래에서 설명되는 몰딩 언더필(402)의 후속 성막을 용이하게 하도록 제어될 수 있다.
도 11은 일부 실시예들에 따라, 디바이스 구조(200)에 부착된 상호 연결 구조(300)를 도시한다. 일부 실시예들에서, 상호 연결 구조(300)의 하부 유전체 층과 디바이스 구조(200)의 상부 절연 층 사이의 수직 거리는 약 10㎛와 약 1000㎛ 사이이다. 도 12에서, 언더필(402)이 상호 연결 구조(300)의 측벽을 따라 그리고 상호 연결 구조(300)와 디바이스 구조(200) 사이의 갭에 성막된다. 언더필(402)은 몰딩 화합물, 에폭시, 언더필, 몰딩 언더필(MUF), 수지 등과 같은 재료일 수 있다. 언더필(402)은 외부 커넥터(212)를 보호할 수 있고, 디바이스 구조에 대한 구조적 지지를 제공할 수 있다. 일부 실시예들에서, 언더필(402)은 성막 후에 경화될 수 있다. 일부 실시예들에서, 언더필(402)은 성막 후에 씨닝될 수 있다. 씨닝은, 예를 들어, 기계적 연삭 또는 CMP 공정을 사용하여 수행될 수 있다. 일부 실시예들에서, 언더필(402)은 라우팅 구조(312) 위에 성막될 수 있고, 씨닝은 라우팅 구조(312)의 최상부 라우팅 층(예를 들어, 라우팅 층(311C))을 노출시킬 수 있다.
도 13에서, 외부 커넥터(406)가 상호 연결 구조(300) 위에 형성되고 상호 연결 구조(300)에 전기적으로 연결된다. 외부 커넥터(406)는 라우팅 구조(312)의 최상부 라우팅 층(예를 들어, 라우팅 층(311C))의 노출된 부분 상에 형성될 수 있다. 일부 실시예들에서, UBM이 라우팅 구조(312) 상에 형성되고, 외부 커넥터(406)는 UBM 위에 형성된다. 일부 실시예들에서, 보호 층(404)이 먼저 라우팅 구조(312) 위에 형성된다. 보호 층(404)은 존재한다면 UBM 위에 형성될 수 있다. 보호 층(404)은 폴리벤즈옥사졸(PBO), 중합체 재료, 폴리이미드 재료, 폴리이미드 유도체, 산화물, 질화물 등 또는 이들의 조합과 같은 하나 이상의 적합한 유전체 재료로 형성될 수 있다. 보호 층(404)은 스핀 코팅, 라미네이션, CVD 등 또는 이들의 조합과 같은 공정에 의해 형성될 수 있다. 보호 층(404)은 약 0.5㎛와 약 50㎛ 사이의 두께, 예컨대, 약 20㎛의 두께를 가질 수 있지만, 임의의 적합한 두께가 사용될 수 있다.
그런 다음, 보호 층(404)에 개구가 형성되어 라우팅 구조(312)(존재한다면 UBM을 포함할 수 있음)의 일부를 노출시킬 수 있다. 보호 층(404)의 개구는 레이저 드릴링 또는 포토 리소그래픽 마스크 및 에칭 공정과 같은 적합한 기술을 사용하여 형성될 수 있다. 그런 다음, 외부 커넥터(406)는 라우팅 구조(312)의 노출된 부분 위에 형성되고, 라우팅 구조(312)에 대한 전기적 연결을 만든다. 외부 커넥터(406)는 예를 들어 콘택 범프 또는 솔더 볼일 수 있지만, 임의의 적합한 유형의 커넥터가 사용될 수 있다. 외부 커넥터(406)가 콘택 범프인 실시예에서, 외부 커넥터(406)는 주석과 같은 재료 또는 은, 무연 주석 또는 구리와 같은 다른 적합한 재료를 포함할 수 있다. 외부 커넥터(406)가 주석 솔더 범프인 실시예에서, 외부 커넥터(406)는 증발, 전기 도금, 인쇄, 솔더 전이, 볼 배치 등과 같은 기술을 사용하여 초기에 주석 층을 형성함으로써 형성될 수 있다. 일단 주석 층이 구조 상에 형성되면, 외부 커넥터(406)에 대해 원하는 범프 모양으로 재료를 형상화하기 위해 리플로우가 수행될 수 있다. 일부 실시예들에서, 외부 커넥터(406)는 약 2㎛와 약 1000㎛ 사이의 두께를 가질 수 있다. 일부 실시예들에서, 외부 커넥터(406)는 약 250㎛와 약 1250㎛ 사이의 피치를 가질 수 있다. 일부 실시예들에서, 외부 커넥터(406)는 도 8과 관련하여 위에서 설명된 외부 커넥터(212)와 유사할 수 있다.
도 14는 캐리어 기판(202)의 디본딩 및 캐리어 구조(408)에 결과적인 구조의 부착을 도시한다. 캐리어 구조(408)는, 예를 들어, 테이프, 프레임, 링 또는 다른 적합한 구조물일 수 있다. 일단 구조가 캐리어 구조(408)에 부착되면, 캐리어 기판(202)은 구조로부터 디본딩될 수 있다. 이형 층이 존재하는 일부 실시예들에 따르면, 디본딩은 레이저 광 또는 UV 광과 같은 광을 이형 층 상에 투사하는 것을 포함하여 이형 층이 광에 의해 발생된 열로 분해되어 캐리어 기판(202)이 구조로부터 제거될 수 있도록 한다.
도 15는 일부 실시예들에 따라, 패키지(400)를 형성하기 위한 개별화 및 디본딩을 도시한다. 일 실시예에서, 구조는 구조를 분리된 조각으로 분리하는 하나 이상의 톱날을 사용하여 개별화되어 캐리어 구조(408)에 부착된 하나 이상의 개별화된 패키지(400)를 형성할 수 있다. 그러나 레이저 절제 또는 하나 이상의 습식 에칭을 포함하는 임의의 적합한 개별화 방법이 또한 사용될 수 있다. 개별화 후에, 패키지(400)는 캐리어 구조(408)로부터 제거될 수 있다. 일부 실시예들에서, 패키지(400)는 약 30mm × 30mm 내지 약 200mm × 200mm의 측 방향 치수, 예컨대, 약 100mm × 100mm의 측 방향 치수를 가질 수 있지만, 패키지(400)는 이들과는 다른 치수를 가질 수 있다. 일부 실시예들에서, 패키지(400)는 약 500㎛와 약 5000㎛ 사이의 수직 두께를 가질 수 있다.
본 명세서에 설명된 바와 같이 디바이스 구조(200)에 부착된 상호 연결 구조(300)를 포함하는 패키지(400)를 형성함으로써 장점을 달성할 수 있다. 예를 들어, 보다 큰 측 방향 치수를 갖는 구조는 뒤틀리거나 박리되기 쉽다. 본 명세서에 설명된 상호 연결 구조(300)는 비교적 단단할 수 있으며, 따라서 디바이스 구조(200)에 구조적 지지를 제공할 수 있어 디바이스 구조(200)의 뒤틀림을 감소시킬 수 있다.
일부 경우에, 재분배 구조(110 및 210)는 라우팅 구조(312 또는 316)보다 더 견고하고 신뢰성 있는 기술을 사용하여 형성될 수 있다. 예를 들어, 재분배 구조(110 및 210)는 팬 아웃 공정을 사용하여 (예를 들어, 반도체 제조 공장에서) 형성될 수 있는 반면, 라우팅 구조(312 및 316)는 빌드 업 공정을 사용하여 형성될 수 있다. 보다 견고한 공정을 사용함으로써, 재분배 층(110 및 210)은 라우팅 구조(312 및 316)보다 높은 수율을 가질 수 있다. 일부 경우에, 재분배 구조(110 및 210)를 형성하는 공정은 라우팅 구조(312 및 316)에 라우팅 층을 형성하는 공정보다 작은 치수를 가지며 더 적은 라인 폭 거칠기를 갖는 재분배 층을 형성할 수 있다. 따라서, 재분배 구조(110 및 210)는, 특히 고주파 동작의 경우에, 라우팅 구조(312 및 316)에 비해 향상된 전기적 성능을 가질 수 있다.
일부 경우에, 재분배 구조(110 및 210)를 디바이스 구조(200)의 일부로서 형성함으로써, 상호 연결 구조의 라우팅 구조(312 또는 316)는 더 적은 층을 갖도록 형성될 수 있다. 재분배 구조(110 또는 210) 내에 패키지(400)의 전기적 라우팅을 더 많이 형성하고, 라우팅 구조(312 또는 316) 내에 전기적 라우팅을 적게 형성함으로써, 패키지(400)의 전반적인 전기적 성능이 이전에 설명된 바와 같이 향상될 수 있다. 재분배 구조(110 및 210)는 라우팅 구조(312 및 316)의 개별 층보다 더 얇은 개별 층을 가질 수 있으며, 이는 패키지(400)의 전체 크기를 감소시킬 수 있다. 또한, 패키지(400)의 전체 제조 비용은 재분배 구조(110 또는 210) 내에 더 많은 층을 형성함으로써 감소될 수 있다.
일부 경우에, 열 팽창 계수(CTE)의 큰 차이가 있는 패키지 또는 디바이스의 재료는 고온 동작에서 박리, 단락 또는 기타 고장을 일으킬 수 있다. 일부 경우에, 재분배 구조(110 또는 210)는 상호 연결 구조(300)의 재료의 CTE보다 반도체 디바이스(104A-C)(또는 패키지(400) 내의 다른 재료)의 CTE에 더 가까운 CTE를 갖는 재료를 포함할 수 있다. 예를 들어, 재분배 구조(110 또는 210)의 절연 층은 라우팅 구조(312 또는 316)의 유전체 층의 CTE보다 작은 CTE를 가질 수 있다. 따라서, 디바이스 구조(200)에 전기적 라우팅을 더 많이 형성하고 상호 연결 구조(300)에 전기적 라우팅을 더 적게 형성함으로써, 특히 고온 동작에서 패키지(400)의 신뢰성은 향상될 수 있다.
여전히 도 15를 참조하면, 도시된 패키지(400)는 디바이스 구조(200) 및 상호 연결 구조(300)를 포함하며, 여기서 디바이스 구조(200)는 상호 연결 구조(300)보다 큰 측 방향 치수를 갖는다. 예를 들어, 디바이스 구조(200)는 상호 연결 구조(300)의 측 방향 폭(D3)보다 큰 측 방향 폭(D2)을 가질 수 있다. 디바이스 구조(200)가 상호 연결 구조(300)보다 넓기 때문에, 언더필(402)의 일부는 개별화 후에 상호 연결 구조(300)의 하나 이상의 측벽 상에 남아 있을 수 있다. 일부 실시예들에서, 언더필(402)은 디바이스 구조(200)의 측벽과 함께 평평한 하나 이상의 측벽을 가질 수 있다. 일부 실시예들에서, 측 방향 폭(D3)은 측 방향 폭(D2)의 약 50 %와 약 100 % 사이일 수 있다. 일부 실시예들에서, 측 방향 폭(D2)은 약 30mm와 약 200mm 사이일 수 있다. 일부 실시예들에서, 측 방향 폭(D3)은 약 30mm와 약 200mm 사이일 수 있다.
도 16을 참조하면, 일부 실시예들에 따라, 상호 연결 구조(300)와 거의 동일한 치수를 갖는 디바이스 구조(200)를 포함하는 패키지(400)가 도시된다. 예를 들어, 디바이스 구조(200)는 상호 연결 구조(300)의 측 방향 폭(D3)과 거의 동일한 측 방향 폭(D2)을 가질 수 있다. 디바이스 구조(200)가 상호 연결 구조(300)와 거의 동일한 크기이기 때문에, 상호 연결 구조(300)의 하나 이상의 측벽은 개별화 후에 언더필(402)이 없을 수 있다. 일부 실시예들에서, 상호 연결 구조(300)는 디바이스 구조(200)의 측벽과 함께 평평한 하나 이상의 측벽을 가질 수 있다. 디바이스 구조(200)와 상호 연결 구조(300) 사이에 위치한 언더필(402)은 또한 디바이스 구조(200) 및 상호 연결 구조(300)의 측벽과 함께 평평한 측벽을 가질 수 있다. 평면 측벽을 갖는 패키지(400)는, 예를 들어, 디바이스 구조(200), 상호 연결 구조(300) 및 언더필(402)의 에지 영역을 절단하는 개별화 동안 톱을 사용하여 형성될 수 있다.
도 17을 참조하면, 일부 실시예들에 따라, 도시된 패키지(400)는 디바이스 구조(200) 및 상호 연결 구조(300)를 포함하며, 여기서 디바이스 구조(200)는 상호 연결 구조(300)보다 작은 측 방향 치수를 갖는다. 예를 들어, 디바이스 구조(200)는 상호 연결 구조(300)의 측 방향 폭(D3)보다 작은 측 방향 폭(D2)을 가질 수 있다. 상호 연결 구조(300)가 디바이스 구조(200)보다 넓기 때문에, 개별화 후에, 패키지(400)는 디바이스 구조(200) 근처의 측 방향 폭(D2) 및 상호 연결 구조(300) 근처의 측 방향 폭(D4)을 갖도록 2 부분 개별화 공정(도 18a 내지 도 18c에서 보다 상세히 설명됨)이 수행될 수 있다. 측 방향 폭(D2)은 측 방향 폭(D4)보다 작을 수 있으며, 도 17에 도시된 바와 같은 계단형 프로파일을 형성한다. 2 부분 개별화 공정으로 인해, 언더필(402)의 일부는 개별화 후에 상호 연결 구조(300)의 하나 이상의 측벽 상에 남아 있을 수 있다. 일부 실시예들에서, 나머지 언더필(402)은 디바이스 구조(200)의 측벽과 함께 평평한 부분을 가질 수 있다. 일부 실시예들에서, 측 방향 폭(D3)은 측 방향 폭(D2)의 약 100%와 약 150% 사이일 수 있다. 일부 실시예들에서, 측 방향 폭(D4)은 측 방향 폭(D2)의 약 100%와 약 150% 사이일 수 있다. 일부 실시예들에서, 상호 연결 구조(300)의 측벽 상에 남아 있는 언더필(402)은 약 1㎛와 약 250㎛ 사이의 두께를 가질 수 있다. 일부 실시예들에서, 상호 연결 구조(300)는 측 방향 폭(D3)과 측 방향 폭(D4)이 동일하도록 개별화 후에 언더필(402)이 없을 수 있다. 일부 경우에, 2 부분 개별화 공정의 사용은 디바이스 구조(200)가 보다 작은 치수를 가질 수 있게 하여, 뒤틀림 또는 열 효과를 감소시킬 수 있다.
도 18a 내지 도 18c는 일부 실시예들에 따른, 2 부분 개별화 공정의 중간 단계를 도시한다. 도 18a는 위에서 설명된 도 14와 유사하게 개별화 이전의 패키지(400)를 도시한다. 도 18b에서, 2 부분 개별화 공정의 제 1 단계가 수행되며, 여기서 구조는 인접한 패키지(400) 사이의 영역에서 먼저 톱질된다. 이러한 제 1 톱질은 구조 내로 깊이(H1)를 갖는 제 1 트렌치를 톱질할 수 있는데, 이는 일부 실시예들에서 약 100㎛와 약 2000㎛ 사이의 깊이일 수 있다. 깊이(H1)는 디바이스 구조(200)의 두께보다 클 수 있다. 일부 실시예들에서, 제 1 트렌치의 하부는 언더필(402) 내에 있을 수 있으며, 상호 연결 구조(300)의 상부 표면과 디바이스 구조(200)의 하부 표면 사이의 수직 위치에 있을 수 있다(도 19a 내지 도 19c 참조). 일부 실시예들에서, 제 1 트렌치의 하부는 상호 연결 구조(300)의 상부 표면보다 낮은 수직 위치에 있을 수 있다(도 20a 내지 도 20c 참조). 일부 실시예들에서, 제 1 트렌치는 약 5㎛와 약 200㎛ 사이의 폭(W1)을 가질 수 있다. 일부 실시예들에서, 폭(W1)은 인접한 상호 연결 구조 사이의 이격 거리(즉, 도 10에 도시된 거리(D1))보다 크다. 깊이(H1) 또는 폭(W1)은 디바이스 구조(200)의 수직 및 측 방향 치수에 기초하여 결정될 수 있다.
도 18c에서, 2 부분 개별화 공정의 제 2 단계가 수행되며, 여기서 구조는 추가로 톱질되어 인접한 패키지(400)를 완전히 개별화한다. 이러한 제 2 톱질은 제 1 트렌치 내로 깊이(H2)를 갖는 제 2 트렌치를 톱질할 수 있다. 깊이(H2)는 제 1 트렌치의 하부와 패키지(400)의 하부 표면 사이의 거리와 동일하며, 일부 실시예들에서는 약 100㎛와 약 2000㎛ 사이의 깊이일 수 있다. 깊이(H2)는 상호 연결 구조(300)의 두께보다 크거나, 작거나, 또는 대략 같을 수 있다. 제 2 트렌치는 일부 실시예들에서 약 5㎛와 약 200㎛ 사이의 폭(W2)을 가질 수 있으며, 이는 제 1 트렌치의 폭(W1)보다 작을 수 있다. 일부 실시예들에서, 폭(W2)은 폭(W1)의 약 1 %와 약 100 % 사이일 수 있다. 일부 실시예들에서, 폭(W2)은 인접한 상호 연결 구조 사이의 이격 거리(즉, 도 10에 도시된 거리(D1))보다 작거나 거의 같다. 깊이(H2) 또는 폭(W2)은 상호 연결 구조(300)의 수직 치수, 측 방향 치수 또는 이격 거리에 기초하여 결정될 수 있다. 제 2 트렌치의 중심 축은 제 1 트렌치의 중심 축에 정렬될 수 있지만, 다른 실시예들에서는 제 1 트렌치의 중심 축과 제 2 트렌치의 중심 축은 서로 오프셋 될 수 있다.
도 19a 내지 도 19c 및 도 20a 내지 도 20c는 일부 실시예들에 따라, 2 부분 개별화 공정이 수행된 이후의 인접한 패키지(400)의 부분을 도시한다. 도 19a 내지 도 19c에서, 제 1 트렌치는 깊이(H1)를 가지므로, 제 1 트렌치의 하부는 언더필(402) 내에 있다. 따라서, 패키지(400)는 단차가 디바이스 구조(200)의 하부 아래 및 상호 연결 구조(300) 위에 위치하는 계단형 프로파일을 갖는다. 계단형 프로파일의 단차는 디바이스 구조(200)와 상호 연결 구조(300) 사이의 임의의 수직 위치에 위치할 수 있다. 일부 실시예들에서, 단차의 측 방향 거리는 약 0㎛와 약 200㎛ 사이이며, 이는 제 1 트렌치(폭(W1)을 가짐)와 제 2 트렌치(폭(W2)을 가짐)의 상대적 크기 및 상대 위치로부터 결정될 수 있다. 도 19a에 도시된 바와 같이, 일부 실시예들에서, 제 2 트렌치를 형성한 후에, 언더필(402)의 일부는 양쪽 인접한 상호 연결 구조(300)의 측벽 상에 남아 있을 수 있다. 일부 경우에, 상호 연결 구조(300) 상에 남아 있는 언더필(402)의 존재는, 예를 들어, 물리적 손상 또는 환경으로부터 상호 연결 구조(300)를 보호하는 것을 도울 수 있다. 일부 경우에, 상호 연결 구조(300) 상에 남아 있는 언더필(402)을 남겨두면 박리 또는 뒤틀림의 기회가 감소될 수 있다. 나머지 언더필(402)은 각각의 측벽 상에 거의 동일한 두께를 가질 수 있거나 상이한 두께를 가질 수 있다. 일부 실시예들에서, 측벽 상에 남아 있는 언더필(402)은 약 0㎛와 약 200㎛ 사이의 두께를 가질 수 있다. 일부 실시예들에서, 폭(W1) 대 폭(W2)의 비는 약 0.1:1 내지 약 10:1일 수 있다. 도 19b에 도시된 바와 같이, 일부 실시예들에서, 제 2 트렌치를 형성한 후에, 언더필(402)의 일부는 인접한 상호 연결 구조(300) 중 단지 하나의 측벽 상에만 남아 있을 수 있다. 일부 실시예들에서, 측벽 상에 남아 있는 언더필(402)은 약 0㎛와 약 200㎛ 사이의 두께를 가질 수 있다. 일부 실시예들에서, 폭(W1) 대 폭(W2)의 비는 약 0.1:1 내지 약 10:1일 수 있다. 도 19c에 도시된 바와 같이, 일부 실시예들에서, 제 2 트렌치를 형성한 후에, 인접한 상호 연결 구조(300) 모두의 측벽에는 언더필(402)이 없을 수 있다. 일부 실시예들에서, 폭(W1) 대 폭(W2)의 비는 약 0.1:1 내지 약 10:1일 수 있다.
도 20a 내지 도 20c에서, 제 1 트렌치는 제 1 트렌치의 하부가 상호 연결 구조(300)의 상부 표면 아래에 있도록 깊이(H1)를 갖는다. 따라서, 패키지(400)는 단차가 상호 연결 구조(300) 내에 적어도 부분적으로 위치하는 계단형 프로파일을 갖는다. 계단형 프로파일의 단차는 상호 연결 구조(300) 내의 임의의 수직 위치에 위치할 수 있지만, 일부 실시예들에서 단차는 상호 연결 구조(300)의 최상부 유전체 층 내에 위치한다. 일부 실시예들에서, 제 1 트렌치(폭(W1)을 가짐)는 상호 연결 구조(300) 내로 100㎛ 내지 2000㎛ 연장된다. 일부 실시예들에서, 단차의 측 방향 거리는 약 0㎛와 약 200㎛ 사이이며, 이는 제 1 트렌치(폭(W1)을 가짐)와 제 2 트렌치(폭(W2)을 가짐)의 상대적 크기 및 상대 위치로부터 결정될 수 있다. 도 20a에 도시된 바와 같이, 일부 실시예들에서, 제 2 트렌치를 형성한 후에, 언더필(402)의 일부는 양쪽 인접한 상호 연결 구조(300)의 측벽 상에 남아 있을 수 있다. 나머지 언더필(402)은 각각의 측벽 상에서 거의 동일한 두께를 가질 수 있거나 상이한 두께를 가질 수 있다. 일부 실시예들에서, 측벽 상에 남아 있는 언더필(402)은 약 0㎛와 약 200㎛ 사이의 두께를 가질 수 있다. 일부 실시예들에서, 폭(W1) 대 폭(W2)의 비는 약 0.1:1 내지 약 10:1일 수 있다. 도 20b에 도시된 바와 같이, 일부 실시예들에서, 제 2 트렌치를 형성한 후에, 언더필(402)의 일부는 인접한 상호 연결 구조(300) 중 단지 하나의 측벽 상에만 남아 있을 수 있다. 일부 실시예들에서, 측벽 상에 남아 있는 언더필(402)은 약 0㎛와 약 200㎛ 사이의 두께를 가질 수 있다. 일부 실시예들에서, 폭(W1) 대 폭(W2)의 비는 약 0.1:1 내지 약 10:1일 수 있다. 도 20c에 도시된 바와 같이, 일부 실시예들에서, 제 2 트렌치를 형성한 후에, 인접한 상호 연결 구조(300) 모두의 측벽에는 언더필(402)이 없을 수 있다. 일부 실시예들에서, 폭(W1) 대 폭(W2)의 비는 약 0.1:1 내지 약 10:1일 수 있다.
본 명세서에 설명된 실시예들을 사용함으로써, 디바이스 패키지의 성능이 향상될 수 있고, 디바이스 패키지의 비용이 감소될 수 있으며, 디바이스 패키지의 신뢰성이 향상될 수 있다. 본 명세서에 설명된 실시예들의 다른 피처들이 이들 및 다른 이점을 달성하기 위해 결합될 수 있다. 일부 경우에, 재분배 구조에 디바이스 패키지의 전기적 라우팅을 더 많이 형성한다. 재분배 구조에 전기적 라우팅을 형성하기 위한 확립된 공정(예를 들어, 팬 아웃 공정)을 사용함으로써, 디바이스 패키지의 전기적 라우팅은 감소된 비용, 더 큰 효율 및/또는 향상된 신뢰성으로 형성될 수 있다. 본 명세서에 설명된 바와 같은 재분배 구조는, 예를 들어, 코어 기판 상에 빌드 업 공정으로부터 형성된 상호 연결 구조에 비해 보다 신뢰성 있고 향상된 전기적 성능을 가질 수 있다. 일부 경우에, 설명된 바와 같이 재분배 구조를 형성함으로써, 디바이스 패키지의 더 많은 제조가 단일 공정 흐름에서 수행될 수 있으며, 이는 제조 비용을 감소시키고 제조 효율을 향상시킬 수 있다. 일부 경우에, 둘 이상의 재분배 구조가 디바이스 패키지에 형성될 수 있다. 일부 경우에, 재분배 구조에 전기적 라우팅을 더 많이 형성하고 상호 연결 구조에 전기적 라우팅을 더 적게 형성함으로써, 뒤틀림 및 열 효과가 감소될 수 있다. 일부 경우에, 본 명세서에 설명된 기술은 약 70mm × 70mm보다 큰 치수를 갖는 디바이스 패키지(다른 치수를 갖는 디바이스 패키지에도 적용 가능함), 시스템 인 패키지 디바이스 또는 시스템 온 웨이퍼 디바이스와 같이 더 큰 크기를 갖는 디바이스 패키지의 비용을 감소시키고, 신뢰성을 향상시키며, 성능을 향상시키는 데 사용될 수 있다. 예를 들어, 설명된 바와 같은 상호 연결 구조의 사용은 디바이스 패키지에 안정성 및 강성을 제공할 수 있다.
일 실시예에서, 방법은 디바이스 구조를 형성하는 단계 - 디바이스 구조를 형성하는 단계는 반도체 디바이스 위에 전기적으로 연결된 제 1 재분배 구조를 형성하는 단계, 제 1 재분배 구조 및 반도체 디바이스를 둘러싸는 몰딩 재료를 형성하는 단계를 포함함 - , 몰딩 재료 및 제 1 재분배 구조 위에 제 2 재분배 구조를 형성하는 단계 - 제 2 재분배 구조는 제 1 재분배 구조에 전기적으로 연결됨 - , 제 2 재분배 구조에 상호 연결 구조를 부착하는 단계 - 상호 연결 구조는 코어 기판을 포함하고, 상호 연결 구조는 제 2 재분배 구조에 전기적으로 연결됨 - , 상호 연결 구조의 측벽 상에 그리고 제 2 재분배 구조와 상호 연결 구조 사이에 언더필 재료를 형성하는 단계를 포함한다. 일 실시예에서, 제 2 재분배 구조에 상호 연결 구조를 부착하는 단계는 제 2 재분배 구조 상에 다수의 솔더 범프를 형성하는 단계 및 다수의 솔더 범프 상에 상호 연결 구조를 배치하는 단계를 포함한다. 일 실시예에서, 제 2 재분배 구조를 형성하는 단계는 반도체 디바이스 위에 중합체 층을 성막하는 단계, 중합체 층에 개구를 패턴화하는 단계, 중합체 층 위에 패턴화된 마스크를 형성하는 단계, 패턴화된 마스크를 사용하여 중합체 층 위에 전도성 재료를 성막하는 단계를 포함한다. 일 실시예에서, 언더필 재료의 측벽 표면은 측 방향 단차를 갖는다. 일 실시예에서, 제 1 재분배 구조는 제 2 재분배 구조의 제 2 측 방향 폭보다 작은 제 1 측 방향 폭을 갖는다. 일 실시예에서, 제 2 재분배 구조는 상호 연결 구조의 제 3 측 방향 폭보다 큰 제 2 측 방향 폭을 갖는다. 일 실시예에서, 상기 방법은 상호 연결 구조의 측벽으로부터 언더필 재료를 제거하는 단계를 더 포함한다. 일 실시예에서, 코어 기판은 에폭시 몰딩 화합물을 포함한다. 일 실시예에서, 상기 방법은 상호 연결 구조를 형성하는 단계를 더 포함하고, 상호 연결 구조를 형성하는 단계는 코어 기판의 제 1 측면 위에 제 1 전도성 트레이스를 형성하는 단계, 코어 기판의 제 2 측면 위에 제 2 전도성 트레이스를 형성하는 단계 및 코어 기판을 통해 연장되는 다수의 관통 비아를 형성하는 단계를 포함하며, 관통 비아는 제 1 전도성 트레이스 및 제 2 전도성 트레이스에 전기적으로 연결된다.
일 실시예에서, 방법은 캐리어 기판 상에 다수의 반도체 디바이스를 배치하는 단계, 다수의 제 1 재분배 구조를 형성하는 단계 - 각각의 제 1 재분배 구조는 하나 이상의 각각의 반도체 디바이스 상에 형성됨 - , 다수의 반도체 디바이스 및 다수의 제 1 재분배 구조를 캡슐화제로 캡슐화하는 단계, 다수의 제 2 재분배 구조를 형성하는 단계 - 각각의 제 2 재분배 구조는 각각의 제 1 재분배 구조 상에 형성됨 - , 다수의 제 2 재분배 구조에 다수의 상호 연결 구조를 부착하는 단계 - 각각의 상호 연결 구조는 각각의 제 2 재분배 구조에 부착됨 - , 인접한 상호 연결 구조 사이에 언더필 재료를 성막하는 단계, 및 다수의 디바이스 패키지를 형성하기 위해 개별화 공정을 수행하는 단계 - 각각의 디바이스 패키지는 다수의 반도체 디바이스의 반도체 디바이스, 다수의 제 1 재분배 구조의 제 1 재분배 구조, 다수의 제 2 재분배 구조의 제 2 재분배 구조, 및 복수의 상호 연결 구조의 상호 연결 구조를 포함함 - 를 포함한다. 일 실시예에서, 개별화 공정을 수행하는 단계는 다수의 제 2 재분배 구조의 인접한 제 2 재분배 구조 사이에 연장되는 제 1 트렌치를 형성하는 단계 - 제 1 트렌치는 제 1 폭을 가짐 - , 및 제 1 트렌치 내에 제 2 트렌치를 형성하는 단계 - 제 2 트렌치는 제 1 폭보다 작은 제 2 폭을 가지며, 제 2 트렌치는 다수의 상호 연결 구조의 인접한 상호 연결 구조 사이에서 연장됨 - 를 포함한다. 일 실시예에서, 개별화 공정을 수행한 후에, 다수의 제 2 재분배 구조는 각각 제 1 측 방향 폭을 가지며, 다수의 상호 연결 구조는 각각 제 2 측 방향 폭을 가지며, 제 1 측 방향 폭은 제 2 측 방향 폭의 50 % 내지 150 % 이다. 일 실시예에서, 다수의 제 2 재분배 구조에 다수의 상호 연결 구조를 부착하는 단계는 열 압착 공정을 포함한다. 일 실시예에서, 다수의 제 2 재분배 구조의 제 2 재분배 구조 각각은 제 1 측 방향 폭을 가지며, 복수의 상호 연결 구조의 상호 연결 구조 각각은 제 2 측 방향 폭을 가지며, 제 1 측 방향 폭은 제 2 측 방향 폭보다 작다. 일 실시예에서, 개별화 공정을 수행한 후에, 각각의 상호 연결 구조는 제 2 재분배 구조의 측벽과 함께 평평한 측벽을 갖는다.
일 실시예에서, 패키지는 적어도 하나의 반도체 디바이스에 전기적으로 연결된 제 1 재분배 구조를 포함하는 디바이스 구조 - 제 1 재분배 구조 및 적어도 하나의 반도체 디바이스는 몰딩 재료에 의해 둘러싸임 - , 제 1 재분배 구조 및 디바이스 구조의 몰딩 재료 위로 연장되는 제 2 재분배 구조 - 제 2 재분배 구조는 디바이스 구조의 제 1 재분배 구조에 전기적으로 연결되고, 제 2 재분배 구조는 제 1 전도성 트레이스 및 제 1 유전체 층을 포함함 - , 제 2 재분배 구조에 전기적으로 연결된 상호 연결 구조 - 상호 연결 구조는 기판 위에 형성된 라우팅 구조를 포함하고, 라우팅 구조는 제 2 전도성 트레이스 및 제 2 유전체 층을 포함하고, 제 2 유전체 층의 재료는 제 1 유전체 층의 재료와는 상이함 - , 및 제 2 재분배 구조와 상호 연결 구조 사이에서 연장되는 언더필 재료를 포함한다. 일 실시예에서, 제 2 유전체 층의 재료의 열 팽창 계수(CTE)는 제 1 유전체 층의 재료의 CTE보다 크다. 일 실시예에서, 제 2 유전체 층의 재료는 아지노모토 빌드 업 필름(ABF)을 포함한다. 일 실시예에서, 언더필 재료는 상호 연결 구조의 측벽 위로 연장된다. 일 실시예에서, 제 1 다수의 전도성 트레이스는 제 2 다수의 전도성 트레이스보다 더 작은 라인 폭 거칠기(LWR)를 갖는다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한, 등가 구조물이 본 발명개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 발명개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.
<부기>
1. 방법에 있어서,
디바이스 구조를 형성하는 단계로서, 상기 디바이스 구조를 형성하는 단계는,
반도체 디바이스 위에 전기적으로 연결된 제 1 재분배(redistribution) 구조를 형성하는 단계; 및
상기 제 1 재분배 구조 및 상기 반도체 디바이스를 둘러싸는 몰딩 재료를 형성하는 단계
를 포함하는 것인, 상기 디바이스 구조를 형성하는 단계;
상기 몰딩 재료 및 상기 제 1 재분배 구조 위에 제 2 재분배 구조를 형성하는 단계 - 상기 제 2 재분배 구조는 상기 제 1 재분배 구조에 전기적으로 연결됨 - ;
상기 제 2 재분배 구조에 상호 연결 구조를 부착하는 단계 - 상기 상호 연결 구조는 코어 기판을 포함하고, 상기 상호 연결 구조는 상기 제 2 재분배 구조에 전기적으로 연결됨 - ; 및
상기 상호 연결 구조의 측벽 상에 그리고 상기 제 2 재분배 구조와 상기 상호 연결 구조 사이에 언더필 재료를 형성하는 단계
를 포함하는 방법.
2. 제 1 항에 있어서, 상기 제 2 재분배 구조에 상호 연결 구조를 부착하는 단계는,
상기 제 2 재분배 구조 상에 복수의 솔더 범프들을 형성하는 단계; 및
상기 복수의 솔더 범프들 상에 상기 상호 연결 구조를 배치하는 단계
를 포함하는 것인, 방법.
3. 제 1 항에 있어서, 상기 제 2 재분배 구조를 형성하는 단계는,
상기 반도체 디바이스 위에 중합체 층을 성막(deposit)하는 단계;
상기 중합체 층에 개구들을 패턴화하는 단계;
상기 중합체 층 위에 패턴화된 마스크를 형성하는 단계; 및
상기 패턴화된 마스크를 사용하여 상기 중합체 층 위에 전도성 재료를 성막하는 단계
를 포함하는 것인, 방법.
4. 제 1 항에 있어서, 상기 언더필 재료의 측벽 표면은 측 방향 단차를 갖는 것인, 방법.
5. 제 1 항에 있어서, 상기 제 1 재분배 구조는 상기 제 2 재분배 구조의 제 2 측 방향 폭보다 작은 제 1 측 방향 폭을 갖는 것인, 방법.
6. 제 1 항에 있어서, 상기 제 2 재분배 구조는 상기 상호 연결 구조의 제 3 측 방향 폭보다 큰 제 2 측 방향 폭을 갖는 것인, 방법.
7. 제 1 항에 있어서, 상기 상호 연결 구조의 측벽으로부터 상기 언더필 재료를 제거하는 단계를 더 포함하는 방법.
8. 제 1 항에 있어서, 상기 코어 기판은 에폭시 몰딩 화합물을 포함하는 것인, 방법.
9. 제 1 항에 있어서, 상기 상호 연결 구조를 형성하는 단계를 더 포함하고, 상기 상호 연결 구조를 형성하는 단계는,
상기 코어 기판의 제 1 측면 위에 제 1 복수의 전도성 트레이스들을 형성하는 단계;
상기 코어 기판의 제 2 측면 위에 제 2 복수의 전도성 트레이스들을 형성하는 단계; 및
상기 코어 기판을 통해 연장되는 복수의 관통 비아들을 형성하는 단계
를 포함하며, 상기 관통 비아들은 상기 제 1 복수의 전도성 트레이스들 및 상기 제 2 복수의 전도성 트레이스들에 전기적으로 연결되는 것인, 방법.
10. 방법에 있어서,
캐리어 기판 상에 복수의 반도체 디바이스들을 배치하는 단계;
복수의 제 1 재분배 구조들을 형성하는 단계 - 각각의 제 1 재분배 구조는 하나 이상의 각각의 반도체 디바이스 상에 형성됨 - ;
상기 복수의 반도체 디바이스 및 상기 복수의 제 1 재분배 구조들을 캡슐화제로 캡슐화하는 단계;
복수의 제 2 재분배 구조들을 형성하는 단계 - 각각의 제 2 재분배 구조는 각각의 제 1 재분배 구조 상에 형성됨 - ;
상기 복수의 제 2 재분배 구조들에 복수의 상호 연결 구조들을 부착하는 단계 - 각각의 상호 연결 구조는 각각의 제 2 재분배 구조에 부착됨 - ;
인접한 상호 연결 구조들 사이에 언더필 재료를 성막하는 단계; 및
복수의 디바이스 패키지들을 형성하기 위해 개별화(singulation) 공정을 수행하는 단계 - 각각의 디바이스 패키지는 상기 복수의 반도체 디바이스들 중의 반도체 디바이스, 상기 복수의 제 1 재분배 구조들 중의 제 1 재분배 구조, 상기 복수의 제 2 재분배 구조들 중의 제 2 재분배 구조, 및 상기 복수의 상호 연결 구조들 중의 상호 연결 구조를 포함함 -
를 포함하는 방법.
11. 제 10 항에 있어서, 상기 개별화 공정을 수행하는 단계는,
상기 복수의 제 2 재분배 구조들 중 인접한 제 2 재분배 구조들 사이에 연장되는 제 1 트렌치를 형성하는 단계 - 상기 제 1 트렌치는 제 1 폭을 가짐 - ; 및
상기 제 1 트렌치 내에 제 2 트렌치를 형성하는 단계 - 상기 제 2 트렌치는 상기 제 1 폭보다 작은 제 2 폭을 가지며, 상기 제 2 트렌치는 상기 복수의 상호 연결 구조들 중 인접한 상호 연결 구조들 사이에서 연장됨 -
를 포함하는 것인, 방법.
12. 제 10 항에 있어서, 상기 개별화 공정을 수행하는 단계 후에, 상기 복수의 제 2 재분배 구조들은 각각 제 1 측 방향 폭을 가지며, 상기 복수의 상호 연결 구조들은 각각 제 2 측 방향 폭을 가지며, 상기 제 1 측 방향 폭은 상기 제 2 측 방향 폭의 50 % 내지 150 % 인 것인, 방법.
13. 제 10 항에 있어서, 상기 복수의 제 2 재분배 구조들에 복수의 상호 연결 구조들을 부착하는 단계는 열 압착(thermocompressive) 공정을 포함하는 것인, 방법.
14. 제 10 항에 있어서, 상기 복수의 제 2 재분배 구조들 중 제 2 재분배 구조 각각은 제 1 측 방향 폭을 가지며, 상기 복수의 상호 연결 구조들 중 상호 연결 구조 각각은 제 2 측 방향 폭을 가지며, 상기 제 1 측 방향 폭은 상기 제 2 측 방향 폭보다 작은 것인, 방법.
15. 제 10 항에 있어서, 상기 개별화 공정을 수행하는 단계 후에, 각각의 상호 연결 구조는 상기 제 2 재분배 구조의 측벽들과 평평한 측벽들을 갖는 것인, 방법.
16. 패키지에 있어서,
적어도 하나의 반도체 디바이스에 전기적으로 연결된 제 1 재분배 구조를 포함하는 디바이스 구조 - 상기 제 1 재분배 구조 및 상기 적어도 하나의 반도체 디바이스는 몰딩 재료에 의해 둘러싸임 - ;
상기 제 1 재분배 구조 및 상기 디바이스 구조의 상기 몰딩 재료 위로 연장되는 제 2 재분배 구조 - 상기 제 2 재분배 구조는 상기 디바이스 구조의 상기 제 1 재분배 구조에 전기적으로 연결되고, 상기 제 2 재분배 구조는 제 1 복수의 전도성 트레이스들 및 제 1 복수의 유전체 층들을 포함함 - ;
상기 제 2 재분배 구조에 전기적으로 연결된 상호 연결 구조 - 상기 상호 연결 구조는 기판 위에 형성된 라우팅 구조를 포함하고, 상기 라우팅 구조는 제 2 복수의 전도성 트레이스들 및 제 2 복수의 유전체 층들을 포함하고, 상기 제 2 복수의 유전체 층들의 재료는 상기 제 1 복수의 유전체 층들의 재료와는 상이함 - ; 및
상기 제 2 재분배 구조와 상기 상호 연결 구조 사이에서 연장되는 언더필 재료
를 포함하는 패키지.
17. 제 16 항에 있어서, 상기 제 2 복수의 유전체 층들의 재료들의 열 팽창 계수(coefficient of thermal expansion; CTE)는 상기 제 1 복수의 유전체 층들의 재료의 CTE보다 큰 것인, 패키지.
18. 제 16 항에 있어서, 상기 제 2 복수의 유전체 층들의 재료는 아지노모토 빌드 업 필름(Ajinomoto build-up film; ABF)을 포함하는 것인, 패키지.
19. 제 16 항에 있어서, 상기 언더필 재료는 상기 상호 연결 구조의 측벽들 위로 연장되는 것인, 패키지.
20. 제 16 항에 있어서, 상기 제 1 복수의 전도성 트레이스들은 상기 제 2 복수의 전도성 트레이스들보다 더 작은 라인 폭 거칠기(line width roughness; LWR)를 갖는 것인, 패키지.

Claims (10)

  1. 방법에 있어서,
    디바이스 구조를 형성하는 단계로서, 상기 디바이스 구조를 형성하는 단계는,
    반도체 디바이스 위에 전기적으로 연결된 제 1 재분배(redistribution) 구조를 형성하는 단계; 및
    상기 제 1 재분배 구조 및 상기 반도체 디바이스를 둘러싸는 몰딩 재료를 형성하는 단계
    를 포함하는 것인, 상기 디바이스 구조를 형성하는 단계;
    상기 몰딩 재료 및 상기 제 1 재분배 구조 위에 제 2 재분배 구조를 형성하는 단계 - 상기 제 2 재분배 구조는 상기 제 1 재분배 구조에 전기적으로 연결됨 - ;
    상기 제 2 재분배 구조에 상호 연결 구조를 부착하는 단계 - 상기 상호 연결 구조는 코어 기판을 포함하고, 상기 상호 연결 구조는 상기 제 2 재분배 구조에 전기적으로 연결됨 - ; 및
    상기 상호 연결 구조의 측벽 상에 그리고 상기 제 2 재분배 구조와 상기 상호 연결 구조 사이에 언더필 재료를 형성하는 단계
    를 포함하는 방법.
  2. 제 1 항에 있어서, 상기 제 2 재분배 구조에 상호 연결 구조를 부착하는 단계는,
    상기 제 2 재분배 구조 상에 복수의 솔더 범프들을 형성하는 단계; 및
    상기 복수의 솔더 범프들 상에 상기 상호 연결 구조를 배치하는 단계
    를 포함하는 것인, 방법.
  3. 제 1 항에 있어서, 상기 제 2 재분배 구조를 형성하는 단계는,
    상기 반도체 디바이스 위에 중합체 층을 성막(deposit)하는 단계;
    상기 중합체 층에 개구들을 패턴화하는 단계;
    상기 중합체 층 위에 패턴화된 마스크를 형성하는 단계; 및
    상기 패턴화된 마스크를 사용하여 상기 중합체 층 위에 전도성 재료를 성막하는 단계
    를 포함하는 것인, 방법.
  4. 제 1 항에 있어서, 상기 언더필 재료의 측벽 표면은 측 방향 단차를 갖는 것인, 방법.
  5. 제 1 항에 있어서, 상기 제 1 재분배 구조는, 상기 제 2 재분배 구조의 제 2 측 방향 폭보다 작은 제 1 측 방향 폭을 갖는 것인, 방법.
  6. 제 1 항에 있어서, 상기 제 2 재분배 구조는 상기 상호 연결 구조의 제 3 측 방향 폭보다 큰 제 2 측 방향 폭을 갖는 것인, 방법.
  7. 제 1 항에 있어서, 상기 상호 연결 구조를 형성하는 단계를 더 포함하고, 상기 상호 연결 구조를 형성하는 단계는,
    상기 코어 기판의 제 1 측면 위에 제 1 복수의 전도성 트레이스들을 형성하는 단계;
    상기 코어 기판의 제 2 측면 위에 제 2 복수의 전도성 트레이스들을 형성하는 단계; 및
    상기 코어 기판을 통해 연장되는 복수의 관통 비아들을 형성하는 단계
    를 포함하며, 상기 관통 비아들은 상기 제 1 복수의 전도성 트레이스들 및 상기 제 2 복수의 전도성 트레이스들에 전기적으로 연결되는 것인, 방법.
  8. 방법에 있어서,
    캐리어 기판 상에 복수의 반도체 디바이스들을 배치하는 단계;
    복수의 제 1 재분배 구조들을 형성하는 단계 - 각각의 제 1 재분배 구조는 하나 이상의 각각의 반도체 디바이스 상에 형성됨 - ;
    상기 복수의 반도체 디바이스들 및 상기 복수의 제 1 재분배 구조들을 캡슐화제로 캡슐화하는 단계;
    복수의 제 2 재분배 구조들을 형성하는 단계 - 각각의 제 2 재분배 구조는 각각의 제 1 재분배 구조 상에 형성됨 - ;
    상기 복수의 제 2 재분배 구조들에 복수의 상호 연결 구조들을 부착하는 단계 - 각각의 상호 연결 구조는 각각의 제 2 재분배 구조에 부착됨 - ;
    인접한 상호 연결 구조들 사이에 언더필 재료를 성막하는 단계; 및
    복수의 디바이스 패키지들을 형성하기 위해 개별화(singulation) 공정을 수행하는 단계 - 각각의 디바이스 패키지는 상기 복수의 반도체 디바이스들 중의 반도체 디바이스, 상기 복수의 제 1 재분배 구조들 중의 제 1 재분배 구조, 상기 복수의 제 2 재분배 구조들 중의 제 2 재분배 구조, 및 상기 복수의 상호 연결 구조들 중의 상호 연결 구조를 포함함 -
    를 포함하는 방법.
  9. 제 8 항에 있어서, 상기 개별화 공정을 수행하는 단계는,
    상기 복수의 제 2 재분배 구조들 중 인접한 제 2 재분배 구조들 사이에 연장되는 제 1 트렌치를 형성하는 단계 - 상기 제 1 트렌치는 제 1 폭을 가짐 - ; 및
    상기 제 1 트렌치 내에 제 2 트렌치를 형성하는 단계 - 상기 제 2 트렌치는 상기 제 1 폭보다 작은 제 2 폭을 가지며, 상기 제 2 트렌치는 상기 복수의 상호 연결 구조들 중 인접한 상호 연결 구조들 사이에서 연장됨 -
    를 포함하는 것인, 방법.
  10. 패키지에 있어서,
    적어도 하나의 반도체 디바이스에 전기적으로 연결된 제 1 재분배 구조를 포함하는 디바이스 구조 - 상기 제 1 재분배 구조 및 상기 적어도 하나의 반도체 디바이스는 몰딩 재료에 의해 둘러싸임 - ;
    상기 제 1 재분배 구조 및 상기 디바이스 구조의 상기 몰딩 재료 위로 연장되는 제 2 재분배 구조 - 상기 제 2 재분배 구조는 상기 디바이스 구조의 상기 제 1 재분배 구조에 전기적으로 연결되고, 상기 제 2 재분배 구조는 제 1 복수의 전도성 트레이스들 및 제 1 복수의 유전체 층들을 포함함 - ;
    상기 제 2 재분배 구조에 전기적으로 연결된 상호 연결 구조 - 상기 상호 연결 구조는 기판 위에 형성된 라우팅(routing) 구조를 포함하고, 상기 라우팅 구조는 제 2 복수의 전도성 트레이스들 및 제 2 복수의 유전체 층들을 포함하고, 상기 제 2 복수의 유전체 층들의 재료는 상기 제 1 복수의 유전체 층들의 재료와는 상이함 - ; 및
    상기 제 2 재분배 구조와 상기 상호 연결 구조 사이에서 연장되는 언더필 재료
    를 포함하는 패키지.
KR1020190098707A 2018-08-30 2019-08-13 반도체 디바이스 및 제조 방법 KR102400764B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862725161P 2018-08-30 2018-08-30
US62/725,161 2018-08-30
US16/411,639 US11171090B2 (en) 2018-08-30 2019-05-14 Semiconductor device and method of manufacture
US16/411,639 2019-05-14

Publications (2)

Publication Number Publication Date
KR20200027419A true KR20200027419A (ko) 2020-03-12
KR102400764B1 KR102400764B1 (ko) 2022-05-25

Family

ID=69527022

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190098707A KR102400764B1 (ko) 2018-08-30 2019-08-13 반도체 디바이스 및 제조 방법

Country Status (2)

Country Link
KR (1) KR102400764B1 (ko)
DE (1) DE102019113476A1 (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210133106A (ko) * 2020-04-27 2021-11-05 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 패키지 및 방법
KR20210143649A (ko) * 2020-05-20 2021-11-29 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 제조 방법
KR20210148846A (ko) * 2020-05-29 2021-12-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 제조 방법
KR20220088271A (ko) * 2020-12-18 2022-06-27 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 패키지 및 방법
US11830746B2 (en) 2021-01-05 2023-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
US11894318B2 (en) 2020-05-29 2024-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
US11935761B2 (en) 2021-08-27 2024-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method of forming thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150030134A (ko) * 2013-09-11 2015-03-19 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 버퍼 층 내의 가이딩 트렌치를 갖는 집적 팬아웃 구조
US20170062383A1 (en) * 2015-08-31 2017-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package Structures and Methods of Making the Same
US20170338204A1 (en) * 2016-05-17 2017-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Device and Method for UBM/RDL Routing

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150030134A (ko) * 2013-09-11 2015-03-19 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 버퍼 층 내의 가이딩 트렌치를 갖는 집적 팬아웃 구조
US20170062383A1 (en) * 2015-08-31 2017-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package Structures and Methods of Making the Same
US20170338204A1 (en) * 2016-05-17 2017-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Device and Method for UBM/RDL Routing

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210133106A (ko) * 2020-04-27 2021-11-05 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 패키지 및 방법
US11594498B2 (en) 2020-04-27 2023-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method
US11955442B2 (en) 2020-04-27 2024-04-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method
KR20210143649A (ko) * 2020-05-20 2021-11-29 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 제조 방법
US11664350B2 (en) 2020-05-20 2023-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
KR20210148846A (ko) * 2020-05-29 2021-12-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 제조 방법
US11784140B2 (en) 2020-05-29 2023-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
US11894318B2 (en) 2020-05-29 2024-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
KR20220088271A (ko) * 2020-12-18 2022-06-27 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 패키지 및 방법
US11830746B2 (en) 2021-01-05 2023-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
KR20240004151A (ko) * 2021-01-05 2024-01-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 제조 방법
US11935761B2 (en) 2021-08-27 2024-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method of forming thereof

Also Published As

Publication number Publication date
KR102400764B1 (ko) 2022-05-25
DE102019113476A1 (de) 2020-03-05

Similar Documents

Publication Publication Date Title
TWI772674B (zh) 封裝體及其製造方法
KR102324012B1 (ko) 집적 회로 패키지 및 방법
KR102400764B1 (ko) 반도체 디바이스 및 제조 방법
CN109786266B (zh) 半导体封装件及其形成方法
CN107689333B (zh) 半导体封装件及其形成方法
CN111261530B (zh) 封装件及其形成方法
TWI727463B (zh) 封裝體及其形成方法
CN110660680B (zh) 半导体结构的形成方法
CN113140471A (zh) 封装件和半导体器件及其制造方法
KR20190055692A (ko) 반도체 패키지들 내의 금속화 패턴들 및 그 형성 방법들
CN113140516B (zh) 封装件及其形成方法
TWI727220B (zh) 形成半導體封裝體的方法
US11532582B2 (en) Semiconductor device package and method of manufacture
US11756945B2 (en) Semiconductor device package and methods of manufacture
US20230326850A1 (en) Semiconductor Device and Method of Manufacture
CN112864119A (zh) 集成电路封装件及其形成方法
US20220367211A1 (en) Semiconductor Device and Methods of Manufacture
US20220359427A1 (en) Semiconductor Device and Method of Manufacture
KR102379087B1 (ko) 반도체 디바이스 및 제조 방법
CN220873580U (zh) 封装件

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant