TWI772674B - 封裝體及其製造方法 - Google Patents

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TWI772674B
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吳俊毅
謝靜華
余振華
劉重希
王守怡
陳建勳
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台灣積體電路製造股份有限公司
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Abstract

一種方法包括形成裝置結構，所述方法包括：在半導體 裝置之上形成第一重佈線結構且第一重佈線結構電性連接至半導體裝置；形成環繞第一重佈線結構及半導體裝置的模製材料；在模製材料及第一重佈線結構之上形成第二重佈線結構，第二重佈線結構電性連接至第一重佈線結構；將內連線結構貼合至第二重佈線結構，內連線結構包括芯體基板，內連線結構電性連接至第二重佈線結構；在內連線結構的多個側壁上以及第二重佈線結構與內連線結構之間形成底部填充材料。

Description

封裝體及其製造方法
本發明實施例是有關於一種封裝體及其製造方法。
半導體行業藉由最小特徵大小(minimum feature size)的持續減小而不斷改善各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的積體密度，此使得更多組件能夠被整合於給定面積中，因此使得更多功能能夠被整合於給定面積中。具有高功能性的積體電路需要許多輸入/輸出(input/output)接墊。然而，在小型化為重要的應用中，可能需要小的封裝體。
積體扇出型(Integrated Fan Out，InFO)封裝技術正變得日漸流行，特別是當與晶片級封裝(Wafer Level Packaging，WLP)技術結合時，在晶片級封裝技術中積體電路被封裝於通常包括重佈線層(redistribution layer，RDL)或後鈍化內連線的封裝體中，所述重佈線層或後鈍化內連線用於對封裝體的接觸墊進行扇出型配線(fan-out wiring)，以使可以較積體電路的接觸墊大的節距來進行電性接觸。此種所得封裝結構以相對低的成本來提 供高功能密度以及提供高效能封裝體。
根據本發明的實施例，一種封裝體的製造方法，包括：形成裝置結構，形成所述裝置結構包括在半導體裝置之上形成第一重佈線結構且所述第一重佈線結構電性連接至所述半導體裝置，以及形成環繞所述第一重佈線結構及所述半導體裝置的模製材料；在所述模製材料及所述第一重佈線結構之上形成第二重佈線結構，所述第二重佈線結構電性連接至所述第一重佈線結構；將內連線結構貼合至所述第二重佈線結構，所述內連線結構包括芯體基板，所述內連線結構電性連接至所述第二重佈線結構；以及在所述內連線結構的多個側壁上以及所述第二重佈線結構與所述內連線結構之間形成底部填充材料。
根據本發明的實施例，一種封裝體的製造方法，包括：在載體基板上放置多個半導體裝置；形成多個第一重佈線結構，其中所述多個第一重佈線結構中的每一者形成於所述多個半導體裝置中的相應一者或多者上；用包封體包封所述多個半導體裝置及所述多個第一重佈線結構；形成多個第二重佈線結構，其中所述多個第二重佈線結構中的每一者形成於所述多個第一重佈線結構中的相應者上；將多個內連線結構貼合至所述多個第二重佈線結構，其中所述多個內連線結構中的每一者貼合至所述多個第二重佈線結構中的相應者；在所述多個內連線結構的相鄰者之間沈 積底部填充材料；以及執行單體化製程以形成多個裝置封裝體，其中所述多個裝置封裝體中的每一者包括所述多個半導體裝置中的一者、所述多個第一重佈線結構中的一者、所述多個第二重佈線結構中的一者及所述多個內連線結構中的一者。
根據本發明的實施例，一種封裝體，包括裝置結構、第二重佈線結構、內連線結構以及底部填充材料。裝置結構包括與至少一個半導體裝置電性連接的第一重佈線結構，其中所述第一重佈線結構及所述至少一個半導體裝置被模製材料環繞。第二重佈線結構在所述裝置結構的所述第一重佈線結構及所述模製材料之上延伸，其中所述第二重佈線結構電性連接至所述裝置結構的所述第一重佈線結構，其中所述第二重佈線結構包括多個第一導電跡線及多個第一介電層。內連線結構電性連接至所述第二重佈線結構，所述內連線結構包括形成於基板之上的佈線結構，其中所述佈線結構包括多個第二導電跡線及多個第二介電層，其中所述多個第二介電層的材料不同於所述多個第一介電層的材料。底部填充材料在所述第二重佈線結構與所述內連線結構之間延伸。
100:裝置結構
102、202:載體基板
104A、104B、104C:半導體裝置
106、206:包封體
108A、108B、108C、208A、208B-208G:絕緣層
109A、109B、109C、209A、209B-209G:重佈線層
110、210:重佈線結構
200:裝置結構
212、406:外部連接件
300:內連線結構
302:芯體基板
304:導電層
306:穿孔
307:介電材料
308、309、311A、311B、311C、315A、315B、315C:佈線層
310A、310B、310C、314A、314B、314C:介電層
312、316:佈線結構
400:封裝體
402:底部填充膠
404:保護層
408:載體結構
D1:間隙
D2、D3、D4:橫向寬度
H1、H2:深度
W1、W2:寬度
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1至圖4示出根據一些實施例的形成裝置結構的中間步驟的剖視圖。
圖5至圖8示出根據一些實施例的形成裝置結構的中間步驟的剖視圖。
圖9A至圖9C示出根據一些實施例的形成內連線結構的中間步驟的剖視圖。
圖10至圖15示出根據一些實施例的形成封裝體的中間步驟的剖視圖。
圖16至圖17示出根據一些實施例的封裝體的剖視圖。
圖18A至圖20C示出根據一些實施例的對封裝體進行單體化的中間步驟的剖視圖。
以下揭露提供用於實施本發明的不同特徵的許多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於……之下(beneath)」、「位於……下方(below)」、「下部的(lower)」、「位於……上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
在本揭露中，闡述裝置封裝體及形成裝置封裝體的各種態樣。裝置封裝體可例如為系統級封裝體(system-in-package)。在一些實施例中，可在一或多個半導體裝置之上形成第一重佈線結構，且接著在第一重佈線結構之上形成第二重佈線結構。重佈線結構可為例如扇出型結構。在芯體基板上形成內連線結構且接著將內連線結構貼合至第二重佈線結構。藉由在重佈線結構內而非在內連線結構內形成更多的佈線，裝置封裝體的電性效能可得到改善且裝置封裝體的總體製造成本可降低。內連線結構亦可對裝置封裝體提供剛性(rigidity)並減小翹曲(warping)或分層(delamination)的改變。
圖1至圖15示出根據一些實施例的形成封裝體400(參見圖15)的中間步驟的剖視圖。圖1至圖4示出根據一些實施例的形成裝置結構100(參見圖4)的中間步驟的剖視圖。圖5至圖8示出根據一些實施例的形成包括例如裝置結構100的裝置結構 200(參見圖8)的中間步驟的剖視圖。圖9A至圖9C示出根據一些實施例的形成內連線結構300的中間步驟的剖視圖。圖10至圖15示出根據一些實施例的形成封裝體400的中間步驟的剖視圖。
現參照圖1，圖1示出根據一些實施例的上面放置有一或多個半導體裝置(例如半導體裝置104A、半導體裝置104B及半導體裝置104C)的載體基板102。載體基板102可包含例如矽系材料(例如矽基板(例如，矽晶圓)、玻璃材料、氧化矽)或其他材料(例如氧化鋁)、類似材料或其組合。在一些實施例中，載體基板102可為面板結構，所述面板結構可為例如由合適的介電材料(例如玻璃材料、塑膠材料或有機材料)形成的支撐基板。面板結構可為例如矩形面板。載體基板102可為平面以順應裝置(例如半導體裝置104A至半導體裝置104C)的貼合。
在一些實施例中，可在載體基板102的頂表面上形成釋放層(未示出)以利於載體基板102的後續剝離。釋放層可由聚合物系材料形成，所述釋放層可與載體基板102一起自將在後續步驟中形成的上覆結構被移除。在一些實施例中，釋放層為受熱時會失去其黏合性質的環氧系熱釋放材料，例如光熱轉換(Light-to-Heat-Conversion，LTHC)釋放塗層。在其他實施例中，釋放層可為當暴露於紫外(ultra-violet，UV)光時會失去其黏合性質的紫外(UV)膠。釋放層可以液體形態被分配並被固化，或可為疊層至載體基板102上的疊層膜(laminate film)等。釋放層的頂表面可被整平且可具有高的共面程度。
使用合適的製程(例如拾取及放置製程(pick-and-place process))將半導體裝置104A至半導體裝置104C放置於載體基板102上。圖1所示半導體裝置104A至半導體裝置104C中的每一者可為設計用於預期目的的半導體裝置，例如記憶體晶粒(例如，動態隨機存取記憶體(dynamic random access memory，DRAM)晶粒、堆疊式記憶體(stacked memory)晶粒、高頻寬記憶體(high-bandwidth memory，HBM)晶粒等)、邏輯晶粒、中央處理單元(central processing unit，CPU)晶粒、系統晶片(system-on-a-chip，SoC)、類似晶粒或其組合。在實施例中，半導體裝置104A至半導體裝置104C按照特定功能所需包括位於半導體裝置104A至半導體裝置104C中的積體電路裝置，例如電晶體、電容器、電感器、電阻器、金屬化層、外部連接件等。在一些實施例中，半導體裝置104A至半導體裝置104C可包括多於一個同一類型的裝置或不同的裝置。圖1示出三個半導體裝置104A至半導體裝置104C，但在其他實施例中，可在載體基板102上放置一個、兩個或多於三個半導體裝置。
圖2示出根據一些實施例的使用包封體106包封半導體裝置104A至半導體裝置104C。可在模製裝置中執行所述包封或者可利用另一種技術來沈積包封體106。包封體106可為模製化合物，例如樹脂、聚醯亞胺(polyimide)、聚苯硫醚(polyphenylene sulfite，PPS)、聚醚醚酮(polyetheretherketone，PEEK)、聚醚碸(Polyethersulfone，PES)、另一種材料、類似材料或其組合。圖 2亦示出對包封體106進行薄化以暴露出半導體裝置104A至半導體裝置104C。所述薄化可暴露出半導體裝置104A至半導體裝置104C的多個接觸件。所述薄化可例如使用機械研磨(mechanical grinding)或化學機械研磨(chemical mechanical polishing，CMP)來執行。由此，半導體裝置104A至半導體裝置104C可具有平面表面，所述表面亦與包封體106成平面(planar)。在薄化之後，半導體裝置104A至半導體裝置104C可具有介於約25微米與約787微米之間的厚度。
轉到圖3，根據一些實施例，在半導體裝置104A至半導體裝置104C及包封體106之上形成第一重佈線結構110。所示第一重佈線結構110包括絕緣層108A、絕緣層108B及絕緣層108C且包括重佈線層109A、重佈線層109B及重佈線層109C。在其他實施例中，可在第一重佈線結構110中形成與本文中所述數目不同數目的絕緣層或重佈線層。在一些實施例中，可以與本文中闡述的製程不同的製程來形成第一重佈線結構110。在一些實施例中，第一重佈線結構110可為例如扇出型結構。在其他實施例中，省略第一重佈線結構110。
仍參照圖3，在半導體裝置104A至半導體裝置104C及包封體106之上形成絕緣層108A。絕緣層108A可由例如以下一或多種合適的介電材料製成：氧化物(例如，氧化矽)、氮化物(例如，氮化矽)、聚合物材料(例如，感光性聚合物材料)、聚醯亞胺材料、低介電常數(low-k)介電材料、另一種介電材料、類似 材料或其組合。絕緣層108A可藉由例如旋轉塗佈(spin-coating)、疊層、化學氣相沈積(chemical vapor deposition，CVD)、類似製程或其組合等製程形成。絕緣層108A可具有介於約1微米與約15微米之間(例如約5微米)的厚度，但可使用任何合適的厚度。可使用合適的微影遮罩(photolithographic mask)及蝕刻製程(etching process)向絕緣層108A中形成開口。舉例而言，可在絕緣層108A之上形成光阻並將所述光阻圖案化，且利用一或多個蝕刻製程(例如，濕式蝕刻製程或乾式蝕刻製程)來移除絕緣層108A的部分。在一些實施例中，絕緣層108A由感光性聚合物(例如聚苯並噁唑(polybenzoxazole，PBO)、聚醯亞胺、苯環丁烷(benzocyclobuten，BCB)等)形成，可使用微影遮罩及蝕刻製程在絕緣層108A中直接圖案化出開口。絕緣層108A中的多個開口可暴露出半導體裝置104A至半導體裝置104C的多個接觸件。
接著在絕緣層108A之上形成重佈線層109A。在實施例中，重佈線層109A可藉由以下方式形成：在開始時使用合適的形成製程(例如物理氣相沈積(physical vapor deposition，PVD)、CVD、濺鍍(sputtering)等)形成一或多個鈦層、銅層或鈦-銅合金層的晶種層(未示出)。晶種層形成於絕緣層108A之上以及半導體裝置104A至半導體裝置104C的被絕緣層108A中的多個開口暴露出的多個接觸件之上。接著可形成光阻(亦未示出)以覆蓋晶種層且接著將所述光阻圖案化以暴露出晶種層的位於隨後將形成重佈線層109A的位置的部分。一旦形成光阻並將光阻圖案 化，便可在晶種層上形成導電材料。導電材料可為例如銅、鈦、鎢、鋁、另一種金屬、類似材料或其組合等材料。導電材料可藉由沈積製程(例如電鍍或無電鍍覆等)形成。然而，儘管所論述的材料及方法適合形成導電材料，但該些僅為實例。作為另外一種選擇，可使用任何其他合適的材料或任何其他合適的形成製程(例如CVD或PVD)來形成重佈線層109A。一旦形成導電材料，便可藉由合適的移除製程(例如灰化(ashing)或化學剝除(chemical stripping))來移除光阻。另外，在移除光阻之後，可藉由例如合適的濕式蝕刻製程或乾式蝕刻製程來移除晶種層的被光阻覆蓋的部分，所述濕式蝕刻製程或乾式蝕刻製程可使用導電材料作為蝕刻遮罩。晶種層的剩餘部分及導電材料形成重佈線層109A。以此種方式，重佈線層109A可形成與半導體裝置104A至半導體裝置104C的電性連接。
在實施例中，在重佈線層109A及絕緣層108A之上形成絕緣層108B，絕緣層108B可以與絕緣層108A相似的製程以及用與絕緣層108A相似的材料形成。作為另外一種選擇，絕緣層108B可以與絕緣層108A不同的方式形成。絕緣層108B可被形成為具有介於約1微米與約15微米之間(例如約5微米)的厚度。接著可藉由移除絕緣層108B的部分來製作穿過絕緣層108B的開口以暴露出下伏重佈線層109A的至少一部分。所述開口使得能夠達成重佈線層109A與上覆重佈線層109B(以下進行進一步闡述)之間的接觸。所述開口可使用合適的微影遮罩及蝕刻製程形成， 例如以上針對絕緣層108A闡述的微影遮罩及蝕刻製程，但作為另外一種選擇，可使用任何合適的製程來暴露出重佈線層109A的部分。在一些實施例中，絕緣層108B由感光性聚合物形成，且可使用微影遮罩及蝕刻製程在絕緣層108B中直接圖案化出開口。
接著可形成重佈線層109B以在第一重佈線結構110內提供附加的佈線及電性連接。在實施例中，重佈線層109B可使用與重佈線層109A相似的材料及製程形成。舉例而言，可形成晶種層，在晶種層的頂部上放置光阻並以重佈線層109B的期望的圖案將所述光阻圖案化。接著可使用例如鍍覆製程在光阻的圖案化開口中形成導電材料。接著可將光阻移除並對晶種層進行蝕刻，進而形成重佈線層109B。
可在重佈線層109B及絕緣層108B之上形成絕緣層108C，絕緣層108C可以與絕緣層108A或絕緣層108B相似的製程以及用與絕緣層108A或絕緣層108B相似的材料形成。作為另外一種選擇，絕緣層108C可以與絕緣層108A或絕緣層108B不同的方式形成。絕緣層108C可被形成為具有介於約1微米與約15微米之間(例如約5微米)的厚度。接著可藉由移除絕緣層108C的部分來製作穿過絕緣層108C的開口以暴露出下伏重佈線層109B的至少一部分。所述開口使得能夠達成重佈線層109B與上覆重佈線層109C(以下進行進一步闡述)之間的接觸。所述開口可使用合適的微影遮罩及蝕刻製程形成，例如以上針對絕緣層108A或絕緣層108B闡述的微影遮罩及蝕刻製程，但作為另外一 種選擇，可使用任何合適的製程來暴露出重佈線層109B的部分。在一些實施例中，絕緣層108C由感光性聚合物形成，且可使用微影遮罩及蝕刻製程在絕緣層108C中直接圖案化出開口。
接著可形成重佈線層109C以在第一重佈線結構110內提供附加的佈線及電性連接。在實施例中，重佈線層109C可使用與重佈線層109A或重佈線層109B相似的材料及製程形成。舉例而言，可形成晶種層，在晶種層的頂部上放置光阻並以重佈線層109C的期望的圖案將所述光阻圖案化。接著可使用例如鍍覆製程在光阻的圖案化開口中形成導電材料。接著可將光阻移除並對晶種層進行蝕刻，進而形成重佈線層109C。在一些實施例中，重佈線層109C的被暴露出的部分可為用於後續電性連接(參見例如圖7)的接觸件。
圖4示出根據一些實施例的單體化及剝離以形成裝置結構100。在實施例中，可使用一或多個鋸片(saw blade)將所述結構單體化以將所述結構分成分立的部分，進而形成貼合至載體基板102的一或多個單體化裝置結構100。然而，亦可利用任何合適的單體化方法，包括雷射燒蝕(laser ablation)或者一或多個濕式蝕刻。可例如使用熱製程以改變設置於載體基板102上的釋放層的黏合性質來將載體基板102自裝置結構100剝離。在特定實施例中，利用能量源(例如紫外(UV)雷射、二氧化碳(CO2)雷射或紅外(infrared，IR)雷射)來照射並加熱釋放層直至釋放層失去其黏合性質中的至少一些黏合性質為止。一旦執行，載體基 板102及釋放層便可與裝置結構100實體分隔並自裝置結構100移除。在一些實施例中，裝置結構100具有介於約40微米與約1500微米之間的厚度，但可使用任何合適的厚度。在一些實施例中，裝置結構100具有介於約10毫米與約300毫米之間(例如約32毫米)的橫向寬度，但可使用任何合適的寬度。
在其他實施例中，裝置結構100藉由首先在載體基板102上形成重佈線結構來形成。所述重佈線結構可相似於針對圖3闡述的第一重佈線結構110，且可以相似的方式形成於載體基板102上。在形成重佈線結構之後，將一或多個半導體裝置貼合至重佈線結構並電性連接至重佈線結構。所述半導體裝置可相似於以上針對圖1闡述的半導體裝置104A至半導體裝置104C中的一或多者。所述半導體裝置可使用合適的製程(例如，拾取及放置製程)貼合至重佈線層且可藉由例如直接接合、焊料球或另一種合適的技術電性連接至重佈線層。接著可藉由包封體來包封半導體裝置，所述包封體可相似於以上針對圖2闡述的包封體106，且所述包封體可以相似的方式來施用。接著可將所述結構單體化以形成裝置結構100且將所述結構自載體基板102剝離，此可使用與以上針對圖4闡述的技術相似的技術來執行。
圖5至圖8示出根據一些實施例的形成裝置結構200(參見圖8)的中間步驟的剖視圖。現參照圖5，圖5示出根據一些實施例的上面放置有裝置結構100的載體基板202。載體基板202可包含例如矽系材料(例如矽基板(例如，矽晶圓)、玻璃材料、 氧化矽)或其他材料(例如氧化鋁)、類似材料或其組合。在一些實施例中，載體基板202可為由合適的材料形成的面板結構。載體基板202可為平面以順應裝置(例如裝置結構100或其他裝置)的貼合。在一些實施例中，可在載體基板202的頂表面上形成釋放層(未示出)以利於載體基板202的後續剝離。所述釋放層可相似於前面針對圖1闡述的釋放層，或可為不同類型的釋放層。釋放層的頂表面可被整平且可具有高的共面程度。
在一些實施例中，使用合適的製程(例如拾取及放置製程)將裝置結構100放置於載體基板202上。圖5示出放置於載體基板202上的單個裝置結構100，但在其他實施例中可在載體基板202上放置兩個或更多個裝置或者裝置結構。示例性裝置可包括其他半導體裝置、積體電路裝置、積體被動裝置、類似裝置或其組合。示例性裝置結構可包括與裝置結構100相似的裝置結構或與裝置結構100不同的裝置結構。在一些實施例中，所述裝置或裝置結構可包括多於一個同一類型的裝置或裝置結構。應理解，圖5至圖8所示裝置結構100為實例，且可將任何合適的裝置或裝置結構單個地或以組合的形式貼合至載體基板202，且所有此種配置被認為處於本揭露的範圍內。
圖6示出根據一些實施例的使用包封體206包封裝置結構100。可在模製裝置中執行所述包封或者可利用另一種技術沈積包封體206。包封體206可為與以上針對圖2闡述的包封體106相似的材料，或者可為不同的材料。圖6亦示出對包封體206進 行薄化以暴露出裝置結構100。所述薄化可暴露出裝置結構100的重佈線層109C的部分或其他可進行電性連接的導電區(例如，接觸件、接合接墊等)。所述薄化可例如使用機械研磨或化學機械研磨(CMP)來執行。由此，裝置結構100可具有平面表面，所述表面亦與包封體206成平面。
轉到圖7，根據一些實施例，在裝置結構100及包封體206之上形成第二重佈線結構210。所示第二重佈線結構210包括絕緣層208A至絕緣層208G(為清晰起見，僅標記絕緣層208A及絕緣層208G)且包括重佈線層209A至重佈線層209G(為清晰起見，僅標記重佈線層209A及重佈線層209G)。在其他實施例中，可在第二重佈線結構210中形成與本文中所述數目不同數目的絕緣層或重佈線層。舉例而言，在一些實施例中，第二重佈線結構210可包括介於約1個與約15個之間的絕緣層或重佈線層。
第二重佈線結構210可使用與以上針對圖3闡述的第一重佈線結構110相似的製程形成，或可使用不同的製程形成。在一些實施例中，在裝置結構100及包封體206之上形成絕緣層208A。絕緣層208A可由例如以下材料製成：聚合物材料或聚醯亞胺材料、與以上針對絕緣層108A(參見圖3)闡述的材料相似的材料、類似材料或其組合。絕緣層208A可藉由例如旋轉塗佈、疊層、CVD、類似製程或其組合等製程形成。絕緣層208A可具有介於約2微米與約50微米之間(例如約15微米)的厚度，但可使用任何合適的厚度。
可使用合適的微影遮罩及蝕刻製程向絕緣層208A中形成開口。舉例而言，可在絕緣層208A之上形成光阻並將所述光阻圖案化，且利用一或多個蝕刻製程(例如，濕式蝕刻製程或乾式蝕刻製程)來移除絕緣層208A的部分。在一些實施例中，絕緣層208A由感光性聚合物(例如PBO、聚醯亞胺、BCB等)形成，可使用微影遮罩及蝕刻製程在絕緣層208A中直接圖案化出開口。絕緣層208A中的開口可暴露出裝置結構100的第一重佈線結構110的部分以在隨後進行與第二重佈線結構210的電性連接。
接著在絕緣層208A之上形成重佈線層209A。在實施例中，重佈線層209A可藉由以下方式形成：在開始時使用合適的形成製程(例如PVD、CVD、濺鍍等)形成一或多個鈦層、銅層或鈦-銅合金層的晶種層(未示出)。晶種層形成於絕緣層208A之上以及裝置結構100的第一重佈線結構110的被絕緣層208A中的開口暴露出的部分之上。接著可形成光阻(亦未示出)以覆蓋晶種層且接著將所述光阻圖案化以暴露出晶種層的位於隨後將形成重佈線層209A的位置的部分。一旦形成光阻並將光阻圖案化，便可在晶種層上形成導電材料。導電材料可為例如銅、鈦、鎢、鋁、另一種金屬、類似材料或其組合等材料。導電材料可藉由沈積製程(例如電鍍或無電鍍覆等)形成。然而，儘管所論述的材料及方法適合形成導電材料，但該些僅為實例。作為另外一種選擇，可使用任何其他合適的材料或任何其他合適的形成製程(例如，CVD或PVD)來形成重佈線層209A。一旦形成導電材料，便可 藉由合適的移除製程(例如灰化或化學剝除)來移除光阻。另外，在移除光阻之後，可藉由例如合適的濕式蝕刻製程或乾式蝕刻製程來移除晶種層的被光阻覆蓋的部分，所述濕式蝕刻製程或乾式蝕刻製程可使用導電材料作為蝕刻遮罩。晶種層的剩餘部分及導電材料形成重佈線層209A。以此種方式，重佈線層209A可形成與裝置結構100的電性連接。
在一些實施例中，重佈線層209A可形成具有介於約1微米與約50微米之間的線寬(line width)的導電跡線。在一些實施例中，重佈線層209A可形成具有介於約1微米與約50微米之間的線間距(line space)的導電跡線。在一些實施例中，重佈線層209A可形成具有介於約Ra=0.01微米與約Ra=0.5微米之間的線寬粗糙度(line width roughness，LWR)的導電跡線。在一些實施例中，重佈線層209A可形成具有介於約1微米與約20微米之間的厚度的導電跡線。在一些實施例中，重佈線層209A可形成具有介於約2微米與約65微米之間的直徑的通孔。
接著可在重佈線層209A及絕緣層208A之上形成額外的絕緣層208B至絕緣層208G及重佈線層209B至重佈線層209G以在第二重佈線結構210內提供額外的佈線及電性連接。絕緣層208B至絕緣層208G及重佈線層209B至重佈線層209G可形成為交替的層，且可使用與用於絕緣層208A或重佈線層209A的製程及材料相似的製程及材料形成。舉例而言，可在重佈線層(例如，重佈線層209A)之上形成絕緣層(例如，絕緣層208B)，且接著 使用合適的微影遮罩及蝕刻製程製作穿過絕緣層的開口以暴露出下伏重佈線層的部分。可在絕緣層之上形成晶種層且在晶種層的部分上形成導電材料，進而形成上覆重佈線層(例如，重佈線層209B)。可重複進行該些步驟以形成具有合適的數目及配置的絕緣層及重佈線層的第二重佈線結構210。作為另外一種選擇，絕緣層208B至絕緣層208G或重佈線層209B至重佈線層209G可以與絕緣層208A或重佈線層209A不同的方式形成。絕緣層208B至絕緣層208G可被形成為各自具有介於約2微米與約50微米之間(例如約15微米)的厚度。以此種方式，第二重佈線結構210可被形成為與裝置結構100的第一重佈線結構110電性連接。在一些實施例中，第二重佈線結構210是扇出型結構且第一重佈線結構110亦是扇出型結構。在其他實施例中，第二重佈線結構210可以與本文中所述製程不同的製程形成。
轉到圖8，在第二重佈線結構210上形成外部連接件212。在一些實施例中，首先在重佈線結構210的最頂部重佈線層(例如，圖8中的重佈線層209G)的部分上形成凸塊下金屬結構(under-bump metallization structures，UBMs，未示出)。UBMs可例如包括三個導電材料層，例如鈦層、銅層及鎳層。然而，可使用適合形成UBMs的材料及層的其他排列方式，例如鉻/鉻銅合金/銅/金的排列方式、鈦/鈦鎢/銅的排列方式或銅/鎳/金的排列方式。任何合適的材料或材料層可用於UBMs且完全旨在包括於當前申請案的範圍內。UBMs可藉由在第二重佈線結構210之上形成 UBMs的每一層來產生。形成每一層可使用鍍覆製程(例如電鍍或無電鍍覆)來執行，但作為另外一種選擇，可視期望的材料而使用其他形成製程，例如濺鍍、蒸發(evaporation)或電漿增強型化學氣相沈積(plasma enhanced chemical vapor deposition，PECVD)製程。一旦形成期望的層，接著便可藉由合適的微影遮蔽及蝕刻製程移除所述層的部分以移除不期望的材料並使UBMs具有期望的形狀，例如圓形、八邊形、正方形或矩形形狀，但作為另外一種選擇，可形成任何期望的形狀。在一些實施例中，在最頂部重佈線層之上形成UBMs作為形成第二重佈線結構210的一部分，形成UBMs可包括使用用於形成最頂部重佈線層的相同的微影步驟。舉例而言，可在最頂部重佈線層之上沈積UBMs的層，且接著以同一製程移除最頂部重佈線層及UBMs的多餘的材料。
仍參照圖8，在第二重佈線結構210之上形成外部連接件212。若UBMs存在，則可在UBMs之上形成外部連接件212。外部連接件212可為例如接觸凸塊或焊料球，然而可利用任何合適的類型的連接件。在其中外部連接件212是接觸凸塊的實施例中，外部連接件212可包含例如錫等材料或例如銀、無鉛錫或銅等其他合適的材料。在其中外部連接件212是錫焊料凸塊的實施例中，外部連接件212可藉由以下方式形成：在開始時使用例如蒸發、電鍍、印刷、焊料轉移、植球(ball placement)等此種技術形成錫層。一旦在所述結構上形成錫層，便可執行回焊(reflow)以將所述材料塑形成外部連接件212期望的凸塊形狀。在一些實 施例中，外部連接件212可具有介於約2微米與約500微米之間的厚度。在一些實施例中，外部連接件212可具有介於約25微米與約1000微米之間的節距。以此種方式，可形成包括裝置結構100及第二重佈線結構210的裝置結構200。然而，在其他實施例中，裝置結構200可使用其他製程形成。在一些實施例中，不在裝置結構200上形成外部連接件212，以下針對圖10及圖11更詳細地闡述。
轉到圖9A至圖9C，圖9A至圖9C示出根據一些實施例的形成內連線結構300(參見圖9C)的中間步驟的剖視圖。內連線結構300貼合至裝置結構200(參見圖10至圖11)並提供附加的電性佈線。內連線結構300不具有主動裝置。在一些實施例中，內連線結構300可為例如中介物(interposor)或「半成品基板(semi-finished substrate)」。內連線結構300亦可為貼合的裝置結構200提供穩定性及剛性，且可減少貼合的裝置結構200的翹曲。圖9A示出根據一些實施例的芯體基板302的剖視圖，芯體基板302具有設置於相對的表面上的多個導電層304。在一些實施例中，芯體基板302可包含例如以下材料：味之素構成膜(Ajinomoto build-up film，ABF)、預浸漬複合纖維(預浸體(prepreg))材料、環氧樹脂、模製化合物、環氧模製化合物、玻璃纖維強化(fiberglass-reinforced)樹脂材料、印刷電路板(printed circuit board，PCB)材料、二氧化矽填料、聚合物材料、聚醯亞胺材料、紙、玻璃纖維、非織玻璃纖維布(non-woven glass fabric)、玻璃、 陶瓷、其他疊層、類似材料或其組合。在一些實施例中，芯體基板可為雙面敷銅疊層(copper-clad laminate，CCL)基板等。芯體基板302可具有介於約30微米與約2000微米之間(例如約800微米或約1200微米)的厚度。導電層304可為疊層或形成至芯體基板302的相對側上的一或多個銅層、鎳層、鋁層、其他導電材料層、類似材料層或其組合。在一些實施例中，導電層304可具有介於約1微米與約30微米之間的厚度。
參照圖9B，在芯體基板302中形成開口(未示出)，芯體基板302內形成有穿孔306(以下進行闡述)。在一些實施例中，所述開口藉由例如雷射鑽孔(laser drilling)技術形成。在其他實施例中亦可使用其他製程，例如，機械鑽孔、蝕刻等。在一些實施例中，在形成開口之後可執行選擇性的表面準備製程(surface preparation process)。表面準備製程可包括用一或多種清潔溶液對芯體基板302的被暴露出的表面及導電層304的被暴露出的表面進行清潔的製程。所述清潔溶液可包括硫酸(sulfuric acid)、鉻酸(chromic acid)、中和鹼性溶液(neutralizing alkaline solution)、沖洗液(water rinse)、類似溶液或其組合。在一些情形中，表面準備製程會移除或減少殘餘物、油、原生氧化物膜(native oxide film)等。在一些實施例中，可執行選擇性的除膠渣製程(desmear process)以對靠近開口的區進行清潔。可執行除膠渣製程及表面準備製程，或執行除膠渣製程而不執行表面準備製程。舉例而言，除膠渣製程可移除芯體基板302的殘餘材料。除膠渣製程可以以 下方式完成：機械方式(例如，用濕漿料(wet slurry)中的細磨料(fine abrasive)進行噴砂(blasting))、化學方式(例如，用有機溶劑的組合、過錳酸鹽(permanganate)等進行沖洗)或藉由機械及化學除膠渣的組合。在表面準備製程或除膠渣製程之後，可使用化學調節劑(chemical conditioner)來執行調節處理，化學調節劑有利於在後續無電鍍覆期間使用的活化劑的吸收。在一些實施例中，可在調節處理之後對導電層304進行微蝕刻(micro-etching)以使導電表面變粗糙，進而在導電層304與隨後沈積的佈線層308及佈線層309(以下進行闡述)的導電材料之間達成更好的接合。
仍參照圖9B，沈積導電材料以在芯體基板302的一側上形成佈線層308且在芯體基板302中的開口內形成穿孔306。在一些實施例中，佈線層308及穿孔306藉由首先在芯體基板302之上形成圖案化遮罩來形成。圖案化遮罩可為例如圖案化光阻層。圖案化遮罩中的開口會暴露出導電層304的隨後上面將形成導電材料的部分。圖案化遮罩中的開口亦可暴露出芯體基板302中的開口。接著可使用例如鍍覆製程、無電鍍覆製程或另一製程在導電層304的被暴露出的區上及芯體基板302中的開口內沈積導電材料。在一些實施例中，導電材料被沈積成具有介於約2微米與約50微米之間的厚度。在沈積導電材料之後，可使用濕式化學製程或乾式製程(例如，灰化製程)來移除圖案化遮罩層(例如，光阻)。可用圖案化遮罩層或使用單獨的蝕刻製程來移除導電 層304的被圖案化遮罩層覆蓋的部分。以此種方式，在芯體基板302的一側上會形成佈線層308。接著可對芯體基板302的相對的側執行相似的製程以在芯體基板302的相對的側上形成佈線層309(及/或穿孔306的其餘部分)。以此種方式，導電材料可在芯體基板302的相對側上形成佈線層308及佈線層309且形成延伸穿過芯體基板302的穿孔306。
在一些實施例中，在沿開口的側壁形成導電材料之後，接著可用介電材料307填充開口，如圖9B所示。介電材料307可為導電材料提供結構支撐及保護。在一些實施例中，介電材料307可為例如以下材料：模製材料、環氧樹脂、環氧模製化合物、樹脂、包含單體(monomer)或寡聚物(oligomer)的材料(例如丙烯酸酯化胺基甲酸酯(acrylated urethane)、橡膠改質的丙烯酸酯化環氧樹脂(rubber-modified acrylated epoxy resin)或多官能單體(multifunctional monomer))、類似材料或其組合。在一些實施例中，介電材料307可包括顏料或染料(例如，用於顏色)或改變流變性(rheology)、改善黏合力或影響介電材料307的其他性質的其他填料及添加劑。介電材料307可使用例如旋轉塗佈製程或另一製程形成。在一些實施例中，導電材料可完全填充穿孔306，從而省略介電材料307。
轉到圖9C，可在佈線層308及佈線層309之上形成介電層及額外的佈線層以形成佈線結構312及佈線結構316。佈線結構312及佈線結構316形成於芯體基板302的相對側上且可在內 連線結構300內提供附加的電性佈線。佈線結構312電性連接至佈線層308且包括交替的介電層310A至介電層310C及佈線層311A至佈線層311C。佈線結構316電性連接至佈線層309且包括交替的介電層314A至介電層314C及佈線層315A至佈線層315C。佈線結構312或佈線結構316中的每一者可具有任何合適數目的介電層或佈線層，包括多於或小於圖9C所示的數目。在一些實施例中，可省略佈線結構312或316中的一者或二者。在一些情形中，佈線結構312或佈線結構316中的佈線層的數目可藉由增加第一重佈線結構110及/或第二重佈線結構210中重佈線層的數目來減少。
在一些實施例中，佈線結構312藉由在佈線層308及芯體基板302之上形成介電層310A來形成。在一些實施例中，介電層310A可為例如以下材料：構成(build-up)材料、ABF、預浸體材料、疊層材料、與以上針對芯體基板302闡述的材料相似的另一種材料、類似材料或其組合。介電層310A可藉由疊層製程、塗佈製程或另一合適的製程形成。在一些實施例中，介電層310A可具有介於約2微米與約50微米之間的厚度。在一些實施例中，可在介電層310A之上形成導電層(未示出)，所述導電層可用作形成導電材料的晶種層(以下進行闡述)。導電層可為例如金屬箔(metal foil)(例如銅箔)或另一類型的材料(例如以上針對導電層304闡述的材料)。在介電層310A中形成暴露出佈線層308的部分以用於後續電性連接的開口(未示出)。在一些實施例中，所 述開口藉由例如雷射鑽孔技術形成。在其他實施例中亦可使用其他製程(例如，機械鑽孔、蝕刻等)。在一些實施例中，在形成開口之後可執行選擇性的表面準備製程(例如，除膠渣製程等)。
接著沈積導電材料以在介電層310A上及介電層310A中的開口內形成佈線層311A。在一些實施例中，佈線層311A藉由首先在介電層310A之上形成圖案化遮罩來形成。圖案化遮罩可為例如圖案化光阻層。圖案化遮罩中的開口可暴露出介電層310A(或者，若存在，則暴露出介電層310A上的導電層)的隨後上面將形成導電材料的部分。圖案化遮罩中的開口亦可暴露出介電層310A中的開口。接著可使用例如鍍覆製程、無電鍍覆製程或另一製程在介電層310A的被暴露出的區上及介電層310A中的開口內沈積導電材料。在一些實施例中，導電材料被沈積成具有介於約2微米與約50微米之間的厚度。在沈積導電材料之後，可使用濕式化學製程或乾式製程(例如，灰化製程)來移除圖案化遮罩層(例如，光阻)。以此種方式，在佈線層308之上形成附加的佈線層311A且附加的佈線層311A電性連接至佈線層308。
在一些實施例中，佈線層311A可形成具有介於約1微米與約50微米之間的線寬的導電跡線。在一些實施例中，佈線層311A可形成具有介於約1微米與約50微米之間的線間距的導電跡線。在一些實施例中，佈線層311A可形成具有介於約Ra=0.01微米與約Ra=0.5微米之間的線寬粗糙度(LWR)的導電跡線。在一些實施例中，佈線層311A可形成具有介於約1微米與約20微 米之間的厚度的導電跡線。在一些實施例中，佈線層311A可形成具有介於約2微米與約65微米之間的直徑的通孔。
接著可在佈線層311A及介電層310A之上形成附加的介電層310B至介電層310C及佈線層311B至佈線層311C以在佈線結構312內提供附加的佈線及電性連接。介電層310B至介電層310C及佈線層311B至佈線層311C可形成為交替的層，且可使用與用於介電層310A或佈線層311A的製程及材料相似的製程及材料形成。舉例而言，可在佈線層(例如，佈線層311A)之上形成介電層(例如，介電層310B)，且接著使用例如雷射鑽孔製程製作穿過介電層的開口以暴露出下伏佈線層的部分。可在介電層之上形成圖案化遮罩且接著可形成導電材料並移除圖案化遮罩，進而在介電層之上形成佈線層。可重複進行該些步驟以形成具有合適數目及配置的介電層及佈線層的佈線結構312。
在一些實施例中，可在佈線層309之上形成介電層314A至介電層314C及佈線層315A至佈線層315C以形成佈線結構316。佈線結構316可使用與以上闡述的佈線結構312的製程相似的製程形成。舉例而言，介電層314A至介電層314C可被形成為與佈線層315A至佈線層315C交替。可(例如，使用雷射鑽孔)形成介電層中的開口且在介電層之上沈積導電材料以形成佈線層。可重複進行該些步驟以形成具有合適數目及配置的介電層及佈線層的佈線結構316。佈線結構316可藉由穿孔306電性連接至佈線結構312。
在一些實施例中，在內連線結構300的佈線結構312佈線結構及316之上形成圖案化保護層(未示出)。所述保護層可為例如阻焊劑(solder resist)材料，且可被形成為保護佈線結構312或佈線結構316的表面。在一些實施例中，保護層可為藉由印刷、疊層、旋轉塗佈等形成的感光性材料。接著可將感光性材料暴露於光學圖案並對感光性材料進行顯影，進而在感光性材料中形成開口。在其他實施例中，保護層可藉由以下方式形成：沈積非感光性介電層(例如，氧化矽、氮化矽、類似材料或其組合)，使用合適的微影技術在介電層之上形成圖案化光阻遮罩，且接著使用合適的蝕刻製程(例如，濕式蝕刻或乾式蝕刻)使用圖案化光阻遮罩來對介電層進行蝕刻。可使用相同的技術在佈線結構312及佈線結構316之上形成保護層並將所述保護層圖案化。在一些實施例中，保護層可具有介於約10微米與約300微米之間的厚度。亦可使用其他製程及材料。
在一些實施例中，接著可對佈線結構312或316的最頂部佈線層的被暴露出的表面執行選擇性的可焊性處理(solderability treatment)。舉例而言，如圖9C所示，可對佈線層311C的被暴露出的表面以及對佈線層315C的被暴露出的表面執行可焊性處理。所述處理可包括無電鍍鎳鈀浸金技術(electroless nickel-electroless palladium-immersion gold technique，ENEPIG)製程、有機可焊性保護劑(organic solderability preservative，OSP)製程等。在一些實施例中，可在佈線結構312或佈線結構316中 的一者或者二者上形成外部連接件(未示出)(例如焊料凸塊)。所述外部連接件可例如相似於外部連接件212(參見圖8)或可相似於以下針對圖13闡述的外部連接件406。
圖10示出根據一些實施例的將多個內連線結構300放置成與裝置結構200電性連接。圖10示出在將多個裝置結構單體化之前，多個不同的內連線結構300將被接合至所述多個裝置結構200的實施例。在實施例中，使用例如拾取及放置製程將內連線結構300放置成與外部連接件212(位於裝置結構200上)實體接觸。可將內連線結構300放置成使得佈線結構的最頂部佈線層的被暴露出的區與對應的外部連接件212對準。舉例而言，佈線結構312的佈線層311C(參見圖9C)的區或佈線結構316(參見圖9C)的佈線層315C的區可被放置成與外部連接件212實體接觸。一旦實體接觸，便可利用回焊製程將裝置結構200的外部連接件212接合至內連線結構300。在一些實施例中，在內連線結構300上形成外部連接件，而不在裝置結構200上形成外部連接件212，或者，在內連線結構300上形成外部連接件以及在裝置結構200上形成外部連接件212。在一些實施例中，不在裝置結構200上形成外部連接件212，且內連線結構300使用直接接合技術(例如熱壓接合技術(thermocompression bonding technique))接合至裝置結構200。
在圖10所示的實施例中，示出單體化之前的裝置結構200。在其他實施例中，裝置結構200可在貼合內連線結構300之 前被單體化。如圖10所示，可將相鄰的內連線結構300放置成使得在所述相鄰的內連線結構300之間存在間隙D1。在一些實施例中，可對相鄰的裝置結構200的間隔進行控制，使得間隙D1是特定的距離或介於特定的距離範圍內。舉例而言，間隙D1可為介於約5微米與約2000微米之間的距離。在一些情形中，可對間隙D1距離進行控制以避免在放置期間相鄰的內連線結構300之間的碰撞(collision)。在一些情形中，可對間隙D1距離進行控制以利於以下參照圖12闡述的模製底部填充膠402的後續沈積。
圖11示出根據一些實施例的貼合至裝置結構200的內連線結構300。在一些實施例中，內連線結構300的底部介電層與裝置結構200的頂部絕緣層之間的垂直距離介於約10微米與約1000微米之間。在圖12中，沿內連線結構300的側壁以及在內連線結構300與裝置結構200之間的間隙中沈積底部填充膠402。底部填充膠402可例如為模製化合物、環氧樹脂、底部填充膠、模製底部填充膠(molding underfill，MUF)、樹脂等材料。底部填充膠402可保護外部連接件212且為裝置結構提供結構支撐。在一些實施例中，底部填充膠402可在沈積之後被固化。在一些實施例中，底部填充膠402可在沈積之後被薄化。所述薄化可例如使用機械研磨或CMP製程執行。在一些實施例中，可在佈線結構312之上沈積底部填充膠402，且所述薄化可暴露出佈線結構312的最頂部佈線層(例如，佈線層311C)。
在圖13中，在內連線結構300之上形成外部連接件406 且外部連接件406電性連接至內連線結構300。外部連接件406可形成於佈線結構312的最頂部佈線層(例如，佈線層311C)的被暴露出的部分上。在一些實施例中，在佈線結構312上形成UBMs，且在UBMs之上形成外部連接件406。在一些實施例中，首先在佈線結構312之上形成保護層404。若存在，則可在UBMs之上形成保護層404。保護層404可由以下一或多種合適的介電材料形成：例如聚苯並噁唑(PBO)、聚合物材料、聚醯亞胺材料、聚醯亞胺衍生物、氧化物、氮化物、類似材料或其組合。保護層404可藉由例如旋轉塗佈、疊層、CVD、類似製程或其組合等製程形成。保護層404可具有介於約0.5微米與約50微米(例如約20微米)之間的厚度，但可使用任何合適的厚度。
接著可在保護層404中形成開口以暴露出佈線結構312(若存在，則佈線結構312可包括UBMs)的部分。保護層404中的開口可利用合適的技術(例如雷射鑽孔或微影遮罩及蝕刻製程)形成。接著在佈線結構312的被暴露出的部分之上形成外部連接件406，且外部連接件406與佈線結構312進行電性連接。外部連接件406可例如為接觸凸塊或焊料球，但可利用任何合適類型的連接件。在其中外部連接件406是接觸凸塊的實施例中，外部連接件406可包含例如錫等材料或例如銀、無鉛錫或銅等其他合適的材料。在其中外部連接件406是錫焊料凸塊的實施例中，外部連接件406可藉由以下方式形成：在開始時使用例如蒸發、電鍍、印刷、焊料轉移、植球等此種技術形成錫層。一旦在所述 結構上形成錫層，便可執行回焊以將所述材料塑形成外部連接件406期望的凸塊形狀。在一些實施例中，外部連接件406可具有介於約2微米與約1000微米之間的厚度。在一些實施例中，外部連接件406可具有介於約250微米與約1250微米之間的節距。在一些實施例中，外部連接件406可相似於以上針對圖8闡述的外部連接件212。
圖14示出對載體基板202進行剝離以及將所得結構貼合至載體結構408。載體結構408可為例如條帶(tape)、框架、環或另一合適的結構。一旦所述結構貼合至載體結構408，便可將載體基板202自所述結構剝離。根據其中存在釋放層的一些實施例，所述剝離可包括對釋放層投射光(例如雷射光或UV光)，以使釋放層在由光產生的熱量下分解且載體基板202自所述結構移除。
圖15示出根據一些實施例的單體化及剝離以形成封裝體400。在實施例中，可使用一或多個鋸片將所述結構單體化，所述一或多個鋸片將所述結構分成分立的部分，進而形成貼合至載體結構408的一或多個單體化封裝體400。然而，亦可利用任何合適的單體化方法，包括雷射燒蝕或者一或多個濕式蝕刻。在單體化之後，可將封裝體400自載體結構408移除。在一些實施例中，封裝體400可具有介於約30毫米乘30毫米與約200毫米乘200毫米之間(例如約100毫米乘100毫米)的橫向尺寸，但封裝體400可具有不同於該些尺寸的其他尺寸。在一些實施例中，封裝體 400可具有介於約500微米與約5000微米之間的垂直厚度。
形成如本文中所闡述的包括貼合至裝置結構200的內連線結構300的封裝體400可達成優點。舉例而言，具有更大的橫向尺寸的結構可能更易於翹曲或分層。如本文中所闡述的內連線結構300可為相對剛性的且因此可為裝置結構200提供結構支撐，進而減少裝置結構200的翹曲。
在一些情形中，重佈線結構110及重佈線結構210可利用較佈線結構312及316更穩健且更可靠的技術形成。舉例而言，重佈線結構110及重佈線結構210可使用扇出型製程形成(例如，在半導體製作工廠中)，而佈線結構312及佈線結構316可使用積層製程(build-up process)形成。藉由使用更穩健的製程，重佈線結構110及重佈線結構210可具有較佈線結構312及佈線結構316高的良率。在一些情形中，相較於在佈線結構312及佈線結構316中形成佈線層的製程，形成重佈線結構110及重佈線結構210的製程可形成具有更小的尺寸且具有更小的線寬粗糙度的重佈線層。因此，相對於佈線結構312及佈線結構316，重佈線結構110及重佈線結構210可具有改善的電性效能，特別是在高頻率操作的情形中。
在一些情形中，藉由形成重佈線結構110及重佈線結構210作為裝置結構200的一部分，內連線結構的佈線結構312或佈線結構316可被形成為具有更少的層。藉由在重佈線結構110或重佈線結構210內形成封裝體400的更多電性佈線以及在佈線結 構312或佈線結構316內形成更少電性佈線，封裝體400的總體電性效能可得到改善，如上所述。重佈線結構110及重佈線結構210可具有較佈線結構312及佈線結構316的單個層薄的單個層，此可減小封裝體400的總體大小。另外，封裝體400的總體製造成本可藉由在重佈線結構110或重佈線結構210內形成更多的層而降低。
在一些情形中，封裝體或裝置的具有大的熱膨脹係數(coefficient of thermal expansion，CTE)差異的材料可在較高的溫度操作下造成分層、短路或其他故障。在一些情形中，重佈線結構110或重佈線結構210可包含的材料所具有的CTE與內連線結構300的材料的CTE相較而言更接近半導體裝置104A至半導體裝置104C(或封裝體400中的其他材料)的CTE。舉例而言，重佈線結構110或重佈線結構210的絕緣層的CTE可小於佈線結構312或佈線結構316的介電層的CTE。因此，藉由在裝置結構200中形成更多電性佈線且在內連線結構300中形成更少電性佈線，封裝體400的可靠性可得到改善，特別是在較高溫度操作下。
仍參照圖15，所示封裝體400包括裝置結構200及內連線結構300，其中裝置結構200的橫向尺寸大於內連線結構300。舉例而言，裝置結構200的橫向寬度D2可大於內連線結構300的橫向寬度D3。由於裝置結構200寬於內連線結構300，因此在單體化之後底部填充膠402的部分可保留於內連線結構300的一或多個側壁上。在一些實施例中，底部填充膠402可具有與裝置結 構200的側壁成平面的一或多個側壁。在一些實施例中，橫向寬度D3可介於橫向寬度D2的約50%與約100%之間。在一些實施例中，橫向寬度D2可介於約30毫米與約200毫米之間。在一些實施例中，橫向寬度D3可介於約30毫米與約200毫米之間。
轉到圖16，圖16示出根據一些實施例的包括裝置結構200的封裝體400，裝置結構200的尺寸與內連線結構300大約相同。舉例而言，裝置結構200的橫向寬度D2與內連線結構300的橫向寬度D3可大約相同。由於裝置結構200與內連線結構300的大小大約相同，因此在單體化之後內連線結構300的一或多個側壁可不含底部填充膠402。在一些實施例中，內連線結構300可具有與裝置結構200的側壁成平面的一或多個側壁。位於裝置結構200與內連線結構300之間的底部填充膠402亦可具有與裝置結構200及內連線結構300的側壁成平面的側壁。可例如在單體化期間使用鋸來形成具有平面側壁的封裝體400，所述鋸切穿裝置結構200的邊緣區、內連線結構300的邊緣區及底部填充膠402的邊緣區。
轉到圖17，根據一些實施例，所示封裝體400包括裝置結構200及內連線結構300，其中裝置結構200的橫向尺寸小於內連線結構300。舉例而言，裝置結構200的橫向寬度D2可小於內連線結構300的橫向寬度D3。由於內連線結構300寬於裝置結構200，因此可執行兩部分式(two-part)單體化製程(以下在圖18A至圖18C中更詳細地闡述)，使得在單體化之後，封裝體400在裝 置結構200附近具有橫向寬度D2且在內連線結構300附近具有橫向寬度D4。橫向寬度D2可小於橫向寬度D4，進而形成如圖17所示的台階式(stepped)輪廓。由於兩部分式單體化製程，在單體化之後底部填充膠402的部分可保留於內連線結構300的一或多個側壁上。在一些實施例中，保留的底部填充膠402可具有與裝置結構200的側壁成平面的部分。在一些實施例中，橫向寬度D3可介於橫向寬度D2的約100%與約150%之間。在一些實施例中，橫向寬度D4可介於橫向寬度D2的約100%與約150%之間。在一些實施例中，保留於內連線結構300的側壁上的底部填充膠402可具有介於約1微米與約250微米之間的厚度。在一些實施例中，內連線結構300在單體化之後可不含底部填充膠402，使得橫向寬度D3與橫向寬度D4相同。在一些情形中，使用兩部分式單體化製程使得裝置結構200能夠具有更小的尺寸，此可減少翹曲或熱效應。
圖18A至圖18C示出根據一些實施例的兩部分式單體化製程的中間步驟。圖18A示出單體化之前的封裝體400，與以上闡述的圖14相似。在圖18B中，執行兩部分式單體化製程中的第一步驟，其中在相鄰的封裝體400之間的區中對所述結構進行第一鋸切。此第一鋸切可向所述結構中鋸切出具有深度H1的第一溝槽，在一些實施例中深度H1可為介於約100微米與約2000微米之間的深度。深度H1可大於裝置結構200的厚度。在一些實施例中，第一溝槽的底部可位於裝置結構200的底表面與內連線結構 300的頂表面之間的垂直位置處(參見圖19A至圖19C)，第一溝槽的底部可位於底部填充膠402內。在一些實施例中，第一溝槽的底部可位於低於內連線結構300的頂表面的垂直位置處(參見圖20A至圖20C)。在一些實施例中第一溝槽可具有介於約5微米與約200微米之間的寬度W1。在一些實施例中，寬度W1大於相鄰的內連線結構之間的分隔距離(即，圖10所示距離(間隙D1))。深度H1或寬度W1可基於裝置結構200的垂直尺寸及橫向尺寸來確定。
在圖18C中，執行兩部分式單體化製程中的第二步驟，其中對所述結構進行進一步鋸切以將相鄰的封裝體400完全單體化。此第二鋸切可向第一溝槽中鋸切出具有深度H2的第二溝槽。深度H2等於第一溝槽的底部與封裝體400的底表面之間的距離，在一些實施例中，深度H2可為介於約100微米與約2000微米之間的深度。深度H2可大於、小於或大約相同於內連線結構300的厚度。在一些實施例中，第二溝槽可具有介於約5微米與約200微米之間的寬度W2，寬度W2可小於第一溝槽的寬度W1。在一些實施例中，寬度W2可介於寬度W1的約1%與約100%之間。在一些實施例中，寬度W2小於或大約等於相鄰的內連線結構之間的分隔距離(即，圖10所示距離(間隙D1))。深度H2或寬度W2可基於內連線結構300的垂直尺寸、橫向尺寸或分隔距離來確定。第二溝槽的中心軸可與第一溝槽的中心軸對準，但在其他實施例中第一溝槽的中心軸與第二溝槽的中心軸可彼此偏移。
圖19A至圖19C及圖20A至圖20C示出根據一些實施例的在執行兩部分式單體化製程之後相鄰的封裝體400的部分。在圖19A至圖19C中，第一溝槽具有深度H1，使得第一溝槽的底部位於底部填充膠402內。因此，封裝體400具有台階式輪廓，其中台階位於裝置結構200的底部的下方及內連線結構300的上方。台階式輪廓的台階可位於裝置結構200與內連線結構300之間的任何垂直位置處。在一些實施例中，台階的橫向距離介於約0微米與約200微米之間，台階的橫向距離可依據第一溝槽(具有寬度W1)及第二溝槽(具有寬度W2)的相對大小及相對位置來確定。如圖19A所示，在一些實施例中，在形成第二溝槽之後，底部填充膠402的部分可保留於相鄰的內連線結構300二者的側壁上。在一些情形中，存在保留於內連線結構300上的底部填充膠402可幫助保護內連線結構300免受例如物理損壞或環境的影響。在一些情形中，使底部填充膠402保留於內連線結構300上可減小分層或翹曲的機率。保留的底部填充膠402在每一側壁上可具有大約相同的厚度或可具有不同的厚度。在一些實施例中，保留在側壁上的底部填充膠402可具有介於約0微米與約200微米之間的厚度。在一些實施例中，寬度W1對寬度W2的比率可介於約0.1：1與約10：1之間。如圖19B所示，在一些實施例中，在形成第二溝槽之後，底部填充膠402的部分可僅保留於相鄰的內連線結構300中的一者的側壁上。在一些實施例中，保留在側壁上的底部填充膠402可具有介於約0微米與約200微米之間的厚 度。在一些實施例中，寬度W1對寬度W2的比率可介於約0.1：1與約10：1之間。如圖19C所示，在一些實施例中，在形成第二溝槽之後，相鄰的內連線結構300二者的側壁皆可不具有底部填充膠402。在一些實施例中，寬度W1對寬度W2的比率可介於約0.1：1與約10：1之間。
在圖20A至圖20C中，第一溝槽具有深度H1，使得第一溝槽的底部位於內連線結構300的頂表面下方。因此，封裝體400具有台階式輪廓，其中台階至少部分地位於內連線結構300內。台階式輪廓的台階可位於內連線結構300內的任何垂直位置處，但在一些實施例中，台階位於內連線結構300的最頂部介電層內。在一些實施例中，第一溝槽(具有寬度W1)向內連線結構300中延伸100微米與約2000微米之間。在一些實施例中，台階的橫向距離介於約0微米與約200微米之間，台階的橫向距離可依據第一溝槽(具有寬度W1)及第二溝槽(具有寬度W2)的相對大小及相對位置來確定。如圖20A所示，在一些實施例中，在形成第二溝槽之後，底部填充膠402的部分可保留於相鄰的內連線結構300二者的側壁上。保留的底部填充膠402在每一側壁上可具有大約相同的厚度或可具有不同的厚度。在一些實施例中，保留在側壁上的底部填充膠402可具有介於約0微米與約200微米之間的厚度。在一些實施例中，寬度W1對寬度W2的比率可介於約0.1：1與約10：1之間。如圖20B所示，在一些實施例中，在形成第二溝槽之後，底部填充膠402的部分可僅保留於相鄰的內 連線結構300中的一者的側壁上。在一些實施例中，保留在側壁上的底部填充膠402可具有介於約0微米與約200微米之間的厚度。在一些實施例中，寬度W1對寬度W2的比率可介於約0.1：1與約10：1之間。如圖20C所示，在一些實施例中，在形成第二溝槽之後，相鄰的內連線結構300二者的側壁皆可不具有底部填充膠402。在一些實施例中，寬度W1對寬度W2的比率可介於約0.1：1與約10：1之間。
藉由利用本文中所闡述的實施例，裝置封裝體的效能可得到改善，裝置封裝體的成本可減少，且裝置封裝體的可靠性可得到改善。本文中所闡述的實施例的不同特徵可進行組合以達成該些或其他益處。在一些情形中，藉由在重佈線結構中形成裝置封裝體的更多電性佈線。藉由使用所構建的在重佈線結構中形成電性佈線的製程(例如，扇出型製程)，裝置封裝體的電性佈線可形成有降低的成本、更高的效率及/或改善的可靠性。相對於藉由例如積層製程形成於芯體基板上的內連線結構而言，本文中所闡述的重佈線結構可更可靠且具有改善的電性效能。在一些情形中，藉由形成所闡述的重佈線結構，裝置封裝體的更多製造可以單個製程流程執行，此可降低製造成本並提高製造效率。在一些情形中，可在裝置封裝體中形成多於一個重佈線結構。在一些情形中，可藉由在重佈線結構中形成更多電性佈線且在內連線結構中形成更少電性佈線來減少翹曲及熱效應。在一些情形中，本文中所闡述的技術可用於降低成本、改善可靠性及改善具有較大大 小的裝置封裝體(例如具有大於約70毫米乘70毫米的尺寸的裝置封裝體(但亦適用於具有其他尺寸的裝置封裝體)、系統級封裝裝置或系統晶片裝置)的效能。舉例而言，使用所闡述的內連線結構可為裝置封裝體提供穩定性及剛性。
在實施例中，一種方法包括：形成裝置結構，形成所述裝置結構包括：在半導體裝置之上形成第一重佈線結構且所述第一重佈線結構電性連接至所述半導體裝置；形成環繞所述第一重佈線結構及所述半導體裝置的模製材料；在所述模製材料及所述第一重佈線結構之上形成第二重佈線結構，所述第二重佈線結構電性連接至所述第一重佈線結構；將內連線結構貼合至所述第二重佈線結構，所述內連線結構包括芯體基板，所述內連線結構電性連接至所述第二重佈線結構；在所述內連線結構的多個側壁上以及所述第二重佈線結構與所述內連線結構之間形成底部填充材料。在實施例中，將所述內連線結構貼合至所述第二重佈線結構包括在所述第二重佈線結構上形成多個焊料凸塊以及將所述內連線結構放置於所述多個焊料凸塊上。在實施例中，形成所述第二重佈線結構包括：在所述半導體裝置之上沈積聚合物層；在所述聚合物層中圖案化出多個開口；在所述聚合物層之上形成圖案化遮罩；使用所述圖案化遮罩在所述聚合物層之上沈積導電材料。在實施例中，所述底部填充材料的側壁表面具有橫向台階。在實施例中，所述第一重佈線結構的第一橫向寬度小於所述第二重佈線結構的第二橫向寬度。在實施例中，所述第二重佈線結構的第 二橫向寬度大於所述內連線結構的第三橫向寬度。在實施例中，所述方法更包括將所述底部填充材料自所述內連線結構的側壁移除。在實施例中，所述芯體基板包含環氧模製化合物。在實施例中，所述方法更包括形成所述內連線結構，其中形成所述內連線結構包括：在芯體基板的第一側之上形成多個第一導電跡線；在所述芯體基板的第二側之上形成多個第二導電跡線；以及形成延伸穿過所述芯體基板的多個穿孔，所述穿孔電性連接至所述多個第一導電跡線且電性連接至所述多個第二導電跡線。
在實施例中，一種方法包括：在載體基板上放置多個半導體裝置；形成多個第一重佈線結構，其中所述多個第一重佈線結構中的每一者形成於所述多個半導體裝置中的相應一者或多者上；用包封體包封所述多個半導體裝置及所述多個第一重佈線結構；形成多個第二重佈線結構，其中所述多個第二重佈線結構中的每一者形成於所述多個第一重佈線結構中的相應者上；將多個內連線結構貼合至所述多個第二重佈線結構，其中所述多個內連線結構中的每一者貼合至所述多個第二重佈線結構中的相應者；在所述多個內連線結構的相鄰者之間沈積底部填充材料；以及執行單體化製程以形成多個裝置封裝體，其中所述多個裝置封裝體中的每一者包括所述多個半導體裝置中的一者、所述多個第一重佈線結構中的一者、所述多個第二重佈線結構中的一者及所述多個內連線結構中的一者。在實施例中，執行所述單體化製程包括：形成在所述多個第二重佈線結構中的相鄰者之間延伸的第一溝 槽，所述第一溝槽具有第一寬度；以及在所述第一溝槽內形成第二溝槽，所述第二溝槽具有較所述第一寬度小的第二寬度，所述第二溝槽在所述多個內連線結構中的相鄰者之間延伸。在實施例中，在執行所述單體化製程之後，所述多個第二重佈線結構各自具有第一橫向寬度且所述多個內連線結構各自具有第二橫向寬度，其中所述第一橫向寬度介於所述第二橫向寬度的50%與150%之間。在實施例中，將多個內連線結構貼合至所述多個第二重佈線結構包括熱壓製程。在實施例中，所述多個第二重佈線結構中的每一者具有第一橫向寬度且所述多個內連線結構中的每一者具有第二橫向寬度，其中所述第一橫向寬度小於所述第二橫向寬度。在實施例中，在執行所述單體化製程之後，每一內連線結構具有與所述第二重佈線結構的多個側壁成平面的多個側壁。
在實施例中，一種封裝體包括：裝置結構，包括與至少一個半導體裝置電性連接的第一重佈線結構，其中所述第一重佈線結構及所述至少一個半導體裝置被模製材料環繞；第二重佈線結構，在所述裝置結構的所述第一重佈線結構及第一模製材料之上延伸，其中所述第二重佈線結構電性連接至所述裝置結構的所述第一重佈線結構，其中所述第二重佈線結構包括多個第一導電跡線及多個第一介電層；內連線結構，電性連接至所述第二重佈線結構，所述內連線結構包括形成於基板之上的佈線結構，其中所述佈線結構包括多個第二導電跡線及多個第二介電層，其中所述多個第二介電層的材料不同於所述多個第一介電層的材料；以 及底部填充材料，在所述第二重佈線結構與所述內連線結構之間延伸。在實施例中，所述多個第二介電層的所述材料的熱膨脹係數(CTE)大於所述多個第一介電層的所述材料的CTE。在實施例中，所述多個第二介電層的所述材料包括味之素構成膜(ABF)。在實施例中，所述底部填充材料在所述內連線結構的多個側壁之上延伸。在實施例中，所述多個第一導電跡線具有較所述多個第二導電跡線小的線寬粗糙度(LWR)。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替及變更。
100:裝置結構
202:載體基板
210:重佈線結構
200:裝置結構
212:外部連接件
300:內連線結構
311C:佈線層
312、316:佈線結構
402:底部填充膠

Claims (12)

  1. 一種封裝體的製造方法，包括：形成裝置結構，形成所述裝置結構包括：形成環繞半導體裝置的第一模製材料；在所述半導體裝置及所述第一模製材料之上形成第一重佈線結構且所述第一重佈線結構電性連接至所述半導體裝置；以及形成環繞所述第一重佈線結構、所述第一模製材料及所述半導體裝置的第二模製材料；在所述第二模製材料及所述第一重佈線結構之上形成第二重佈線結構，所述第二重佈線結構電性連接至所述第一重佈線結構；將內連線結構貼合至所述第二重佈線結構，所述內連線結構包括芯體基板，所述內連線結構電性連接至所述第二重佈線結構；以及在所述內連線結構的多個側壁上以及所述第二重佈線結構與所述內連線結構之間形成底部填充材料。
  2. 如申請專利範圍第1項所述的方法，其中將所述內連線結構貼合至所述第二重佈線結構包括：在所述第二重佈線結構上形成多個焊料凸塊；以及將所述內連線結構放置於所述多個焊料凸塊上。
  3. 如申請專利範圍第1項所述的方法，其中所述底部填充材料的側壁表面具有橫向台階。
  4. 如申請專利範圍第1項所述的方法，其中所述第一重佈線結構的第一橫向寬度小於所述第二重佈線結構的第二橫向寬度，或者所述第二重佈線結構的所述第二橫向寬度大於所述內連線結構的第三橫向寬度。
  5. 如申請專利範圍第1項所述的方法，更包括將所述底部填充材料自所述內連線結構的側壁移除。
  6. 如申請專利範圍第1項所述的方法，更包括形成所述內連線結構，其中形成所述內連線結構包括：在芯體基板的第一側之上形成多個第一導電跡線；在所述芯體基板的第二側之上形成多個第二導電跡線；以及形成延伸穿過所述芯體基板的多個穿孔，所述穿孔電性連接至所述多個第一導電跡線且電性連接至所述多個第二導電跡線。
  7. 一種封裝體的製造方法，包括：在載體基板上放置多個半導體裝置；用第一包封體包封所述多個半導體裝置；形成多個第一重佈線結構，其中所述多個第一重佈線結構中的每一者形成於所述多個半導體裝置中的相應一者或多者上；用第二包封體包封所述多個半導體裝置、所述第一包封體及所述多個第一重佈線結構；形成多個第二重佈線結構，其中所述多個第二重佈線結構中的每一者形成於所述多個第一重佈線結構中的相應者上；將多個內連線結構貼合至所述多個第二重佈線結構，其中所 述多個內連線結構中的每一者貼合至所述多個第二重佈線結構中的相應者；在所述多個內連線結構的相鄰者之間沈積底部填充材料；以及執行單體化製程以形成多個裝置封裝體，其中所述多個裝置封裝體中的每一者包括所述多個半導體裝置中的一者、所述多個第一重佈線結構中的一者、所述多個第二重佈線結構中的一者及所述多個內連線結構中的一者。
  8. 如申請專利範圍第7項所述的方法，其中執行所述單體化製程包括：形成在所述多個第二重佈線結構中的相鄰者之間延伸的第一溝槽，所述第一溝槽具有第一寬度；以及在所述第一溝槽內形成第二溝槽，所述第二溝槽具有較所述第一寬度小的第二寬度，所述第二溝槽在所述多個內連線結構中的相鄰者之間延伸。
  9. 如申請專利範圍第7項所述的方法，其中所述多個第二重佈線結構中的每一者具有第一橫向寬度且所述多個內連線結構中的每一者具有第二橫向寬度，其中所述第一橫向寬度小於所述第二橫向寬度。
  10. 如申請專利範圍第7項所述的方法，其中，在執行所述單體化製程之後，每一內連線結構具有與所述第二重佈線結構的多個側壁成平面的多個側壁。
  11. 一種封裝體，包括：裝置結構，包括環繞至少一個半導體裝置的第一模製材料以及與所述至少一個半導體裝置電性連接的第一重佈線結構，其中所述第一重佈線結構、所述第一模製材料及所述至少一個半導體裝置被第二模製材料環繞；第二重佈線結構，在所述裝置結構的所述第一重佈線結構及所述第二模製材料之上延伸，其中所述第二重佈線結構電性連接至所述裝置結構的所述第一重佈線結構，其中所述第二重佈線結構包括多個第一導電跡線及多個第一介電層；內連線結構，電性連接至所述第二重佈線結構，所述內連線結構包括形成於基板之上的佈線結構，其中所述佈線結構包括多個第二導電跡線及多個第二介電層，其中所述多個第二介電層的材料不同於所述多個第一介電層的材料；以及底部填充材料，在所述第二重佈線結構與所述內連線結構之間延伸。
  12. 如申請專利範圍第11項所述的封裝體，其中所述第一模製材料與所述第二模製材料之間具有一介面。
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