KR20190112628A - 반도체 디바이스 및 제조 방법 - Google Patents

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KR20190112628A
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첸-후아 유
지운 이 우
치엔-쑨 리
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24101—Connecting bonding areas at the same height
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82031—Reshaping, e.g. forming vias by chemical means, e.g. etching, anodisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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Abstract

통합 팬 아웃(ntegrated fan out) 패키지 프로세스 흐름들을 다른 패키지 애플리케이션들과 통합시키는데 상이한 재배선 층들의 유전체 재료들이 이용되는 통합 팬 아웃 패키지가 이용된다. 몇몇 실시예들에서, 아지노모토(Ajinomoto) 또는 프리프레그(prepreg) 재료가 위에 놓인 재배선 층들의 적어도 일부에 유전체로서 이용된다.

Description

반도체 디바이스 및 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE}
우선권 주장 및 교차 참조
이 출원은 "Semiconductor Device and Method of Manufacture"라는 제목으로 2018년 3월 26일자로 출원된 미국 가출원 제 62/648,297호의 우선권을 청구하며, 이 가출원은 전체가 참조로서 본 명세서에 통합된다.
반도체 산업은 다양한 전자 컴포넌트들(예컨대, 트랜지스터들, 다이오드들, 저항기들, 캐패시터들 등)의 집적 밀도에서의 끊임없는 향상으로 인해 급격한 성장을 경험해 왔다. 대부분의 경우, 이러한 집적 밀도에서의 향상은 최소 피처 사이즈의 반복된 감소(예를 들어, 반도체 프로세스 노드를 20 nm 이하 노드로 축소하는 것)로부터 유발되었으며, 이것은 주어진 면적 내로 보다 많은 컴포넌트들이 집적되도록 한다. 최근에는 소형화, 더 빠른 속도, 및 더 큰 대역폭뿐만 아니라 더 낮은 전력 소모 및 레이턴시(latency)에 대한 요구가 증가함에 따라, 반도체 다이들의 보다 작고 보다 창의적인 패키징 기법들에 대한 필요성이 증가하고 있다.
반도체 기술이 더욱 진보함에 따라, 반도체 디바이스의 물리적 사이즈를 더 줄이기 위한 효과적인 대안으로 적층 및 본딩된 반도체 디바이스들이 출현하였다. 적층된 반도체 디바이스에서, 로직, 메모리, 프로세서 회로 등과 같은 능동 회로들은 적어도 부분적으로 개별 기판들 상에 제조되고, 그 후 기능 디바이스를 형성하기 위해 함께 물리적 및 전기적으로 본딩된다. 이러한 본딩 프로세스들은 정교한 기법들을 이용하고, 개선이 요구된다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a 내지 도 1t는 몇몇 실시예들에 따른 복합 재배선(redistribution) 층을 갖는 반도체 디바이스를 예시한다.
도 2a 내지 도 2i는 몇몇 실시예들에 따른 폴리이미드 상단 유전체 층을 갖는 반도체 디바이스를 예시한다.
도 3은 몇몇 실시예들에 따른 재배선 층 내에 순수 유전체를 갖는 반도체 디바이스를 예시한다.
도 4는 몇몇 실시예들에 따른 폴리이미드 상단 유전체 층 및 재배선 층 내에 순수 유전체를 갖는 반도체 디바이스를 예시한다.
도 5a 내지 도 5b는 몇몇 실시예들에 따른 적층된 다이들의 실시예들을 예시한다.
도 6은 몇몇 실시예들에 따른 페이스-투-페이스(face-to-face) 구성의 적층된 다이들을 갖는 실시예를 예시한다.
도 7은 몇몇 실시예들에 따른 함께 상호연결된 적층된 다이들을 갖는 실시예를 예시한다.
아래의 개시내용은 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
실시예들은 이제 통합 팬 아웃(Info, integrated fan out) 프로세스가 초대형 패키지 애플리케이션 (예를 들어, 100 mmSQ(100mm*100mm)보다 큰) 아지노모토 빌드 업 필름(ABF, Ajinomoto build up film) 또는 프리프레그( prepreg) 라미네이션(lamination) 프로세스와 함께 통합되는 특정 실시예에 대하여 설명될 것이다. 그러나, 실시예들은 다양한 방법으로 이용될 수 있으며, 본 명세서에 설명된 실시예들에 한정되도록 의도되지 않는다.
이제 도 1a를 참조하면, 캐리어 웨이퍼(102) 상에 배치된 제1 반도체 디바이스(101), 제2 반도체 디바이스(103), 및 메모리 스택(105)이 예시되어 있다. 몇몇 실시예들에서, 제1 반도체 디바이스(101) 및 제2 반도체 디바이스(103)는 제1 반도체 다이(101) 및 제2 반도체 다이(103)로도 또한 지칭된다. 실시예에서, 제1 반도체 디바이스(101)는 시스템-온-칩, 그래픽 다이, MEMS 다이들, 센서 다이, 포토닉(photonic) 다이, 메모리 다이, 다른 로직 다이들, 이들의 조합들 등인 것과 같이, 원하는 기능을 위해 설계된다. 몇몇 실시예들에서, 제1 반도체 디바이스(101)는 제1 기판, 제1 능동 디바이스들, 제1 금속 배선(metallization) 층들, 제1 콘택 패드들(개별적으로 예시되지 않음), 제1 패시베이션 층(110), 및 제1 외부 커넥터들(112)을 포함한다. 제1 기판(20)은 도핑된 또는 비도핑된 벌크 실리콘, 또는 SOI(silicon-on-insulator) 기판의 활성층을 포함할 수 있다. 일반적으로, SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, SGOI(silicon germanium on insulator), 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 이용될 수 있는 다른 기판들은 다층화된 기판들, 구배 기판들, 또는 하이브리드 배향 기판들을 포함한다.
제1 능동 디바이스들은 제1 반도체 디바이스(101)에 대한 설계의 희망하는 구조적 및 기능적 목적들을 생성하기 위해 사용될 수 있는 커패시터들, 저항기들, 인덕터들 등과 같은 광범위한 능동 디바이스들 및 수동 디바이스들을 포함한다. 제1 능동 디바이스들은 제1 기판 내에서 또는 이와 달리 제1 기판 상에서 임의의 적합한 방법들을 사용하여 형성될 수 있다.
제1 금속배선 층들은 제1 기판 및 제1 능동 디바이스들 위에 형성되고, 기능적 회로를 형성하기 위해 다양한 능동 디바이스들을 연결하도록 설계된다. 실시예에서, 제1 금속 배선 층들은 교번하는 유전체 및 도전성 재료의 층들로 형성되고, (성막, 다마신, 듀얼 다마신 등과 같은) 임의의 적합한 프로세스를 통해 형성될 수 있다. 실시예에서, 적어도 하나의 층간 유전체층(ILD, interlayer dielectric layer)에 의해 제1 기판으로부터 분리된 4 개의 금속 배선 층들이 존재할 수 있지만, 제1 금속 배선 층들의 정확한 개수는 제1 반도체 디바이스(101)의 설계에 좌우된다.
제1 콘택 패드들이 제1 금속 배선 층들(211)과 전기적으로 접촉하면서 제1 금속 배선 층들(211) 위에 형성될 수 있다. 제1 콘택 패드들(213)은 알루미늄을 포함할 수 있지만, 구리와 같은 다른 재료들이 대안적으로 사용될 수 있다. 제1 콘택 패드들은 재료의 층(미도시됨)을 형성하기 위해 스퍼터링과 같은 성막 프로세스를 사용하여 형성될 수 있고, 그 후 이 재료 층의 일부분들은 (포토리소그래피 마스킹 및 에칭과 같은) 적합한 프로세스를 통해 제거되어 제1 콘택 패드들을 형성할 수 있다. 그러나, 제1 콘택 패드들을 형성하기 위해 임의의 다른 적합한 프로세스가 이용될 수 있다. 제1 콘택 패드들은 약 1.45 ㎛와 같이, 약 0.5 ㎛과 약 4㎛ 사이의 두께를 갖도록 형성될 수 있다.
제1 패시베이션층(110)은 제1 콘택 패드들 및 제1 금속 배선 층들 위에서 제1 기판 상에 형성될 수 있다. 제1 패시베이션층(110)은 실리콘 산화물, 실리콘 질화물, 탄소 도핑된 산화물들과 같은 로우-k(low-k) 유전체들, 탄소 도핑된 다공성 실리콘 이산화물과 같은 극 로우-k(extremely low-k) 유전체들, 이들의 조합들 등과 같은 하나 이상의 적합한 유전체 재료들로 만들어질 수 있다. 제1 패시베이션층(110)은 화학적 기상 증착(CVD)과 같은 프로세스를 통해 형성될 수 있지만, 임의의 적합한 프로세스가 이용될 수 있으며, 약 9.25 KÅ와 같이, 약 0.5 ㎛와 약 5㎛ 사이의 두께를 가질 수 있다.
제1 외부 커넥터들(112)은 제1 콘택 패드들과 예를 들어, 제1 재배선 층(111)(도 1a에 예시되지 않으나, 도 1c 내지 도 1f에 관하여 하기에 추가로 예시되고 설명됨) 사이에 콘택을 위한 도전성 영역들을 제공하도록 형성될 수 있다. 실시예에서, 제1 외부 커넥터들(112)은 도전성 필라(pillar)들일 수 있고, 초기에 제1 패시베이션층(110) 위에 약 10 ㎛와 같이, 약 5 ㎛ 내지 약 20 ㎛의 두께까지 포토레지스트(미도시)를 형성함으로써 형성될 수 있다. 포토레지스트는 도전성 필라들이 관통하여 연장될 제1 패시베이션 층(110)의 부분들을 노출시키도록 패터닝될 수 있다. 일단 패터닝되면, 포토레지스트는 그 후 제1 패시베이션 층(110)의 희망하는 부분들을 제거하기 위한 마스크로서 이용될 수 있고, 이로써 제1 외부 커넥터들(112)이 접촉할 아래 놓인 콘택 패드들(213)의 이러한 부분들을 노출시킨다.
제1 외부 커넥터들(112)은 제1 패시베이션 층(110) 및 포토레지스트 양자 모두의 개구들 내에 형성될 수 있다. 제1 외부 커넥터들(112)은 구리와 같은 도전성 재료로 형성될 수 있지만, 니켈, 금, 또는 금속 합금, 이들의 조합들 등과 같은 다른 도전성 재료들이 또한 사용될 수 있다. 추가적으로, 제1 외부 커넥터들(112)은 전기도금과 같은 프로세스를 사용하여 형성될 수 있는데, 이에 의해 전류는 제1 외부 커넥터들(112)이 형성되기를 원하는 제1 콘택 패드들의 도전성 부분들을 통해 흐르고, 제1 콘택 패드들은 용액에 침지된다. 용액 및 전류는 포토레지스트 및 제1 패시베이션 층(110)의 개구들을를 채우거나 그리고/또는 과도하게 채우기 위해 개구들 내에 예를 들어 구리를 증착하여, 제1 외부 커넥터들(112)을 형성한다. 제1 패시베이션 층(110)의 개구들 외부에 과잉 도전성 재료 및 포토레지스트는 그 후 예를 들어, 애싱 프로세스, 화학 기계적 연마(CMP) 프로세스, 이들의 조합들 등을 사용하여 제거될 수 있다.
그러나, 본 기술분야의 당업자라면 제1 외부 커넥터들(112)을 형성하기 위한 위에 설명된 프로세스가 단순히 하나의 그러한 설명에 불과하며, 실시예들을 이러한 정확한 프로세스로 제한하려는 것이 아님을 인식할 것이다. 그보다는, 설명된 프로세스는 단지 예시적인 것으로서 의도된 것이며, 제1 외부 커넥터들(112)을 형성하기 위한 임의의 적합한 프로세스가 대안적으로 이용될 수 있다. 적합한 모든 프로세스들이 본 실시예들의 범위 내에 완전히 포함되는 것으로 의도된다.
제2 반도체 디바이스(103)는 제1 반도체 디바이스(101)와 유사할 수 있으며, 예를 들어 시스템-온-칩(system-on-chip), 그래픽 다이, MEMS 다이, 센서 다이, 포토닉 다이, 메모리 다이, 다른 로직 다이들일 수 있고, 제2 기판, 제2 능동 디바이스들, 제2 금속 배선 층들, 제2 콘택 패드들(개별적으로 예시되지 않음), 제2 패시베이션 층(114), 및 제2 외부 커넥터들(116)을 포함할 수 있다. 실시예에서, 제2 기판, 제2 능동 디바이스들, 제2 금속 배선 층들, 제2 콘택 패드들, 제2 패시베이션 층(114), 및 제2 외부 커넥터들(116)은 제1 기판, 제1 능동 디바이스들, 제1 금속 배선 층들, 제1 콘택 패드들, 제1 패시베이션 층(110), 및 제1 외부 커넥터들(112)과 유사할 수 있으나, 이들은 또한 상이할 수 도 있다.
메모리 스택(105)은 제1 반도체 디바이스(101) 및 제2 반도체 디바이스(103)와 함께 공동으로 이용되도록 설계되는 하나 이상의 반도체 다이의 스택일 수 있다. 특정 실시예에서, 메모리 스택(105)은 제1 능동 디바이스 인터포저 기판(118)에 물리적 및 전기적으로 본딩되는 메모리 다이들의 스택일 수 있다. 인터포저 기판(118)은 메모리 다이들의 스택 내의 개별 메모리 다이들을 제3 외부 커넥터들(120)에 연결하기 위하여 기판 관통 비아(TSV, through substrate via)들과 같은 연결부들을 포함할 수 있다. 제3 외부 커넥터들(120)은 제1 외부 커넥터들(112)과 유사할 수 있지만, 상이할 수도 있다.
제1 반도체 디바이스(101), 제2 반도체 디바이스(103), 및 메모리 스택(105) 각각은 캐리어 웨이퍼(102) 상에 배치된다. 실시예에서, 캐리어 웨이퍼(102)는 유리 캐리어일 수 있고, 제1 반도체 디바이스(101), 제2 반도체 디바이스(103), 및 메모리 스택(105)은 예를 들어, 픽 앤 플레이스(pick and place) 디바이스를 사용하여 캐리어 웨이퍼(102) 상에 배치될 수 있다.
도 1b는, 반도체 디바이스(101), 제2 반도체 디바이스(103), 및 메모리 스택(105)이 캐리어 웨이퍼(102) 상에 배치되면, 반도체 디바이스(101), 제2 반도체 디바이스(103), 및 메모리 스택(105)이 인캡슐런트(encapsulant)(107) 내에 캡슐화되는 것을 예시한다. 인캡슐런트는 몰딩 디바이스(도 1b에 개별적으로 예시되지 않음)에서 수행될 수 있다. 예를 들어, 제1 반도체 디바이스(101), 제2 반도체 디바이스(103), 및 메모리 스택(105)은 몰딩 디바이스의 공동(cavity) 내에 배치될 수 있고, 이러한 공동은 밀봉될 수 있다. 인캡슐런트(107)는 공동이 밀봉되기 전에 공동 내에 위치할 수 있거나, 또는 그렇지 않으면 주입 포트를 통해 공동 내로 주입될 수 있다. 실시예에서, 인캡슐런트(107)는 폴리이미드, PPS, PEEK, PES, 내열성 결정 수지, 이들의 조합들 등과 같은 몰딩 컴파운드 수지일 수 있다.
인캡슐런트(107)가 제1 반도체 디바이스(101), 제2 반도체 디바이스(103), 및 메모리 스택(105)를 캡슐화하도록 인캡슐런트(107)가 몰딩 공동 내로 배치되면, 최적의 보호를 위해 인캡슐런트(107)를 굳히기 위하여 인캡슐런트(107)는 경화될 수 있다. 정확한 경화 프로세스는 인캡슐런트(107)용으로 선택된 특정 재료에 적어도 부분적으로 의존하지만, 몰딩 컴파운드가 인캡슐런트(107)로서 선택되는 실시예에서, 경화는 인캡슐런트(107)를 약 60초 내지 약 3000초, 예컨대 약 600초 동안, 약 100℃ 내지 약 130℃, 예컨대 약 125℃로 가열시키는 것과 같은 프로세스를 통해 일어날 수 있다. 부가적으로, 개시제들 및/또는 촉매들이 경화 프로세스를 더 잘 제어하기 위해 인캡슐런트(107) 내에 포함될 수 있다.
그러나, 본 기술분야의 당업자가 알 수 있는 바와 같이, 상기 설명된 경화 프로세스는 단지 예시적인 프로세스에 불과하며, 본 실시예들을 제한하려는 것은 아니다. 복사선과 같은 또는 심지어 인캡슐런트(107)를 상온에서도 굳힐 수 있도록 해주는 다른 경화 프로세스들이 대안적으로 사용될 수 있다. 임의의 적합한 경화 프로세스가 사용될 수 있으며, 이러한 프로세스들 모두는 본 명세서에서 논의된 실시예들의 범위 내에 완전히 포함되는 것으로 의도된다.
인캡슐런트(107)가 배치되면, 인캡슐런트(107)는 추가의 프로세싱을 위해 제1 외부 커넥터들(112), 제2 외부 커넥터들(116), 및 제3 외부 커넥터들(120)을 노출시키기 위하여 씨닝된다. 씨닝은 예를 들어, 기계적 연삭 또는 화학 기계적 연마(CMP, chemical mechanical polishing) 프로세스를 사용하여 수행될 수 있으며, 이에 따라 제1 외부 커넥터들(112), 제2 외부 커넥터들(116), 및 제3 외부 커넥터들(120)이 노출될 때까지, 인캡슐런트(107)와 반응하여 연삭시키는데 화학적 에천트들 및 연마제들이 이용된다. 이로써, 제1 외부 커넥터들(112), 제2 외부 커넥터들(116), 및 제3 외부 커넥터들(120)은 인캡슐런트(107)와 또한 동일 평면인 평탄한 표면을 가질 수 있다.
그러나, 상기 설명된 CMP 프로세스는 하나의 예시적인 실시예로서 제시되지만, 실시예들을 제한하려 의도된 것은 아니다. 임의의 다른 적합한 제거 프로세스가 인캡슐런트(107)를 씨닝하고 제1 외부 커넥터들(112), 제2 외부 커넥터들(116), 및 제3 외부 커넥터들(120)을 노출시키는데 대안적으로 사용될 수 있다. 예를 들어, 일련의 화학적 에칭들이 대안적으로 이용될 수 있다. 이 프로세스 및 임의의 다른 적합한 프로세스는 대안적으로 인캡슐런트(107)를 씨닝하고 제1 외부 커넥터들(112), 제2 외부 커넥터들(116), 및 제3 외부 커넥터들(120)을 노출시키는데 이용될 수 있으며, 이러한 모든 프로세스들은 완전히 실시예들의 범위 내에 포함되도록 의도된다.
도 1c는 제1 외부 커넥터들(112), 제2 외부 커넥터들(116), 및 제3 외부 커넥터들(120)을 서로와 그리고 다른 위에 놓인 구조물들과 상호연결하기 위하여 제1 외부 커넥터들(112), 제2 외부 커넥터들(116), 및 제3 외부 커넥터들(120)과 접촉하는 제1 재배선 층(111)의 형성의 시작을 예시한다. 실시예에서, 제1 재배선 층(111)은 폴리이미드일 수 있는 제1 재배선 패시베이션 층(141)을 포함할 수 있지만, 저온 경화된 폴리이미드 또는 폴리벤즈옥사졸(PBO, polybenzoxazole)과 같은 폴리이미드 유도체와 같은 임의의 적합한 재료가 대안적으로 이용될 수 있다. 임의의 적합한 방법 및 두께가 대안적으로 사용될 수 있지만, 제1 재배선 패시베이션 층(141)은 예를 들어, 스핀-코팅 프로세스를 사용하여 약 1 ㎛ 내지 약 30 ㎛, 예컨대 약 5 ㎛의 두께로 배치될 수 있다.
도 1d는, 일단 제1 재배선 패시베이션 층(141)이 형성되면, 아래 놓인 제1 외부 커넥터들(112), 제2 외부 커넥터들(116), 및 제3 외부 커넥터들을 노출시키기 위하여 제1 재배선 패시베이션 층(141)을 관통하여 개구들이 형성되는 것을 예시한다. 실시예에서, 개구들은 포토리소그래픽 마스킹 및 에칭 프로세스를 사용하여, 또는 제1 재배선 패시베이션 층(141)의 재료가 감광성인 경우, 제1 재배선 패시베이션 층(141)의 재료를 노출시키고 및 현상하여 형성될 수 있다. 또 다른 실시예에서, 개구들은 레이저 프로세스를 사용하여 형성될 수 있다. 제1 재배선 패시베이션 층(141)에 개구들을 형성하기 위한 임의의 적합한 프로세스가 이용될 수 있다.
선택적으로, 일단 개구들이 형성되면, 세정 프로세스가 수행될 수 있다. 실시예에서, 선택적 플라즈마 애싱 세정 프로세스는 글루 층(124)을 수용하기 위해 개구들의 측벽들을 세정 및 준비하기 위하여 이용될 수 있다. 플라즈마 애싱 세정 프로세스는 산소 등과 같은 세정 프리커서로부터 플라즈마를 생성시키고 그 후 질소, 아르곤 등과 같은 불활성 환경 내에서 표면을 플라즈마에 노출시킴으로써 수행될 수 있다. 그러나, 임의의 적합한 세정 프로세스가 대안적으로 이용될 수 있다.
또한, 일단 개구들이 형성되면, 후속하여 형성된 재료들을 제1 재배선 패시베이션 층(141)에 부착하는 것을 돕기 위해 선택적인 글루 층(124)이 형성될 수 있다. 실시예에서, 글루 층(124)은 글루 층(124)이 위치되는 제1 재배선 패시베이션 층(141)의 두께의 약 5 %(1/20) 내지 약 20 %(1/5), 예컨대 약 10 %의 두께로 형성된 티타늄, 티타늄 질화물, 이들의 조합들 등일 수 있다. 그러나, 임의의 적합한 접착 재료가 이용될 수 있고, 임의의 적합한 두께가 이용될 수 있다.
도 1e(명확성을 위해 글루 층(124)이 개별적으로 예시되지 않은)는, 일단 글루 층(124)이 형성되면, 개구들을 채우고 그리고/또는 과도하게 채우기 위해 구리와 같은 도전성 재료로 채워지도록 개구들을 준비시키기 위하여 제1 시드 층(126)이 개구들에 성막될 수 있음을 예시한다. 실시예에서, 제1 시드 층(126)은 후속 프로세싱 단계들 동안 더 두꺼운 층의 형성을 보조하는 도전성 재료의 얇은 층이다. 제1 시드 층(126)은 두께가 약 1,000 Å인 티타늄의 층 및 후속하는 두께가 약 5,000 Å 인 구리의 층을 포함할 수 있다. 제1 시드 층(126)은 희망하는 재료들에 따라, 스퍼터링, 증발, 또는 PECVD 프로세스들과 같은 프로세스들을 사용하여 생성될 수 있다. 제1 시드 층(126)은 약 0.5 ㎛와 같이, 약 0.3 ㎛ 내지 약 1 ㎛의 두께를 갖도록 형성될 수 있다.
도 1f는 제1 재배선 층(111)의 제1 도전성 비아(128) 뿐 아니라 제2 재배선 층(113)의 제1 도전성 라인 부분(130)의 동시 형성을 예시한다. 실시예에서, 제1 재배선 층(111)의 제1 도전성 비아(128) 및 제2 재배선 층(113)의 제1 도전성 라인 부분(130)은 초기에 제1 시드 층(126) 위에 포토레지스트를 배치하고 패터닝함으로써 형성될 수 있다. 실시예에서, 포토레지스트는 예를 들어, 스핀 코팅 기법을 사용하여 약 50 ㎛ 내지 약 250 ㎛, 예컨대 약 120 ㎛의 높이로 제1 시드 층(126) 상에 배치될 수 있다. 일단 제 위치에 있게 되면, 포토레지스트는 화학 반응을 유도하도록 포토레지스트를 패터닝된 에너지 소스(예를 들어, 패터닝된 광원)에 노출시킴으로써 패터닝될 수 있고, 이에 의해 패터닝된 광원에 노출된 포토레지스트의 그러한 부분들에 물리적 변화를 유발할 수 있다. 현상액은 그 후 노출된 포토레지스트에 도포되어, 물리적 변화들을 이용하고, 원하는 패턴에 따라 포토레지스트의 노출된 부분 또는 포토레지스트의 노출되지 않은 부분을 선택적으로 제거한다.
실시예에서, 포토레지스트 내에 형성된 패턴은 제2 재배선 층(113)의 제1 도전성 라인 부분(130) 뿐만 아니라 제1 재배선 층(111)의 제1 도전성 비아(128)에 대한 패턴이다. 실시예에서, 제1 재배선 층(111)의 제1 도전성 비아(128) 및 제2 재배선 층(113)의 제1 도전성 라인 부분(130)은 포토레지스트(109) 내에 형성되고, 구리, 텅스텐, 다른 도전성 금속들 등과 같은 하나 이상의 도전성 재료를 포함할 수 있으며, 예를 들어 전기 도금, 무전해 도금 등에 의해 형성될 수 있다. 실시예에서, 전기 도금 프로세스가 사용되어 제1 시드 층(126) 및 포토레지스트가 전기 도금 용액에 잠기거나 침지된다. 제1 시드 층(126) 표면은 전기 도금 프로세스에서 제1 시드 층(126)이 캐소드로서 기능하도록 외부 DC 전원 장치의 음극 측에 전기적으로 연결된다. 구리 애노드와 같은 고체 도전성 애노드는 또한 용액에 침지되고, 전원 장치의 양극 측에 부착된다. 애노드로부터의 원자는 용액에 용해되고, 그로부터 캐소드, 예를 들어 제1 시드 층(126)은 용해된 원자를 얻어, 포토레지스트의 개구 내에 제1 시드 층(126)의 노출된 도전성 영역을 도금한다.
제1 재배선 층(111)의 제1 도전성 비아(128) 및 제2 재배선 층(113)의 제1 도전성 라인 부분(130)이 포토레지스트 및 제1 시드 층(126)을 사용하여 형성되면, 포토레지스트는 적합한 제거 프로세스를 사용하여 제거될 수 있다. 실시예에서, 포토레지스트를 제거하기 위해 플라즈마 애싱 프로세스가 사용될 수 있으며, 이에 의해 포토레지스트의 온도는 포토레지스트가 열분해를 경험할 때까지 증가될 수 있고 제거될 수 있다. 그러나, 습식 스트립(wet strip)과 같은 임의의 다른 적합한 프로세스가 대안적으로 이용될 수 있다. 포토레지스트의 제거는 제1 시드 층(126)의 아래 놓인 부분들을 노출시킬 수 있다.
일단 노출되면, 제1 시드 층(126) 및 글루 층(124)의 노출된 부분들의 제거가 수행될 수 있다. 실시예에서, 제1 시드 층(126) 및 글루 층(124)의 노출된 부분들(예를 들어, 제1 재배선 층(111)의 제1 도전성 비아(128) 및 제2 재배선 층(113)의 제1 도전성 라인 부분(130)에 의해 커버되지 않은 부분들)은 예를 들어, 하나 이상의 습식 또는 건식 에칭 프로세스에 의해 제거될 수 있다. 예를 들어, 건식 에칭 프로세스에서, 반응물들은 제1 재배선 층(111)의 제1 도전성 비아(128) 및 제2 재배선 층(113)의 제1 도전성 라인 부분(130)을 마스크로 사용하여 제1 시드 층(126) 및 글루 층(124)을 향해 지향될 수 있다. 다른 실시예에서, 제1 시드 층(126) 및 아래 놓인 글루 층(124)의 노출된 부분들을 제거하기 위하여 에천트들이 스프레이되거나 또는 그렇지 않으면 제1 시드 층(126) 및 글루 층(124)과 접촉하게 된다.
제1 재배선 층(111)의 제1 도전성 비아(128) 및 제2 재배선 층(113)의 제1 도전성 라인 부분(130)을 동시에 도금함으로써, 제1 재배선 층(111)이 완성되고, 제2 재배선 층(113)의 제조가 시작된다. 실시예에서, 제1 재배선 층(111)(제1 재배선 패시베이션 층(141) 및 제1 도전성 비아(128)를 포함함)은 약 1 ㎛ 내지 약 30 ㎛, 예컨대 약 5 ㎛의 두께를 갖도록 형성될 수 있다. 그러나, 임의의 적합한 두께가 이용될 수 있다.
또한, 상기 설명된 바와 같은 프로세스는 제1 재배선 층(111)의 제1 도전성 비아(128) 뿐 아니라 제2 재배선 층(113)의 제1 도전성 라인 부분(130)을 동시에 형성하나, 이것은 단지 예시적인 것으로 의도되며, 실시예들을 제한하려는 것이 아니다. 차라리, 제1 재배선 층(111)의 제1 도전성 비아(128) 및 제2 재배선 층(113)의 제1 도전성 라인 부분(130)을 형성하기 위해 임의의 적합한 프로세스 단계들이 이용될 수 있다. 예를 들어, 제1 재배선 층(111)의 제1 도전성 비아(128)는 제2 재배선 층(113)의 제1 도전성 라인 부분(130)을 형성하기 위한 제2 프로세스 세트가 뒤따를 수 있는 제1 프로세스 세트를 사용하여 형성될 수 있다. 제1 재배선 층(111)의 제1 도전성 비아(128) 뿐 아니라 제2 재배선 층(113)의 제1 도전성 라인 부분(130)을 형성하기 위한 임의의 적합한 프로세스가 이용될 수 있다.
도 1g는 제2 재배선 층(113)의 제1 도전성 라인 부분(130)이 형성된 후에, 제2 재배선 패시베이션 층(132)이 제2 재배선 층(113)의 제1 도전성 라인 부분(130)을 격리시키는 것을 돕기 위해 형성되고 패터닝될 수 있는 것을 예시한다. 실시예에서, 제2 재배선 패시베이션 층(132)은 예컨대 폴리이미드 재료 또는 PBO인 것에 의해 제1 재배선 패시베이션 층(141)과 유사할 수 있다. 제2 재배선 패시베이션 층(132)은 약 7 ㎛의 두께로 형성되거나 배치될 수 있다. 일단 제 위치에 있게 되면, 제2 재배선 패시베이션 층(132)은 예를 들어, 포토리소그래피 마스킹 및 에칭 프로세스 또는 레이저 프로세스를 사용하여 개구들을 형성하도록 패터닝될 수 있다. 그러나, 패터닝의 임의의 적합한 재료 및 방법이 이용될 수 있다.
일단 제2 재배선 패시베이션 층(132)이 형성되면, 제2 재배선 층(113)의 제2 도전성 비아(134) 및 제3 재배선 층(115)의 제2 도전성 라인 부분(136)이 형성될 수 있다. 실시예에서, 제2 재배선 층(113)의 제2 도전성 비아(134) 및 제3 재배선 층(115)의 제2 도전성 라인 부분(136)의 형성은 제1 재배선 층(111)의 제1 도전성 비아(128) 및 제2 재배선 층(113)의 제1 도전성 라인 부분(130)에 대하여 상기 설명된 바와 같이 수행될 수 있다. 예를 들어, 포토리소그래피 마스킹 및 에칭 프로세스를 사용하여 제2 재배선 패시베이션 층(132)을 관통하여 개구가 만들어질 수 있다. 일단 개구가 형성되면, 별도의 포토레지스트가 성막되어 제3 재배선 층(115)의 제2 도전성 라인 부분(136)의 패턴으로 패터닝되고, 글루 층(124)이 성막될 수 있고, 개구는 그 후 도전성 재료로 채워질 수 있다. 실시예에서, 제2 재배선 층(113)은 약 5 ㎛와 같이, 약 1 ㎛ 내지 약 30 ㎛의 두께를 갖도록 형성될 수 있다. 그러나, 임의의 적합한 두께가 이용될 수 있다.
도 1g는 제3 재배선 층(115)의 제2 도전성 라인 부분(136)이 형성된 후에, 제3 재배선 패시베이션 층(138)이 제3 재배선 층(115)의 제2 도전성 라인 부분(136)을 격리시키는 것을 돕기 위해 형성되고 패터닝될 수 있는 것을 추가로 예시한다. 실시예에서, 제3 재배선 패시베이션 층(138)은 예컨대 폴리이미드 재료 또는 PBO인 것에 의해 제1 재배선 패시베이션 층(141)과 유사할 수 있다. 제3 재배선 패시베이션 층(138)은 약 7 ㎛의 두께로 배치될 수 있다. 일단 제 위치에 있게 되면, 제3 재배선 패시베이션 층(138)은 예를 들어, 포토리소그래피 마스킹 및 에칭 프로세스 또는 레이저 프로세스를 사용하여 개구들을 형성하도록 패터닝될 수 있다. 그러나, 패터닝의 임의의 적합한 재료 및 방법이 이용될 수 있다.
일단 제3 재배선 패시베이션 층(138)이 형성되면, 제3 재배선 층(115)의 제3 도전성 비아(140) 및 복합 재배선 층(117)의 제3 도전성 라인 부분(142)이 형성될 수 있다. 실시예에서, 제3 재배선 층(115)의 제3 도전성 비아(140) 및 복합 재배선 층(117)의 제3 도전성 라인 부분(142)의 형성은 제1 재배선 층(111)의 제1 도전성 비아(128) 및 제2 재배선 층(113)의 제1 도전성 라인 부분(130)에 대하여 상기 설명된 바와 같이 수행될 수 있다. 예를 들어, 포토리소그래피 마스킹 및 에칭 프로세스를 사용하여 제3 재배선 패시베이션 층(138)을 관통하여 개구가 만들어질 수 있다. 일단 개구가 형성되면, 별도의 포토레지스트가 성막되어 복합 재배선 층(117)의 제3 도전성 라인 부분(142)의 패턴으로 패터닝되고, 글루 층(124)이 성막될 수 있고, 개구는 그 후 포토레지스트가 제거되기 전에 도전성 재료로 채워질 수 있다. 그러나, 임의의 적합한 두께가 이용될 수 있다.
도 1h는 복합 재배선 층(117)의 제3 도전성 라인 부분(142)이 일단 형성되면, 복합 재배선 층(117)의 제3 도전성 라인 부분(142) 위에 제1 복합 유전체 재료(144)가 형성되거나 배치되는 것을 예시한다. 제1 복합 유전체 재료(144)는 예컨대 약 5 ㎛과 같이 약 1 ㎛ 내지 약 30 ㎛의 제1 두께로 스핀-온 프로세스를 사용하여 성막된 폴리이미드와 같은 중합체인 것에 의해, 제1 재배선 패시베이션 층(141)과 유사할 수 있다. 그러나, 임의의 적합한 재료 및 임의의 적합한 두께가 이용될 수 있다.
도 1I는 일단 제1 복합 유전체 재료(144)가 형성되면, 제2 복합 유전체 재료(146)가 제1 복합 유전체 재료(144) 위에 형성되는 것을 예시한다. 실시예에서, 제2 복합 유전체 재료(146)는 제1 복합 유전체 재료(144)와 상이하다. 실시예에서, 제2 복합 유전체 재료(146)는 아지노모토 빌드 업 필름(ABF), 내부에 필러 또는 섬유를 갖는 사전 함침된(프리프레그) 재료, 또는 몰딩 컴파운드와 같은 유전체 재료일 수 있다. 특정 실시예들에서, 제2 복합 유전체 재료(146)는 에폭시, 페놀성 에스테르, 시아네이트 에스테르, 프놀(phnol), 필러, 유리 섬유들, 이들의 조합들 등일 수 있다. 제2 복합 유전체 재료(146)는 약 1 ㎛ 내지 약 30 ㎛, 예컨대 약 5 ㎛의 제2 두께로 제1 복합 유전체 재료(144) 상에 라미네이팅될 수 있다. 그러나, 임의의 적합한 재료, 성막 방법, 또는 두께가 이용될 수 있다.
도 1j는, 일단 제2 복합 유전체 재료(146)가 배치되면, 제2 복합 유전체 재료(146) 및 제1 복합 유전체 재료(144)를 통해 연장되는 비아들(137)(도 1j에 예시되지는 않았으나, 도 1l에 관하여 아래에 예시되고 설명됨)가 형성될 수 있는 것을 예시한다. 실시예에서, 비아들(137)은 제2 복합 유전체 재료(146) 및 제1 복합 유전체 재료(144)를 관통하여 먼저 비아 개구들(148)을 형성함으로써 형성될 수 있다. 특정 실시예에서, 비아 개구들(148)은 예를 들어, 레이저 드릴링 프로세스를 사용하여 형성될 수 있으며, 이에 의해 복합 재배선 층(117)의 아래 놓인 제3 도전성 라인 부분(142)을 노출시키기 위하여 제거되기를 원하는 제2 복합 유전체 재료(146) 및 제1 복합 유전체 재료(144)의 그러한 부분들을 향해 레이저가 지향된다. 레이저 드릴링 프로세스 동안, 드릴 에너지는 0.1 mJ 내지 약 60 mJ의 범위일 수 있으며, 드릴 각도는 약 0도(복합 재배선 층(117)의 제3 도전성 라인 부분(142)에 수직한) 내지 복합 재배선 층(117)의 제3 도전성 라인 부분(142)의 수직선에 대해 약 85도일 수 있다. 실시예에서, 패터닝은 약 1 ㎛ 내지 약 30 ㎛, 예컨대 약 5 ㎛의 폭을 갖도록 복합 재배선 층(117)의 제3 도전성 라인 부분(142) 위에 비아 개구들(148)를 형성하도록 형성될 수 있다. 그러나, 임의의 적합한 치수들이 이용될 수 있다.
선택적으로, 일단 비아 개구들(148)이 형성되면, 세정 프로세스가 수행될 수 있다. 실시예에서, 선택적 플라즈마 애싱 세정 프로세스는 비아 개구들(148)의 측벽들을 세정하고 준비하기 위해 이용될 수 있다. 플라즈마 애싱 세정 프로세스는 산소 등과 같은 세정 프리커서로부터 플라즈마를 생성시키고 그 후 질소, 아르곤 등과 같은 불활성 환경 내에서 표면을 플라즈마에 노출시킴으로써 수행될 수 있다. 그러나, 임의의 적합한 세정 프로세스가 대안적으로 이용될 수 있다.
도 1k는, 비아 개구들(148)이 제2 복합 유전체 재료(146) 및 제1 복합 유전체 재료(144) 모두를 관통하여 연장되도록 형성되면, 제2 시드 층(150)은 비아 개구들(148)의 최종적인 채움을 위한 준비에 있어서 비아 개구들(148)를 라이닝하기 위해 배치될 수 있는 것을 예시한다. 실시예에서, 제2 시드 층(150)은 후속 프로세싱 단계들 동안 더 두꺼운 층의 형성을 보조하는 도전성 재료의 얇은 층이다. 제2 시드 층(150)은 두께가 약 1,000 Å인 티타늄의 층 및 후속하는 두께가 약 5,000 Å 인 구리의 층을 포함할 수 있다. 제2 시드 층(150)은 희망하는 재료들에 따라, 스퍼터링, 증발, 또는 PECVD 프로세스들과 같은 프로세스들을 사용하여 생성될 수 있다. 제2 시드 층(150)은 약 0.5 ㎛와 같이, 약 0.3 ㎛ 내지 약 1 ㎛의 두께를 갖도록 형성될 수 있다.
도 1l은 복합 재배선 층(117)의 비아들(137)을 형성하기 위해 제2 시드 층(150)(도 1l에 도전성 재료의 일부인 것으로 예시되었음)을 사용하는 비아 개구들(148)의 채움 및 제4 재배선 층(121)의 제4 도전성 라인 부분(152)의 형성을 예시한다. 실시예에서, 복합 재배선 층(117)의 비아들(137)의 형성 및 제4 재배선 층(121)의 제4 도전성 라인 부분(152)의 형성은 제1 재배선 층(111)의 제1 도전성 비아(128) 및 제2 재배선 층(113)의 제1 도전성 라인 부분(130)에 대하여 상기 설명된 바와 같이 수행될 수 있다. 예를 들어, 비아 개구들(148)이 형성된 후, 포토레지스트가 제4 재배선 층(121)의 제4 도전성 라인 부분(152)의 원하는 패턴으로 성막되고 패터닝되며, 비아 개구들(148)은 그 후 포토레지스트가 제거되고 제2 시드 층(150)의 노출된 부분들이 제거되기 전에 도전성 재료로 채워질 수 있다. 실시예에서, 복합 재배선 층(117)은 약 5 ㎛와 같은, 약 1 ㎛ 내지 약 30 ㎛의 두께를 갖도록 형성될 수 있다. 그러나, 임의의 적합한 두께가 이용될 수 있다.
그러나,이 실시예에서, 비아 개구들(148)이 형성된 후에, 복합 재배선 층(117)의 비아들(137)의 형성과 제4 재배선 층(121)의 제4 도전성 라인 부분(152)의 형성 이전에 글루 층(124)은 형성되지 않는다. 특히, 복합 재배선 층(117)의 제3 도전성 라인 부분(142)은 복합 재배선 층(117)의 제3 도전성 라인 부분(142)과 제3 재배선 층(115)의 아래 놓인 제3 재배선 패시베이션 층(138) 사이에 위치된 글루 층(124)을 가질 수 있는 반면, 글루 층(124)은 존재하지 않으며, 복합 재배선 층(117)의 제1 복합 유전체 재료(144), 제2 복합 유전체 재료(146), 및 제3 도전성 라인 부분(142) 각각과 복합 재배선 층(117)의 비아들(137) 사이에 없다.
도 1m은 복합 재배선 층(117) 위에 제4 재배선 층(121)의 형성의 완료를 예시한다. 실시예에서, 제4 재배선 층(121)의 제4 도전성 라인 부분(152)은 제4 재배선 패시베이션 층(154)에 의해 커버된다. 실시예에서, 제4 재배선 패시베이션 층(154)은 예컨대, 아지노모토 빌드 업 필름(ABF), 내부에 필러 또는 섬유를 갖는 사전 함침된(프리프레그) 재료, 또는 몰딩 컴파운드와 같은 유전체 재료인 것에 의해 제2 복합 유전체 재료(146)와 유사할 수 있다. 제4 재배선 패시베이션 층(154)은 약 7 ㎛의 두께로 배치될 수 있다. 일단 제 위치에 있게 되면, 제4 재배선 패시베이션 층(154)은 예를 들어, 포토리소그래피 마스킹 및 에칭 프로세스를 사용하여 개구들을 형성하도록 패터닝될 수 있다. 그러나, 패터닝의 임의의 적합한 재료 및 방법이 이용될 수 있다.
일단 제4 재배선 패시베이션 층(154)이 형성되면, 제4 재배선 층(121)의 제4 도전성 비아(156) 및 제5 재배선 층(123)의 제4 도전성 라인 부분(158)이 형성될 수 있다. 실시예에서, 제4 재배선 층(121)의 제4 도전성 비아(156) 및 제5 재배선 층(123)의 제4 도전성 라인 부분(158)의 형성은 제1 재배선 층(111)의 제1 도전성 비아(128) 및 제2 재배선 층(113)의 제1 도전성 라인 부분(130)에 대하여 상기 설명된 바와 같이 수행될 수 있다. 예를 들어, 레이저 또는 포토리소그래피 마스킹 및 에칭 프로세스를 사용하여 제4 재배선 패시베이션 층(154)을 관통하여 개구가 만들어질 수 있다. 일단 개구가 형성되면, 별도의 포토레지스트가 성막되어 제5 재배선 층(123)의 제4 도전성 라인 부분(158)의 패턴으로 패터닝되고, 개구는 그 후 포토레지스트가 제거되기 전에 도전성 재료로 채워질 수 있다. 실시예에서, 제4 재배선 층(121)은 약 5 ㎛와 같은, 약 1 ㎛ 내지 약 30 ㎛의 두께를 갖도록 형성될 수 있다. 그러나, 임의의 적합한 두께가 이용될 수 있다.
도 1m은 제4 재배선 층(121) 위에 제5 재배선 층(123)의 형성의 완료를 추가로 예시한다. 실시예에서, 제5 재배선 층(123)의 제4 도전성 라인 부분(158)은 제5 재배선 패시베이션 층(160)에 의해 커버된다. 실시예에서, 제5 재배선 패시베이션 층(160)은 예컨대, 아지노모토 빌드 업 필름(ABF), 내부에 필러 또는 섬유를 갖는 프리프레그 재료와 같은 유전체 재료인 것에 의해 제2 복합 유전체 재료(146)와 유사할 수 있다. 제5 재배선 패시베이션 층(160)은 약 7 ㎛의 두께로 배치될 수 있다. 일단 제 위치에 있게 되면, 제5 재배선 패시베이션 층(160)은 예를 들어, 포토리소그래피 마스킹 및 에칭 프로세스를 사용하여 개구들을 형성하도록 패터닝될 수 있다. 그러나, 패터닝의 임의의 적합한 재료 및 방법이 이용될 수 있다.
일단 제5 재배선 패시베이션 층(160)이 형성되면, 제5 재배선 층(123)의 제5 도전성 비아(162) 및 제6 재배선 층(125)의 제5 도전성 라인 부분(164)이 형성될 수 있다. 실시예에서, 제5 재배선 층(123)의 제5 도전성 비아(162) 및 제6 재배선 층(125)의 제5 도전성 라인 부분(164)의 형성은 제1 재배선 층(111)의 제1 도전성 비아(128) 및 제2 재배선 층(113)의 제1 도전성 라인 부분(130)에 대하여 상기 설명된 바와 같이 수행될 수 있다. 예를 들어, 레이저 또는 포토리소그래피 마스킹 및 에칭 프로세스를 사용하여 제5 재배선 패시베이션 층(160)을 관통하여 개구가 만들어질 수 있다. 일단 개구가 형성되면, 별도의 포토레지스트가 성막되어 제6 재배선 층(125)의 제5 도전성 라인 부분(164)의 패턴으로 패터닝되고, 개구는 그 후 포토레지스트가 제거되기 전에 도전성 재료로 채워질 수 있다. 실시예에서, 제5 재배선 층(123)은 약 5 ㎛와 같은, 약 1 ㎛ 내지 약 30 ㎛의 두께를 갖도록 형성될 수 있다. 그러나, 임의의 적합한 두께가 이용될 수 있다.
도 1n은 제5 재배선 층(123) 위에 제6 재배선 층(125)의 형성의 연속를 예시한다. 실시예에서, 프로세스는 제6 재배선 층(125)의 제5 도전성 라인 부분(164) 위에 제6 재배선 패시베이션 층(166)을 성막하거나 또는 다른 방식으로 배치함으로써 계속될 수 있다. 실시예에서, 제6 재배선 패시베이션 층(166)은 솔더 레지스트 또는 PBO 폴리머와 같은 재료일 수 있고, 약10 ㎛와 같은, 약 1 ㎛ 내지 약 30 ㎛의 두께를 갖도록 배치될 수 있다. 그러나, 임의의 적합한 재료 및 두께가 이용될 수 있다.
도 10o는 일단 제6 재배선 패시베이션 층(166)이 배치되면, 제6 재배선 층(125)의 제5 도전성 라인 부분(164)의 적어도 일부를 노출시키고 제1 개구들(168)을 형성하기 위해 제6 재배선 패시베이션 층(166)이 패터닝되는 것을 예시한다. 제6 재배선 패시베이션 층(166)이 감광성인 실시예에서, 제6 재배선 패시베이션 층(166)은 노광 및 현상 프로세스에 의해 패터닝될 수 있다. 제6 재배선 패시베이션 층(166)이 감광성이 아닌 실시예에서, 제6 재배선 패시베이션 층(166)은 포토리소그래픽 마스킹 및 에칭 프로세스를 사용하여 패터닝될 수 있다. 임의의 적합한 프로세스가 이용될 수 있다.
실시예에서, 제1 개구들(168)은 제1 외부 연결부들(131)(도 1o에 예시되지는 않았지만 도 1q와 관련하여 하기에 예시되고 추가로 설명된)의 배치를 수용하기 위하여 크기 설정된다. 이로써, 제1 개구들(168)의 폭은 제1 외부 연결부들(131)의 타입에 적어도 부분적으로 좌우되는 반면, 몇몇 실시예들에서 제1 개구들(168)은 약 500 ㎛와 같은 약 10 ㎛ 내지 약 800 ㎛의 제1 폭(W1)을 가질 수 있다. 그러나, 임의의 적합한 치수들이 이용될 수 있다.
도 1p는 제6 재배선 층(125)의 제5 도전성 라인 부분(164)에 적용될 수 있는 선택적인 금속 피니쉬(171)를 예시한다. 실시예에서, 금속 피니쉬(171)는 니켈 층, 니켈 층 상의 팔라듐 층, 및 팔라듐 층 상의 금 층을 포함하는 ENEPIG(Electroless Nickel Electroless Palladium Immersion Gold)일 수 있다. 금 층은 침지 도금을 사용하여 형성될 수 있다. 다른 실시예들에서, 금속 피니쉬(171)는 다른 피니쉬 재료들로 형성될 수 있고, ENIG(Electroless Nickel Immersion Gold), DIG(Direct Immersion Gold) 등을 포함하는(그러나 이에 제한되는 것은 아님) 다른 방법들을 사용하여 형성될 수 있다. 임의의 적합한 재료 및 제조 방법이 이용될 수 있다.
도 1q는 제6 재배선 패시베이션 층(166)이 패터닝되면, 제1 외부 연결부들(131)은 제6 재배선 패시베이션 층(166)을 관통하여 그리고 제6 재배선 층(125)의 제5 도전성 라인 부분(164)과 물리적 및 전기적으로 접촉하여(또는 존재한다면 금속 피니쉬(171)와 물리적 및 전기적으로 접촉하여) 배치 또는 형성될 수 있다. 실시예에서, 제1 외부 연결부들(131) 솔더와 같은 공융 재료를 포함하는 볼 그리드 어레이(BGA)일 수 있지만, 임의의 적합한 재료들이 대안적으로 사용될 수 있다. 제1 외부 연결부들(131)이 솔더 범프들인 실시예에서, 제1 외부 연결부들(131)은 직접 볼 드롭 프로세스(direct ball drop process)와 같은 볼 드롭 방법을 사용하여 형성될 수 있다. 또 다른 실시예에서, 솔더 범프들은 증발, 전기 도금, 인쇄, 솔더 이송과 같은 임의의 적합한 방법을 통해 주석 층을 초기에 형성 한 다음, 재료를 원하는 범프 형상으로 성형하기 위하여 리플로우(reflow)를 수행함으로써 형성될 수 있다.
도 1r은 캐리어 웨이퍼(102)의 제거를 예시한다. 실시예에서, 캐리어 웨이퍼(102)는 예를 들어, 제1 반도체 디바이스(101), 제2 반도체 디바이스(103), 및 메모리 스택(105)을 홀딩하는데 이용되는 접착제(예를 들어, DAF)의 점착 특성들을 변경하기 위해 열 프로세스를 사용하여 제1 반도체 디바이스(101), 제2 반도체 디바이스(103), 및 메모리 스택(105)으로부터 분리될(debonded) 수 있다. 특정 실시예에서, 자외선(UV) 레이저, 이산화탄소(CO2) 레이저, 또는 적외선(IR) 레이저와 같은 에너지 소스는 접착 재료가 자신의 접착 특성들 중 적어도 일부를 손실할 때까지 접착 재료를 조사하고 가열하는데 이용된다. 일단 수행되면, 캐리어 웨이퍼(102) 및 접착 재료는 제1 반도체 디바이스(101), 제2 반도체 디바이스(103), 및 메모리 스택(105)으로부터 물리적으로 분리되어 제거될 수 있다.
도 1s는 구조물의 싱귤레이션(singulation)을 예시한다. 실시예에서 싱귤레이션은 구조물을 슬라이스하여 한 섹션을 다른 섹션으로부터 분리하기 위해 톱날(도 1s에서 143로 라벨붙여진 점선 박스로 나타낸)을 사용함으로써 수행될 수 있다. 그러나, 당업자가 알 수 있듯이 싱귤레이션 프로세스에서 톱날을 이용하는 것은 단지 하나의 예시적인 실시예일 뿐이며 제한하려 의도된 것은 아니다. 구조물을 싱귤레이팅하기 위해 하나 이상의 에칭을 이용하는 것과 같은, 구조물을 싱귤레이팅하기 위한 대안적인 방법들이 또한 이용될 수 있다. 이들 방법들 및 임의의 다른 적합한 방법들이 구조물을 싱귤레이팅하는데 대안적으로 이용될 수 있다.
특정 실시예들에서 싱귤레이션 프로세스는 제1 사이즈를 갖는 제1 패키지를 형성하는데 이용된다. 몇몇 실시예들에서, 제1 사이즈는 약 70 mm x 70 mm보다 크다. 다른 실시예들에서 제1 사이즈는 약 100 mm x 100 mm보다 크다. 그러나, 패키지에 적합한 임의의 사이즈가 이용될 수 있다.
도 1t는 지지 기판(135)에 대한 제1 외부 연결부들(131)의 연결을 예시한다. 실시예에서, 지지 기판(135)은 인쇄 회로 보드일 수 있고, BT(bismaleimide triazine), FR-4 등과 같은 폴리머 재료의 다수의 얇은 층들(또는 라미네이트들)의 스택으로서 형성된 라미네이트 기판일 수 있다. 그러나, 실리콘 인터포저, 실리콘 기판, 유기 기판, 세라믹 기판 등과 같은 임의의 다른 적합한 기판이 대안적으로 이용될 수 있고, 제1 외부 연결부들(131)을 포함하는 구조물에 대한 지지 및 연결성을 제공하는 이러한 모든 재배선 기판들은 완전히 실시예들의 범위 내에 포함되는 것으로 의도된다.
본 명세서에 설명된 바와 같은 복합 재배선 층을 이용함으로써, 다수의 칩들이 먼저 국소 재배선 층들과 함께 패키징되고, 그 후 글로벌 재배선 층을 이용하여 추가로 분배될 수 있다. 이것은 통합 팬 아웃 프로세스를 약 70 mmSQ 이상과 같은 대형 패키지 애플리케이션들에 적용되게 할 수 있다. 이로써, 고 대역폭(예를 들어, 1 TbE보다 큰) 전기 성능이 달성될 수 있다. 또한, 상기 설명된 바와 같은 재료들을 이용함으로써, 패키지 구조물은 인쇄 회로 기판에 가까운 동등한 열 팽창 계수를 가질 것이며, 그에 의해 여전히 간략화된 프로세스 흐름을 달성하면서 보드 레벨 신뢰성 응력들을 감소시킬 것이다.
도 2a는 도 1a 내지 도 1m에 설명된 프로세스가 완료된 후에 이용될 수 있는 또 다른 실시예를 예시한다. 실시예에서, (도 1n에 대하여 상기 예시된 바와 같이) 제6 재배선 층(125)의 제6 재배선 패시베이션 층(166)이 제5 재배선 패시베이션 층(160) 및 제6 재배선 층(125)의 제5 도전성 라인 부분(164) 상에 직접 형성되는 대신, 폴리머 층(210)이 제5 도전성 라인 부분(164) 및 제5 재배선 패시베이션 층(160)과 직접 접촉하여 형성된다. 실시예에서, 노볼락 타입 에폭시 수지의 아크릴레이트 또는 이미다졸 용매와 같은 임의의 적합한 폴리머가 이용될 수 있지만, 폴리머 층(201)은 폴리이미드와 같은 폴리머일 수 있다. 폴리머 층(210)은 CVD 또는 스핀-온 코팅과 같은 프로세스를 사용하여 약 5 ㎛ 내지 약 800 ㎛, 예컨대 약 500 ㎛의 두께로 형성될 수 있다. 그러나, 임의의 적합한 프로세스 및 두께가 이용될 수 있다.
도 2b는 일단 폴리머 층(201)이 형성되면, 폴리머 층(201)이 제1 개구들(168)을 형성하기 위해 패터닝될 수 있는 것을 예시한다. 폴리머 층(201)이 감광성 폴리이미드 재료인 실시예에서, 폴리머 층(201)은 패터닝된 에너지 소스에 노출되는 그러한 부분들 내에 물리적 변화를 유도하기 위하여 감광성 폴리이미드 재료를 패터닝된 에너지 소스에 노출시킴으로써 패터닝될 수 있다. 일단 노출되면, 감광성 폴리이미드 재료는 폴리머 층(201)의 노출되지 않은 부분으로부터 폴리머 층(201)의 노출된 부분을 분리하기 위하여 현상액을 사용하여 현상될 수 있다. 그러나, 포토리소그래픽 마스킹 및 에칭 프로세스와 같은, 폴리머 층(201)을 패터닝하는 임의의 적합한 방법이 이용될 수 있다.
도 2b는 또한, (상기 설명된 바와 같이) 폴리머 층(201)의 패터닝이 제1 외부 연결부들(131)의 배치를 수용하도록 제1 개구들(168)을 형성 할 수 있는 반면, 폴리머 층(201)의 패터닝이 (도 2b에 예시되지는 않았으나 도 2f에 대하여 하기에 예시되고 추가로 설명된) 제2 외부 연결부들(203)의 배치를 수용하기 위하여 제2 개구들(209)을 형성할 수 있는 것을 예시한다. 이로써, 제1 개구들(168)은 약 10 ㎛ 내지 약 800 ㎛, 예컨대 약 500 ㎛의 제1 폭(W1)을 갖도록 형성될 수 있지만, 제2 개구들(209)은 약 5 ㎛ 내지 약 100 ㎛, 예컨대 약 20 ㎛의 제1 폭과 상이한 제2 폭(W2)을 갖도록 형성될 수 있다. 그러나, 임의의 적합한 치수들이 이용될 수 있다.
도 2c는 일단 폴리머 층(201)이 제1 개구들(168) 및 제2 개구들(209)을 형성하기 위하여 패터닝되면, 제6 재배선 패시베이션 층(166)이 폴리머 층(201) 위에 성막될 수 있는 것을 예시한다. 실시예에서, 제6 재배선 패시베이션 층(166)은 예컨대, 솔더 레지스트 또는 PBO인 것에 의해, 도 1n에 대하여 상기 설명된 바와 같을 수 있다. 그러나, 임의의 적합한 재료가 이용될 수 있다.
도 2d는 일단 제6 재배선 패시베이션 층(166)이 성막되면, 제6 재배선 패시베이션 층(166)은 제1 개구들(168) 및 제2 개구들(209)을 형성하고 제6 재배선 층(125)의 제5 도전성 라인 부분(164)의 아래 놓인 부분들을 노출시키기 위하여 패터닝될 수 있는 것을 예시한다. 실시예에서, 제6 재배선 패시베이션 층(166)은 도 1o에 대하여 상기 설명된 바와 같이 패터닝될 수 있다. 예를 들어, 제6 재배선 패시베이션 층(166)이 감광성인 실시예에서, 제6 재배선 패시베이션 층(166)은 패터닝된 에너지 소스에 노출되는 그러한 부분들 내에 물리적 변화를 유도하기 위하여 패터닝된 에너지 소스에 노출될 수 있다. 일단 노출되면, 감광성 재료는 제6 재배선 패시베이션 층(166)의 노출되지 않은 부분으로부터 제6 재배선 패시베이션 층(166)의 노출된 부분을 분리하기 위하여 현상될 수 있다. 그러나, 포토리소그래픽 마스킹 및 에칭 프로세스와 같은, 제6 재배선 패시베이션 층(166)을 패터닝하는 임의의 적합한 방법이 이용될 수 있다.
도 2e는 제1 개구들(168) 및 제2 개구들(209) 내의 선택적 금속 피니쉬(171)의 배치를 예시한다. 실시예에서, 선택적 금속 피니쉬(171)는 도 1p에 대하여 상기 설명된 바와 같이 배치될 수 있다. 예를 들어, 금속 피니쉬(171)는 도금 프로세스로 수행된 ENEPIG 구조물일 수 있다. 그러나, 임의의 적합한 프로세스가 이용될 수 있다.
도 2f는 일단 제6 재배선 패시베이션 층(166)이 성막되고 패터닝되면, 제1 외부 연결부들(131)이 제6 재배선 층(125)의 제5 도전성 라인 부분(164)과 전기적으로 연결되도록 제1 개구들(168)에 배치 또는 형성되는 것을 예시한다. 실시예에서, 제1 외부 연결부들(131)은 도 1q에 대하여 상기 설명된 바와 같이 배치될 수 있다. 예를 들어, 임의의 적합한 방법이 이용될 수 있지만, 제1 외부 연결부들(131)은 볼 드롭 방법을 사용하여 배치될 수 있다.
도 2f는 제2 외부 연결부들(203)의 제2 개구들(209)로의 배치를 추가로 예시한다. 실시예에서, 제2 외부 연결부들(203)은 제1 외부 연결부들(131)과 상이한 타입의 외부 연결부일 수 있다. 예를 들어, 제1 외부 연결부들(131)이 솔더 볼들인 실시예에서, 제2 외부 연결부들(203)은 마이크로범프들, 솔더 범프들, 또는 구리 스터드들일 수 있다. 제2 외부 연결부들(203)이 마이크로범프인 실시예에서, 제2 외부 연결부들(203)은 약 8 ㎛ 내지 약 100 ㎛의 직경을 가질 수 있고, 제2 외부 연결부들(203)은 볼 드롭 방법 또는 도금 방법을 이용하여 배치될 수 있다. 그러나, 임의의 적합한 타입의 외부 연결부 및 제조 방법이 이용될 수 있다.
선택적으로, 원한다면, 제1 표면 디바이스(207)가 제2 외부 연결부들(203) 상에 장착될 수 있다. 실시예에서, 제1 표면 디바이스(207)는 추가적인 기능 또는 프로그래밍을 제공하는데 사용될 수 있다. 실시예에서, 제1 표면 디바이스(207)는 제1 반도체 디바이스(101), 제2 반도체 디바이스(103), 및 메모리 스택(105)에 연결되어 함께 이용되기를 원하는 저항기들, 인덕터들, 커패시터들, 점퍼들, 이들의 조합들 등과 같은 수동 디바이스들을 포함하는 표면 실장 디바이스(SMD, surface mount device) 또는 집적 수동 디바이스(IPD, integrated passive device)일 수 있다.
도 2g는 제1 반도체 디바이스(101), 제2 반도체 디바이스(103), 및 메모리 스택(105)으로부터 캐리어 웨이퍼(102)를 분리하는 것을 예시한다. 실시예에서, 캐리어 웨이퍼(102)는 도 1r에 대하여 상기 설명된 바와 같이 분리될 수 있다. 예를 들어, 접착 재료는 자신의 접착성의 적어도 일부가 손실되도록 변형될 수 있으며, 그 후 접착 재료 및 캐리어 웨이퍼(102)는 제거될 수 있다. 그러나, 캐리어 웨이퍼(102)를 분리하는 임의의 적합한 방법이 이용될 수 있다.
도 2h는 구조물의 싱귤레이션을 예시한다. 실시예에서, 싱귤레이션은 도 1s에 대하여 상기 설명된 바와 같이 수행될 수 있다. 예를 들어, 톱날은 구조물의 상이한 부분들을 톱질하고 분리시키는데 이용될 수 있다. 그러나, 구조물을 싱귤레이팅하기 위한 임의의 적합한 방법이 이용될 수 있다.
도 2i는 지지 기판(135)에 대한 제1 외부 연결부들(131)의 본딩을 예시한다. 실시예에서, 지지 기판(135)은 도 1t에 대하여 상기 설명된 바와 같을 수 있다. 그러나, 임의의 적합한 기판이 이용될 수 있다.
도 3은 도 1a 내지 도 1g에 설명된 프로세스가 완료된 후에 이용될 수 있는 또 다른 실시예를 예시한다. 그러나, 이 실시예에서, 복합 유전체 층을 형성하기 위하여 제1 복합 유전체 재료(144) 및 제2 복합 유전체 재료(146)를 성막하는 대신에, 제2 복합 유전체 재료(146)는 제1 복합 유전체 재료(144) 없이 성막된다. 이로써, (도 1a 내지 도 1l에 대하여 상기 설명된 바와 같이) 복합 재배선 층(117)을 형성하는 대신에, 중간 재배선 층(301)이 대신 형성된다.
실시예에서, 제3 재배선 층(115)의 제3 도전성 비아(140)용 재료의 형성 동안, 중간 재배선 층(301)의 중간 도전성 라인(303)이 형성된다. 실시예에서, 도 1g에 대하여 상기 설명된 바와 같이, 제3 재배선 층(115)의 제3 도전성 비아(140) 및 중간 재배선 층(301)의 중간 도전성 라인(303)은 제3 재배선 층(115)의 제3 도전성 비아(140) 및 복합 재배선 층(117)의 제3 도전성 라인 부분(142)의 형성과 유사하게 형성될 수 있다.
그러나, 일단 중간 재배선 층(301)의 중간 도전성 라인(303)이 형성되면, 이 실시예에서, 제2 복합 유전체 재료(146)는 중간 재배선 층(301)의 중간 도전성 라인(303) 상에 직접 성막된다. 예를 들어, 제2 복합 유전체 재료(146)는 아지노모토 빌드 업 필름 또는 내부에 필러 또는 섬유를 갖는 프리프레그 재료일 수 있다. 실시예에서, 제2 복합 유전체 재료(146)는 약 5 ㎛와 같은, 약 1 ㎛ 내지 약 30 ㎛의 두께로 형성될 수 있다. 그러나, 임의의 적합한 두께가 이용될 수 있다.
도 3은 일단 제2 복합 유전체 재료(146)가 중간 재배선 층(301)의 중간 도전성 라인(303)과 직접 접촉하여 성막되면, 비아들(137)이 복합 재배선 층(117)의 제3 도전성 라인 부분(142)과 접촉하게 하기 위하여 제2 복합 유전체 재료(146)를 관통하여 형성될 수 있는 것을 부가적으로 예시한다. 실시예에서, 비아들(137)은 도 1i 내지 도 1l에 대하여 상기 설명된 바와 같이 형성될 수 있다. 예를 들어, 제2 복합 유전체 재료(146)는 예를 들어 레이저 드릴 프로세스를 사용하여 패터닝될 수 있고, 시드 층은 성막되고, 포토레지스트는 성막 및 패터닝되며, 도전성 재료가 개구들에 도금되고, 포토레지스트는 제거되며, 시드 층의 노출된 부분들은 제거된다.
도 3은 도 1l 내지 도 1q에 대하여 상기 설명된 바와 같이, 일단 중간 재배선 층(301)이 형성되면, 제4 재배선 층(121), 제5 재배선 층(123), 및 제6 재배선 층(125)이 중간 재배선 층(301) 위에 형성될 수 있는 것을 부가적으로 예시한다. 특히, 제4 재배선 층(121) 및 제5 재배선 층(123)이 형성되고, 제6 재배선 패시베이션 층(166)(예를 들어, 솔더 마스크 또는 PBO)이 배치되고 패터닝되며, 제1 외부 연결부들(131)은 제6 재배선 패시베이션 층(166)을 통해 그리고 제6 재배선 층(125)의 제5 도전성 라인 부분(164)와 전기적으로 연결되어 배치된다.
도 4는 도 3과 관련하여 상기 설명된 바와 같이 중간 재배선 층(301)을 이용하는 또 다른 실시예를 예시한다. 그러나, 이 실시예에서, 도 1a 내지 도 1s에 대해 상기 설명된 바와 같이 (제6 재배선 패시베이션 층(166)이 제5 재배선 패시베이션 층(160) 상에 직접 형성되는) 제6 재배선 층(125)을 이용하는 대신에, 제6 재배선 층(125)은 제5 재배선 패시베이션 층(160) 상에 직접 형성되는 폴리머 층(201)을 포함한다. 실시예에서, 폴리머 층(201)은 도 2a에 대하여 상기 설명된 바와 같이 성막될 수 있다.
또한, 실시예에서, 제6 재배선 패시베이션 층(166)이 성막되고 패터닝되기 전에, 폴리머 층(201)이 성막되고 패터닝되어 제1 개구들(168) 및 제2 개구들(209)을 형성한다. 또한, 각각 제1 외부 연결부들(131) 및 제2 외부 연결부들(203)과 같은 상이한 타입의 외부 연결부들을 수용하기 위하여 제1 개구들(168) 및 제2 개구들(209)은 각각 제1 폭(W1) 및 제2 폭(W2)을 갖도록 패터닝된다.
도 4는 일단 폴리머 층(201)이 형성되고 패터닝되면, 제6 재배선 패시베이션 층(166)이 성막되고 패터닝될 수 있고, 제1 외부 연결부들(131) 및 제2 외부 연결부들(203)이 배치되거나 형성될 수 있으며, 제1 표면 디바이스(207)는 제2 외부 연결부들(203)에 연결될 수 있는 것을 추가로 예시한다. 실시예에서, 도 2c 내지 도 2h에 대하여 상기 설명된 바와 같이, 제6 재배선 패시베이션 층(166)이 성막되고 패터닝될 수 있고, 제1 외부 연결부들(131) 및 제2 외부 연결부들(203)이 배치 또는 형성될 수 있으며, 제1 표면 디바이스(207)는 제2 외부 연결부들(203)에 연결될 수 있다. 그러나, 임의의 적합한 방법들이 이용될 수 있다.
도 5a 내지 도 5b는 제1 반도체 디바이스(101) 및 제2 반도체 디바이스(103)가 적층된 일련의 반도체 디바이스들의 일부인 또 다른 실시예를 예시한다. 예를 들어, 일 실시예에서 제1 반도체 디바이스(101)는 적층형 구성으로 제3 반도체 디바이스(501)와 적층될 수 있다. 몇몇 실시예들에서, 제1 반도체 디바이스(101)는 또한 제1 반도체 다이(101)로도 지칭되고, 제2 반도체 디바이스(103)는 또한 제2 반도체 다이(103)로 지칭되고, 제3 반도체 디바이스(501)는 또한 제3 반도체 다이(501)로도 지칭된다. 실시예에서, 제3 반도체 디바이스(501)는 시스템-온-칩, 그래픽 다이, MEMS 다이, 센서 다이, 포토닉 다이, 메모리 다이, 다른 로직 다이들, 이들의 조합들 등인 것과 같이, 원하는 기능을 위해 설계되고, 제3 기판, 제3 능동 디바이스들, 제3 금속 배선 층들, 제3 콘택 패드들, 제3 패시베이션 층, 및 제4 외부 커넥터들(도 5a에서는 간략화를 위해 이들 중 어느 것도 예시되지 않음)을 포함할 수 있다. 실시예에서, 제3 기판, 제3 능동 디바이스들, 제3 금속 배선 층들, 제3 콘택 패드들, 제3 패시베이션 층, 및 제3 외부 커넥터들은 제1 기판, 제1 능동 디바이스들, 제1 금속 배선 층들, 제1 콘택 패드들, 제1 패시베이션 층(110), 및 제1 외부 커넥터들(112)과 유사할 수 있으나, 이들은 또한 상이할 수 도 있다.
부가적으로, 이 실시예에서, 제1 반도체 디바이스(101)는 또한 제1 외부 커넥터들(112)과 함께 형성된 제7 재배선 층(503)을 포함할 수 있다. 실시예에서, 제7 재배선 층(503)은 도 1a 내지 도 1s에 대한 상기 설명 중 임의의 것에서 설명된 바와 같이 형성될 수 있다. 예를 들어, 패시베이션 층이 성막될 수 있고, 개구가 패시베이션 층 내에 형성될 수 있고, 도전성 재료가 도금되어 비아 및 도전성 라인을 형성할 수 있으며, 이는 다른 유전체 층에 의해 그 후 커버될 수 있다. 그러나, 임의의 적합한 방법 또는 재료가 이용될 수 있다.
일단 제7 재배선 층(503)이 형성되면, 제1 인터포저 관통 비아(TIV, through interposer via)들(505)이 제7 재배선 층(503) 상에 형성될 수 있다. 실시예에서, 제1 TIV들(505)은 초기에 제7 재배선 층(503) 위에 시드 층(도 5a에 별도로 예시되지 않음)을 배치함으로써 형성될 수 있다. 실시예에서, 시드 층은 후속 프로세싱 단계들 동안 더 두꺼운 층의 형성을 보조하는 도전성 재료의 얇은 층이다. 시드 층은 티타늄 층에 이은 구리 층을 포함할 수 있으나, 단일 구리 층과 같은 임의의 다른 적합한 재료 또는 재료들의 조합들이 또한 사용될 수 있다. 시드 층은 희망하는 재료들에 따라, 스퍼터링, 증발, 또는 PECVD 프로세스들과 같은 프로세스들을 사용하여 생성될 수 있다.
일단 시드 층이 형성되면, 시드 층 위에 포토레지스트의 배치 및 패터닝이 수행된다. 실시예에서, 포토레지스트는 예를 들어, 스핀 코팅 기법을 사용하여 약 50 ㎛ 내지 약 250 ㎛의 높이로 시드 층 상에 배치될 수 있다. 일단 제 위치에 있게 되면, 포토레지스트는 화학 반응을 유도하도록 포토레지스트를 패터닝된 에너지 소스(예를 들어, 패터닝된 광원)에 노출시킴으로써 패터닝될 수 있고, 이에 의해 패터닝된 광원에 노출된 포토레지스트의 그러한 부분들에 물리적 변화를 유발할 수 있다. 현상액은 그 후 노출된 포토레지스트에 도포되어, 물리적 변화들을 이용하고, 원하는 패턴에 따라 포토레지스트의 노출된 부분 또는 포토레지스트의 노출되지 않은 부분을 선택적으로 제거한다.
실시예에서, 포토레지스트에 형성된 패턴은 제1 TIV들(505)에 대한 패턴이다. 제1 TIV들(505)은 제3 반도체 디바이스(501)가 최종 제품에 위치되길 원하는 장소 주위에 위치되도록 하는 배치로 형성된다. 그러나, 제1 TIV들(505)의 패턴에 대한 임의의 적합한 배열은, 예컨대, 제3 반도체 디바이스(501)에 대한 위치의 단일 측 상에 위치되는 것에 의해 또한 이용될 수 있다.
실시예에서, 제1 TIV들(505)은 포토레지스트 내에 형성되고, 구리, 텅스텐, 다른 도전성 금속들 등과 같은 하나 이상의 도전성 재료를 포함하며, 예를 들어 전기 도금, 무전해 도금 등에 의해 형성될 수 있다. 실시예에서, 전기 도금 프로세스가 사용되어 시드 층 및 포토레지스트가 전기 도금 용액에 잠기거나 침지된다. 시드 층 표면은 전기 도금 프로세스에서 시드 층이 캐소드로서 기능하도록 외부 DC 전원 장치의 음극 측에 전기적으로 연결된다. 구리 애노드와 같은 고체 도전성 애노드는 또한 용액에 침지되고, 전원 장치의 양극 측에 부착된다. 애노드로부터의 원자는 용액에 용해되고, 그로부터 캐소드, 예를 들어 시드 층은 용해된 원자를 얻어, 포토레지스트의 개구 내에 시드 층의 노출된 도전성 영역을 도금한다.
일단 제1 TIV들(505)이 포토레지스트 및 시드 층을 사용하여 형성되면, 포토레지스트는 적합한 제거 프로세스를 사용하여 제거될 수 있다. 실시예에서, 포토레지스트를 제거하기 위해 플라즈마 애싱 프로세스가 사용될 수 있으며, 이에 의해 포토레지스트의 온도는 포토레지스트가 열분해를 경험할 때까지 증가될 수 있고 제거될 수 있다. 그러나, 습식 스트립(wet strip)과 같은 임의의 다른 적합한 프로세스가 대안적으로 이용될 수 있다. 포토레지스트의 제거는 시드 층의 아래 놓인 부분들을 노출시킬 수 있다.
일단 노출되면, 시드 층의 노출된 부분들의 제거가 수행될 수 있다. 실시예에서, 시드 층의 노출된 부분들(예를 들어, 제1 TIV들(505)에 의해 커버되지 않는 부분들)은 예를 들어, 습식 또는 건식 에칭 프로세스에 의해 제거될 수 있다. 예를 들어, 건식 에칭 프로세스에서, 반응물들은 마스크로서 제1 TIV들(505)을 사용하여 시드 층 쪽으로 지향될 수 있다. 또 다른 실시예에서, 에천트들은 시드 층의 노출된 부분을 제거하기 위하여 스프레잉되거나 또는 다른 방식으로 시드 층과 접촉하게 될 수 있다. 시드 층의 노출된 부분이 에칭된 후에, 제7 재배선 층(503)의 일부는 제1 TIV들(505) 사이에서 노출된다.
제1 TIV들(505)이 형성되면, 제3 반도체 디바이스(501)는 예를 들어, 픽앤 플레이스(pick and place) 프로세스를 사용하여 제1 반도체 디바이스(101)에 부착될 수 있다. 실시예에서, 제3 반도체 디바이스(501)는 제1 다이 부착 필름(DAF)(517)을 사용하여 부착될 수 있다. 실시예에서, 제1 다이 부착 필름(517)은 에폭시 수지, 페놀 수지, 아크릴 고무, 실리카 충전제, 또는 이들의 조합이며, 라미네이션 기법을 사용하여 도포된다. 그러나, 임의의 다른 적합한 대안적인 재료 및 형성 방법이 대안적으로 이용될 수 있다.
도 5a는 추가로 제2 반도체 디바이스(103) 상의 제8 재배선 층(519)의 형성 뿐만 아니라 제8 재배선 층(519)과 공동으로 제8 재배선 층(519) 위의 제2 TIV들(509)의 형성을 예시한다. 실시예에서, 제8 재배선 층(519) 및 제2 TIV들(509)은 제7 재배선 층(503) 및 제1 TIV들(505)에 대하여 상기 설명된 바와 같이 형성될 수 있다. 그러나, 임의의 적합한 방법들이 이용될 수 있다.
또한, 일단 제2 TIV들(509)이 형성되면, 제4 반도체 디바이스(507)가 제8 재배선 층(519)에 부착될 수 있다. 몇몇 실시예들에서, 제4 반도체 디바이스(507)는 제4 반도체 다이(507)로도 또한 지칭된다. 실시예에서, 제4 반도체 디바이스(507)는 시스템-온-칩, 그래픽 다이, MEMS 다이, 센서 다이, 포토닉 다이, 메모리 다이, 다른 로직 다이들, 이들의 조합들 등인 것과 같이, 원하는 기능을 위해 설계되고, 제4 기판, 제4 능동 디바이스들, 제4 금속 배선 층들, 제4 콘택 패드들, 제4 패시베이션 층, 및 제5 외부 커넥터들(도 5a에서는 간략화를 위해 이들 중 어느 것도 예시되지 않음)을 포함할 수 있다. 실시예에서, 제4 기판, 제4 능동 디바이스들, 제4 금속 배선 층들, 제4 콘택 패드들, 제4 패시베이션 층, 및 제4 외부 커넥터들은 제1 기판, 제1 능동 디바이스들, 제1 금속 배선 층들, 제1 콘택 패드들, 제1 패시베이션 층(110), 및 제1 외부 커넥터들(112)과 유사할 수 있으나, 이들은 또한 상이할 수도 있다.
실시예에서, 제4 반도체 디바이스(507)는 예를 들어, 픽 앤 플레이스 프로세스를 사용하여 제2 다이 부착 필름(DAF)(513)을 사용하여 부착될 수 있다. 실시예에서, 제2 다이 부착 필름(513)은 예컨대 에폭시 수지, 페놀 수지, 아크릴 고무, 실리카 충전제, 또는 이들의 조합인 것에 의해 제1 다이 부착 필름(517)과 유사할 수 있고, 라미네이션 기법을 사용하여 도포된다. 그러나, 임의의 다른 적합한 대안적인 재료 및 형성 방법이 대안적으로 이용될 수 있다.
도 5a는 제3 TIV들(511)이 제5 반도체 디바이스(515) 상에 형성될 수 있는 것을 또한 예시한다. 실시예에서, 제5 반도체 디바이스(515)는 시스템-온-칩, 그래픽 다이, MEMS 다이, 센서 다이, 포토닉 다이, 메모리 다이, 다른 로직 다이들, 이들의 조합들 등인 것과 같이, 원하는 기능을 위해 설계되고, 제5기판, 제5 능동 디바이스들, 제5 금속 배선 층들, 제5 콘택 패드들, 제5 패시베이션 층, 및 제6 외부 커넥터들(도 5a에서는 간략화를 위해 이들 중 어느 것도 예시되지 않음)을 포함할 수 있다. 실시예에서, 제5 기판, 제5 능동 디바이스들, 제5 금속 배선 층들, 제5 콘택 패드들, 제5 패시베이션 층, 및 제6 외부 커넥터들은 제1 기판, 제1 능동 디바이스들, 제1 금속 배선 층들, 제1 콘택 패드들, 제1 패시베이션 층(110), 및 제1 외부 커넥터들(112)과 유사할 수 있으나, 이들은 또한 상이할 수도 있다.
제3 TIV들(511)은 제5 반도체 디바이스(515) 상에 형성될 수 있다. 실시예에서, 제3 TIV들(511)은 제1 TIV들(505)에 대하여 상기 설명된 바와 같이 형성될 수 있다. 그러나, 실시예에서, 재배선 층이 원한다면 형성될 수 있지만, 제3 TIV들(511)은 개재되는 재배선 층 없이 제5 반도체 디바이스(515) 상에 직접 형성된다.
도 5a는 제1 반도체 디바이스(101), 제2 반도체 디바이스(103), 제3 반도체 디바이스(501), 제4 반도체 디바이스(507), 및 제5 반도체 디바이스(515)의 캡슐화를 추가로 예시한다. 실시예에서, (그들의 대응 TIV들과 함께) 제1 반도체 디바이스(101), 제2 반도체 디바이스(103), 제3 반도체 디바이스(501), 제4 반도체 디바이스(507), 및 제5 반도체 디바이스(515)는 도 1b에 대하여 상기 설명된 바와 같이 캡슐화될 수 있다. 예를 들어, 제1 반도체 디바이스(101), 제2 반도체 디바이스(103), 제3 반도체 디바이스(501), 제4 반도체 디바이스(507), 및 제5 반도체 디바이스(515)는 몰딩 챔버에 배치될 수 있고, 주입되거나 또는 다른 방식으로 배치되어 제1 반도체 디바이스(101), 제2 반도체 디바이스(103), 제3 반도체 디바이스(501), 제4 반도체 디바이스(507), 및 제5 반도체 디바이스(515)를 캡슐화할 수 있다.
또한, 일단 인캡슐런트(107)가 배치되면, 인캡슐런트(107)는 제3 반도체 디바이스(501), 제1 TIV들(505), 제4 반도체 디바이스(507), 제2 TIV들(509), 및 제3 TIV들(511)을 노출시키기 위하여 평탄화될 수 있다. 실시예에서, 임의의 적합한 평탄화 프로세스가 이용될 수 있지만, 평탄화는 화학 기계적 연마 프로세스를 사용하여 수행될 수 있다.
도 5b는 일단 제3 반도체 디바이스(501), 제1 TIV들(505), 제4 반도체 디바이스(507), 제2 TIV들(509), 및 제3 TIV들(511)이 노출되면, 제1 재배선 층(111)이 제3 반도체 디바이스(501), 제1 TIV들(505), 제4 반도체 디바이스(507), 제2 TIV들(509), 및 제3 TIV들(511)과 물리적 및 전기적으로 연결되어 형성될 수 있는 것을 예시한다. 또한, 제1 외부 연결부들(131) 및 제2 외부 연결부들(203)을 갖는 제2 재배선 층(113), 제3 재배선 층(115), 중간 재배선 층(301), 제4 재배선 층(121), 제5 재배선 층(123) 및 제6 재배선 층(125)이 형성될 수 있고, 구조물은 지지 기판(예를 들어, 인쇄 회로 보드)(135)에 부착될 수 있다.
도 6은 제1 반도체 디바이스(101)가 제3 반도체 디바이스(501)와 적층 구성인 또 다른 실시예를 예시한다. 그러나, 이 실시예에서는, 제3 반도체 디바이스(501)가 다이 부착 필름을 사용하여 제1 반도체 디바이스(101)에 연결되는 대신에, 제7 재배선 층(503)이 존재하지 않고 제3 반도체 디바이스(501)가 페이스-투-페이스(face-to-face) 구성으로 제1 반도체 디바이스(101)에 본딩될 수 있다. 특정 실시예에서, 제3 반도체 디바이스는 외부 연결부들 사이의 직접 구리-대-구리 본드를 통해 제1 반도체 디바이스(101)에 본딩된다. 그러나, 유전체 본딩 프로세스 또는 하이브리드 본딩 프로세스와 같은 임의의 적합한 본딩 프로세스가 또한 제1 반도체 디바이스(101)를 제3 반도체 디바이스(501)에 본딩 및 상호연결하는데 이용될 수 있다.
또한, 이 실시예에서는, 제3 반도체 디바이스(501)가 제1 반도체 디바이스(101)와 페이스-투-페이스 구성으로 본딩되기 때문에, 제3 반도체 디바이스(501)는 제3 반도체 디바이스(501)와 제1 재배선 층(111) 사이의 상호연결성을 제공하기 위하여 하나 이상의 기판 관통 비아(601)를 부가적으로 포함할 수 있다. 실시예에서, 기판 관통 비아들(601)은 제3 반도체 기판에 깊은 비아들을 초기에 형성하고 깊은 비아들을 도전성 재료로 채움으로써 형성될 수 있다. 그 후, 제3 반도체 기판은 후면으로부터 씨닝되어 도전성 재료를 노출시키고 기판 관통 비아들을 형성할 수 있다.
유사하게, 제4 반도체 디바이스(507)는 제2 반도체 디바이스(103)에 페이스-투-페이스 구성으로 본딩될 수 있다. 그러한 실시예에서, 제4 반도체 디바이스(507)는 또한 제4 반도체 디바이스(507) 내에 형성된 기판 관통 비아들(601)을 갖는다. 제4 반도체 디바이스(507) 내의 기판 관통 비아들(601)은 제3 반도체 디바이스(501) 내의 기판 관통 비아들(601)과 유사한 방식으로 형성될 수 있다. 그러나, 임의의 적합한 프로세스들이 이용될 수 있다.
부가적으로, 이 실시예에서, 제5 반도체 디바이스(515)는 임의의 대응 관통 비아들 없이 형성될 수 있다. 이로써, 제5 반도체 디바이스(515)는 제1 반도체 디바이스(101)와 제3 반도체 디바이스(501)의 조합된 두께와 동일한 두께를 갖도록 형성될 수 있다. 그러나, 임의의 적합한 두께가 이용될 수 있다.
도 6은 일단 제3 반도체 디바이스(501) 및 제4 반도체 디바이스(507)가 부착되면, 제1 반도체 디바이스(101), 제2 반도체 디바이스(103), 제3 반도체 디바이스(501), 제4 반도체 디바이스(507), 및 제5 반도체 디바이스(515) 주위에 인캡슐런트(107)가 배치될 수 있는 것을 부가적으로 예시한다. 또한, 일단 인캡슐런트(107)가 씨닝되면, 제1 재배선 층(111)은 제3 반도체 디바이스(501), 제1 TIV들(505), 제4 반도체 디바이스(507), 및 제2 TIV들(509)과 물리적 및 전기적으로 연결되어 형성될 수 있다. 또한, 제2 재배선 층(113), 제3 재배선 층(115), 중간 재배선 층(301), 제4 재배선 층(121), 제5 재배선 층(123), 제6 재배선 층(125), 제1 외부 연결부들(131) 및 제2 외부 연결부들(203)이 형성될 수 있고, 구조물은 지지 기판(예를 들어, 인쇄 회로 보드)(135)에 부착될 수 있다.
도 7은 제3 반도체 디바이스(501)가 제8 재배선 층(519) 및 제7 재배선 층(503)의 유무에 관계없이 제1 반도체 디바이스(101)와 페이스-투-페이스로 적층된 구성으로 본딩되는 또 다른 실시예를 예시한다. 그러나, 이 실시예에서는, 제1 반도체 디바이스(101)에만 본딩되는 대신에, 제3 반도체 디바이스(501)는 제1 반도체 디바이스(101) 및 제2 반도체 디바이스(103) 모두에 본딩된다. 이로써, 제3 반도체 디바이스(501)는 제1 반도체 디바이스(101)와 제2 반도체 디바이스(103)를 상호연결한다. 실시예에서, 임의의 적합한 본딩 프로세스가 이용될 수 있지만, 제3 반도체 디바이스(501)는 페이스-투-페이스 직접 구리-대-구리 본딩 프로세스로 본딩될 수 있다.
도 7은 일단 제3 반도체 디바이스(501)가 제1 반도체 디바이스(101) 및 제2 반도체 디바이스(103) 모두에 부착되면, 제1 반도체 디바이스(101), 제2 반도체 디바이스(103), 제3 반도체 디바이스(501), 및 제5 반도체 디바이스(515) 주위에 인캡슐런트(107)가 배치될 수 있는 것을 부가적으로 예시한다. 또한, 일단 인캡슐런트(107)가 씨닝되면, 제1 재배선 층(111)은 제3 반도체 디바이스(501), 제1 TIV들(505), 제2 TIV들(509), 및 제3 TIV들(511)과 물리적 및 전기적으로 연결되어 형성될 수 있다. 또한, 제1 외부 연결부들(131) 및 제2 외부 연결부들(203)을 갖는 제2 재배선 층(113), 제3 재배선 층(115), 중간 재배선 층(301), 제4 재배선 층(121), 제5 재배선 층(123) 및 제6 재배선 층(125)이 형성될 수 있고, 구조물은 지지 기판(예를 들어, 인쇄 회로 보드)(135)에 부착될 수 있다.
본 명세서에 설명된 실시예들을 이용함으로써,보다 큰 패키지 애플리케이션들과 관련된 제한들 중 몇몇을 극복하는 광범위한 구조들이 개발되고 제조될 수 있다. 예를 들어, 본 명세서의 실시예들은 고성능 컴퓨팅 애플리케이션들에서 초대형 패키지 사이즈(예를 들어, 70mm * 70mm보다 큰)를 충족시킬 수 있다. 이것은 100 mmSQ보다 큰 패키지와 같은 훨씬 더 큰 패키지 사이즈들에서도 컴포넌트 및 보드 레벨 테스트 모두에 있어서 여전히 뛰어난 전기적 성능을 유지하면서 신뢰성 위험을 줄이면서 수행될 수 있다.
실시예에 따라, 반도체 디바이스를 제조하는 방법은, 인캡슐런트로 제1 반도체 다이 및 제2 반도체 다이를 캡슐화하는 단계; 인캡슐런트 위에 제1 재배선 층을 형성하는 단계 ― 제1 재배선 층은 제1 유전체 재료를 포함함 ― ; 인캡슐런트 위에 제1 재배선 층과 상이한 제2 재배선 층을 형성하는 단계 ― 제2 재배선 층은 제1 유전체 재료 및 제1 유전체 재료와 상이한 제2 유전체 재료 모두를 포함함 ― ; 및 제2 재배선 층의 제1 유전체 재료 및 제2 재배선 층의 제2 유전체 재료 모두를 관통하여 제1 비아를 형성하는 단계를 포함한다. 실시예에서, 제1 재배선 층을 형성하는 단계는 폴리이미드 재료로서 제1 유전체 재료를 형성한다. 실시예에서, 제1 재배선 층을 형성하는 단계는 아지노모토 빌드 업 필름(Ajinomoto build up film)으로서 제2 유전체 재료를 형성한다. 실시예에서, 제1 재배선 층을 형성하는 단계는 프리프레그 재료(prepreg material)로서 제2 유전체 재료를 형성한다. 실시예에서, 방법은 제1 비아에 볼 그리드 어레이를 전기적으로 연결하는 단계를 더 포함한다. 실시예에서, 볼 그리드 어레이를 전기적으로 연결하는 단계는, 아지노모토 빌드 업 필름의 제1 층을 관통하여 아지노모토 빌드 업 필름의 제2 층과 물리적으로 접촉하도록 볼 그리드 어레이를 연장시키는 단계를 포함한다. 실시예에서, 볼 그리드 어레이를 전기적으로 연결하는 단계는, 아지노모토 빌드 업 필름의 제1 층 및 폴리이미드의 층을 관통하여 볼 그리드 어레이를 연장시키는 단계를 포함한다.
다른 실시예에 따라, 반도체 디바이스를 제조하는 방법은, 인캡슐런트로 제1 반도체 다이 및 제2 반도체 다이를 캡슐화하는 단계; 인캡슐런트 위에 제1 재배선 층을 형성하는 단계 ― 제1 재배선 층을 형성하는 단계는: 인캡슐런트 위에 제1 유전체 재료를 형성하는 단계; 제1 유전체 재료 위에 글루 층을 형성하는 단계; 및 글루 층 위에 제1 도전성 라인을 형성하는 단계를 포함함 ― ; 및 제1 재배선 층 위에 제2 재배선 층을 형성하는 단계 ― 제2 재배선 층을 형성하는 단계는: 제1 유전체 재료와 상이한 제2 유전체 재료를 형성하는 단계; 및 도전성 비아와 제2 유전체 재료 사이에 글루 층 없이, 제2 유전체 재료를 관통하여 도전성 비아를 형성하는 단계를 포함하며, 제2 유전체 재료는 제2 재배선 층의 제1 면으로부터 제2 재배선 층의 제1 면 반대편의 제2 재배선 층의 제2 면까지 연장됨 ― 를 포함한다. 실시예에서, 제2 유전체 재료를 형성하는 단계는 프리프레그 재료를 형성한다. 실시예에서, 제2 유전체 재료를 형성하는 단계는 아지노모토 빌드 업 필름을 형성한다. 실시예에서, 방법은 제2 재배선 층 위에 폴리이미드의 층을 도포하는 단계; 폴리이미드의 층과 물리적으로 접촉하도록 아지노모토 빌드 업 필름의 층을 도포하는 단계; 및 폴리이미드의 층 및 아지노모토 빌드 업 필름의 층 양자 모두를 관통하여 제1 외부 연결부를 배치하는 단계를 더 포함한다. 실시예에서, 방법은 폴리이미드의 층 및 아지노모토 빌드 업 필름의 층 양자 모두를 관통하여 제2 외부 연결부를 배치하는 단계를 더 포함하며, 제2 외부 연결부는 제1 외부 연결부와 상이한 타입의 외부 연결부이다. 실시예에서, 제1 외부 연결부는 볼 그리드 어레이이고, 제2 외부 연결부는 마이크로범프이다. 실시예에서, 방법은 제1 반도체 다이 및 제2 반도체 다이의 캡슐화 이후, 제1 반도체 다이를 제2 반도체 다이와 상호연결하는 단계를 더 포함한다.
또 다른 실시예에 따라, 반도체 디바이스는, 제2 반도체 다이와 분리된 제1 반도체 다이; 제1 반도체 다이 및 제2 반도체 다이를 캡슐화하는 인캡슐런트; 인캡슐런트 위의 제1 재배선 층 ― 제1 재배선 층은: 제1 유전체 층; 제1 유전체 층을 관통하여 연장되는 제1 도전성 비아; 및 제1 유전체 층과 제1 도전성 비아 사이에 위치된 글루 층을 포함함 ― ; 및 제1 재배선 층 위의 제2 재배선 층 ― 제2 재배선 층은: 제2 유전체 층; 및 제2 유전체 층을 관통하여 연장되는 제2 도전성 비아를 포함하고, 제2 도전성 비아는 글루 층이 없음 ― 을 포함한다. 실시예에 따라, 제2 유전체 층은 아지노모토 빌드 업 필름을 포함한다. 실시예에 따라, 제2 유전체 층은 프리프레그 재료를 포함한다. 실시예에 따라, 제2 재배선 층은 폴리이미드의 층을 더 포함하고, 제2 도전성 비아는 폴리이미드의 층을 관통하여 연장된다. 실시예에 따라, 반도체 디바이스는 제2 유전체 층 위의 폴리이미드의 층; 및 폴리이미드의 층과 물리적으로 접촉하는 아지노모토 빌드 업 필름의 층을 더 포함한다. 실시예에 따라, 반도체 디바이스는 폴리이미드의 층을 관통하여 연장되는 볼 그 리드 어레이; 및 폴리이미드의 층을 관통하여 연장되는 마이크로범프를 더 포함한다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 반도체 디바이스를 제조하는 방법에 있어서,
인캡슐런트로 제1 반도체 다이 및 제2 반도체 다이를 캡슐화하는 단계;
상기 인캡슐런트 위에 제1 재배선 층을 형성하는 단계 ― 상기 제1 재배선 층은 제1 유전체 재료를 포함함 ― ;
상기 인캡슐런트 위에 상기 제1 재배선 층과 상이한 제2 재배선 층을 형성하는 단계 ― 상기 제2 재배선 층은 상기 제1 유전체 재료 및 상기 제1 유전체 재료와 상이한 제2 유전체 재료 모두를 포함함 ― ; 및
상기 제2 재배선 층의 상기 제1 유전체 재료 및 상기 제2 재배선 층의 상기 제2 유전체 재료 모두를 관통하여 제1 비아를 형성하는 단계
를 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 2. 실시예 1에 있어서,
상기 제1 재배선 층을 형성하는 단계는 폴리이미드 재료로 상기 제1 유전체 재료를 형성하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 3. 실시예 1에 있어서,
상기 제1 재배선 층을 형성하는 단계는 아지노모토 빌드 업 필름(Ajinomoto build up film)으로 상기 제2 유전체 재료를 형성하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 4. 실시예 1에 있어서,
상기 제1 재배선 층을 형성하는 단계는 프리프레그 재료(prepreg material)로 상기 제2 유전체 재료를 형성하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 5. 실시예 1에 있어서,
상기 제1 비아에 볼 그리드 어레이를 전기적으로 연결하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 6. 실시예 5에 있어서,
상기 볼 그리드 어레이를 전기적으로 연결하는 단계는, 아지노모토 빌드 업 필름의 제1 층을 관통하여 아지노모토 빌드 업 필름의 제2 층과 물리적으로 접촉하도록 상기 볼 그리드 어레이를 연장시키는 단계를 포함하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 7. 실시예 5에 있어서,
상기 볼 그리드 어레이를 전기적으로 연결하는 단계는, 아지노모토 빌드 업 필름의 제1 층 및 폴리이미드의 층을 관통하여 상기 볼 그리드 어레이를 연장시키는 단계를 포함하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 8. 반도체 디바이스를 제조하는 방법에 있어서,
인캡슐런트로 제1 반도체 다이 및 제2 반도체 다이를 캡슐화하는 단계;
상기 인캡슐런트 위에 제1 재배선 층을 형성하는 단계 ― 상기 제1 재배선 층을 형성하는 단계는:
상기 인캡슐런트 위에 제1 유전체 재료를 형성하는 단계;
상기 제1 유전체 재료 위에 글루 층을 형성하는 단계; 및
상기 글루 층 위에 제1 도전성 라인을 형성하는 단계
를 포함함 ― ; 및
상기 제1 재배선 층 위에 제2 재배선 층을 형성하는 단계 ― 상기 제2 재배선 층을 형성하는 단계는:
상기 제1 유전체 재료와 상이한 제2 유전체 재료를 형성하는 단계; 및
도전성 비아와 상기 제2 유전체 재료 사이에 글루 층 없이, 상기 제2 유전체 재료를 관통하여 상기 도전성 비아를 형성하는 단계
를 포함하며, 상기 제2 유전체 재료는 상기 제2 재배선 층의 제1 면으로부터 상기 제2 재배선 층의 제1 면 반대편의 상기 제2 재배선 층의 제2 면까지 연장됨 ―
를 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 9. 실시예 8에 있어서,
상기 제2 유전체 재료를 형성하는 단계는 프리프레그 재료를 형성하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 10. 실시예 8에 있어서,
상기 제2 유전체 재료를 형성하는 단계는 아지노모토 빌드 업 필름을 형성하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 11. 실시예 8에 있어서,
상기 제2 재배선 층 위에 폴리이미드의 층을 도포하는 단계;
상기 폴리이미드의 층과 물리적으로 접촉하도록 아지노모토 빌드 업 필름의 층을 도포하는 단계; 및
상기 폴리이미드의 층 및 상기 아지노모토 빌드 업 필름의 층 양자 모두를 관통하여 제1 외부 연결부를 배치하는 단계
를 더 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 12. 실시예 11에 있어서,
상기 폴리이미드의 층 및 상기 아지노모토 빌드 업 필름의 층 양자 모두를 관통하여 제2 외부 연결부를 배치하는 단계를 더 포함하며, 상기 제2 외부 연결부는 상기 제1 외부 연결부와 상이한 타입의 외부 연결부인 것인, 반도체 디바이스를 제조하는 방법.
실시예 13. 실시예 12에 있어서,
상기 제1 외부 연결부는 상기 제2 외부 연결부의 폭보다 더 큰 폭을 갖는 것인, 반도체 디바이스를 제조하는 방법.
실시예 14. 실시예 8에 있어서,
상기 제1 반도체 다이 및 상기 제2 반도체 다이의 캡슐화 이후, 상기 제1 반도체 다이를 상기 제2 반도체 다이와 상호연결하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 15. 반도체 디바이스에 있어서,
제2 반도체 다이와 분리된 제1 반도체 다이;
상기 제1 반도체 다이 및 상기 제2 반도체 다이를 캡슐화하는 인캡슐런트;
상기 인캡슐런트 위의 제1 재배선 층 ― 상기 제1 재배선 층은:
제1 유전체 층;
상기 제1 유전체 층을 관통하여 연장되는 제1 도전성 비아; 및
상기 제1 유전체 층과 상기 제1 도전성 비아 사이에 위치된 글루 층
을 포함함 ― ; 및
상기 제1 재배선 층 위의 제2 재배선 층 ― 상기 제2 재배선 층은:
제2 유전체 층; 및
상기 제2 유전체 층을 관통하여 연장되는 제2 도전성 비아
를 포함하고, 상기 제2 도전성 비아는 글루 층이 없음 ―
을 포함하는, 반도체 디바이스.
실시예 16. 실시예 15에 있어서,
상기 제2 유전체 층은 아지노모토 빌드 업 필름을 포함하는 것인, 반도체 디바이스.
실시예 17. 실시예 15에 있어서,
상기 제2 유전체 층은 프리프레그 재료를 포함하는 것인, 반도체 디바이스.
실시예 18. 실시예 15에 있어서,
상기 제2 재배선 층은 폴리이미드의 층을 더 포함하고, 상기 제2 도전성 비아는 상기 폴리이미드의 층을 관통하여 연장되는 것인, 반도체 디바이스.
실시예 19. 실시예 15에 있어서,
상기 제2 유전체 층 위의 폴리이미드의 층; 및
상기 폴리이미드의 층과 물리적으로 접촉하는 아지노모토 빌드 업 필름의 층
을 더 포함하는, 반도체 디바이스.
실시예 20. 실시예 19에 있어서,
상기 폴리이미드의 층을 관통하여 연장되는 제1 폭을 갖는 제1 외부 연결부; 및
상기 폴리이미드의 층을 관통하여 연장되는 제2 폭을 갖는 제2 외부 연결부
를 더 포함하며, 상기 제1 폭은 상기 제2 폭보다 더 큰 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    인캡슐런트로 제1 반도체 다이 및 제2 반도체 다이를 캡슐화하는 단계;
    상기 인캡슐런트 위에 제1 재배선(redistribution) 층을 형성하는 단계 ― 상기 제1 재배선 층은 제1 유전체 재료를 포함함 ― ;
    상기 인캡슐런트 위에 상기 제1 재배선 층과 상이한 제2 재배선 층을 형성하는 단계 ― 상기 제2 재배선 층은 상기 제1 유전체 재료 및 상기 제1 유전체 재료와 상이한 제2 유전체 재료 모두를 포함함 ― ; 및
    상기 제2 재배선 층의 상기 제1 유전체 재료 및 상기 제2 재배선 층의 상기 제2 유전체 재료 모두를 관통하여 제1 비아를 형성하는 단계
    를 포함하는, 반도체 디바이스를 제조하는 방법.
  2. 제1항에 있어서,
    상기 제1 재배선 층을 형성하는 단계는 폴리이미드 재료로 상기 제1 유전체 재료를 형성하는 것인, 반도체 디바이스를 제조하는 방법.
  3. 제1항에 있어서,
    상기 제1 재배선 층을 형성하는 단계는 아지노모토 빌드 업 필름(Ajinomoto build up film)으로 상기 제2 유전체 재료를 형성하는 것인, 반도체 디바이스를 제조하는 방법.
  4. 제1항에 있어서,
    상기 제1 재배선 층을 형성하는 단계는 프리프레그 재료(prepreg material)로 상기 제2 유전체 재료를 형성하는 것인, 반도체 디바이스를 제조하는 방법.
  5. 제1항에 있어서,
    상기 제1 비아에 볼 그리드 어레이를 전기적으로 연결하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  6. 제5항에 있어서,
    상기 볼 그리드 어레이를 전기적으로 연결하는 단계는, 아지노모토 빌드 업 필름의 제1 층을 관통하여 아지노모토 빌드 업 필름의 제2 층과 물리적으로 접촉하도록 상기 볼 그리드 어레이를 연장시키는 단계를 포함하는 것인, 반도체 디바이스를 제조하는 방법.
  7. 제5항에 있어서,
    상기 볼 그리드 어레이를 전기적으로 연결하는 단계는, 아지노모토 빌드 업 필름의 제1 층 및 폴리이미드의 층을 관통하여 상기 볼 그리드 어레이를 연장시키는 단계를 포함하는 것인, 반도체 디바이스를 제조하는 방법.
  8. 반도체 디바이스를 제조하는 방법에 있어서,
    인캡슐런트로 제1 반도체 다이 및 제2 반도체 다이를 캡슐화하는 단계;
    상기 인캡슐런트 위에 제1 재배선 층을 형성하는 단계 ― 상기 제1 재배선 층을 형성하는 단계는:
    상기 인캡슐런트 위에 제1 유전체 재료를 형성하는 단계;
    상기 제1 유전체 재료 위에 글루 층을 형성하는 단계; 및
    상기 글루 층 위에 제1 도전성 라인을 형성하는 단계
    를 포함함 ― ; 및
    상기 제1 재배선 층 위에 제2 재배선 층을 형성하는 단계 ― 상기 제2 재배선 층을 형성하는 단계는:
    상기 제1 유전체 재료와 상이한 제2 유전체 재료를 형성하는 단계; 및
    도전성 비아와 상기 제2 유전체 재료 사이에 글루 층 없이, 상기 제2 유전체 재료를 관통하여 상기 도전성 비아를 형성하는 단계
    를 포함하며, 상기 제2 유전체 재료는 상기 제2 재배선 층의 제1 면으로부터 상기 제2 재배선 층의 제1 면 반대편의 상기 제2 재배선 층의 제2 면까지 연장됨 ―
    를 포함하는, 반도체 디바이스를 제조하는 방법.
  9. 제8항에 있어서,
    상기 제2 재배선 층 위에 폴리이미드의 층을 도포하는 단계;
    상기 폴리이미드의 층과 물리적으로 접촉하도록 아지노모토 빌드 업 필름의 층을 도포하는 단계; 및
    상기 폴리이미드의 층 및 상기 아지노모토 빌드 업 필름의 층 양자 모두를 관통하여 제1 외부 연결부를 배치하는 단계
    를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  10. 반도체 디바이스에 있어서,
    제2 반도체 다이와 분리된 제1 반도체 다이;
    상기 제1 반도체 다이 및 상기 제2 반도체 다이를 캡슐화하는 인캡슐런트;
    상기 인캡슐런트 위의 제1 재배선 층 ― 상기 제1 재배선 층은:
    제1 유전체 층;
    상기 제1 유전체 층을 관통하여 연장되는 제1 도전성 비아; 및
    상기 제1 유전체 층과 상기 제1 도전성 비아 사이에 위치된 글루 층
    을 포함함 ― ; 및
    상기 제1 재배선 층 위의 제2 재배선 층 ― 상기 제2 재배선 층은:
    제2 유전체 층; 및
    상기 제2 유전체 층을 관통하여 연장되는 제2 도전성 비아
    를 포함하고, 상기 제2 도전성 비아는 글루 층이 없음 ―
    을 포함하는, 반도체 디바이스.
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