KR20150030134A - 버퍼 층 내의 가이딩 트렌치를 갖는 집적 팬아웃 구조 - Google Patents

버퍼 층 내의 가이딩 트렌치를 갖는 집적 팬아웃 구조 Download PDF

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KR20150030134A
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포-하오 차이
펭-쳉 수
리-휴이 쳉
쥬이-핀 헝
진-쳉 린
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

하부 패키지는 몰딩 컴파운드, 몰딩 컴파운드 위에 이와 접촉하는 버퍼 층, 및 몰딩 컴파운드를 통해 관통하는 쓰루 비아를 포함한다. 디바이스 다이가 몰딩 컴파운드에 몰딩된다. 가이딩 트렌치가 버퍼 층의 상부 표면으로부터 버퍼 층 안으로 연장하며, 가이딩 트렌치는 디바이스 다이에 오정렬되어 있다.

Description

버퍼 층 내의 가이딩 트렌치를 갖는 집적 팬아웃 구조{INTEGRATED FAN-OUT STRUCTURE WITH GUIDING TRENCHES IN BUFFET LAYER}
본 발명은 반도체 분야에 관한 것이다.
반도체 기술의 발전에 따라, 반도체 칩/다이가 점점 더 작아지고 있다. 그 동안 더 많은 기능들이 반도체 다이 안에 집적되어야 한다. 따라서, 반도체 다이는 점점 더 많은 수의 I/O 패드가 더 작은 영역 안에 패킹되게 하여야 하며, I/O 패드의 밀도는 시간이 지남에 따라 빠르게 증가한다. 그 결과, 반도체 다이의 패키징은 더욱 어렵게 되었고, 이는 패키징 수율에 악영향을 미친다.
종래의 패키징 기술은 2가지 카테고리로 나누어질 수 있다. 첫 번째 카테고리에서, 웨이퍼 상의 다이들은 쏘잉되기(sawed) 전에 패키징된다. 이 패키징 기술은 더 큰 처리량과 더 적은 비용과 같은 일부 이로운 특징을 갖는다. 또한, 적은 언더필(underfill) 또는 몰딩 컴파운드가 필요하다. 그러나, 이 패키징 기술은 또한 단점도 갖는다. 전술한 바와 같이, 다이의 크기가 점점 더 작아지고 있으며, 각각의 패키지는 오로지 각각의 다이의 I/O 패드들이 각자의 다이의 표면 바로 위의 영역에 한정되는 팬인(fan-in) 유형의 패키지일 수 있다. 다이의 제한된 영역과 함께, I/O 패드의 피치(pitch)의 제한으로 인해 I/O 패드의 수는 제한된다. 패드의 피치가 감소된다면, 솔더 브릿지(solder bridge)가 발생할 수 있다. 또한, 고정된 볼 크기 요건 하에, 솔더 볼은 특징 크기를 가져야 하며, 이는 이어서 다이의 표면 상에 패키징될 수 있는 솔더 볼의 수를 제한한다.
패키징의 다른 카테고리에서는, 다이들이 패키징되기 전에 웨이퍼로부터 쏘잉되며, "KGD(Known-good-dies)"만 패키징된다. 이 패키징 기술의 이로운 특징은 팬아웃(fan-out) 패키지를 형성할 수 있는 가능성이며, 이는 다이 상의 I/O 패드들이 다이보다 더 큰 영역으로 재분배될 수 있고 따라서 다이의 표면 상에 패킹되는 I/O 패드의 수가 증가될 수 있음을 의미한다.
하부 패키지는 몰딩 컴파운드, 몰딩 컴파운드 위에 이와 접촉하는 버퍼 층, 및 몰딩 컴파운드를 통해 관통하는 쓰루 비아를 포함한다. 디바이스 다이가 몰딩 컴파운드에 몰딩된다. 가이딩 트렌치가 버퍼 층의 상부 표면으로부터 버퍼 층 안으로 연장하며, 가이딩 트렌치는 디바이스 다이에 오정렬되어 있다.
본 실시예 및 이의 이점의 보다 완전한 이해를 위해, 이제 첨부 도면과 함께 취한 다음의 설명을 참조한다.
도 1 내지 도 13은 일부 예시적인 실시예에 따른 TIV(Through Integrated fan-out Via) 패키지의 제조에 있어서의 중간 단계들의 단면도들이다.
도 14a 및 도 14b는 일부 예시적인 실시예에 따른 TIV 패키지의 단면도 및 평면도를 각각 예시한다.
도 15는 TIV 패키지와 상부 패키지의 결합을 예시한다.
도 16은 일부 대안의 예시적인 실시예에 따라 TIV 패키지와 상부 패키지 사이의 갭 안으로 언더필을 공급하는 것을 예시한다.
본 개시의 실시예를 형성하고 사용하는 것이 아래에 보다 상세하게 설명된다. 그러나, 실시예는 광범위하게 다양한 구체적 상황에서 구현될 수 있는 많은 적용 가능한 개념을 제공하는 것임을 알아야 한다. 설명되는 구체적 실시예는 예시적인 것이며, 본 개시의 범위를 한정하지 않는다.
다양한 예시적인 실시예에 따라 쓰루 비아(through-via)를 포함하는 InFO(Integrated Fan-Out) 패키지 및 이의 형성 방법이 제공된다. InFO 패키지를 형성하는 중간 단계들이 예시된다. 실시예의 변형이 설명된다. 다양한 도면 및 예시적인 실시예 전반에 걸쳐, 유사한 참조 번호는 유사한 구성요소를 지정하는데 사용된다.
도 1 내지 도 16은 일부 예시적인 실시예에 따라 패키지 구조를 제조하는데 있어서 중간 단계의 단면도들이다. 도 1을 참조하면, 캐리어(20)가 제공되고, 접착 층(22)이 캐리어(20) 상에 배치된다. 캐리어(20)는 블랭크(blank) 유리 캐리어, 블랭크 세라믹 캐리어 등일 수 있다. 접착 층(22)은 UV(Ultra-Violet) 글루, LTHC(Light-to-Heat Conversion) 글루 등과 같은 접착제로 형성될 수 있지만, 다른 유형의 접착제도 사용될 수 있다.
도 2를 참조하면, 버퍼 층(24)이 접착 층(22) 위에 형성된다. 버퍼 층(24)은 유전체 층이고, 폴리머를 포함하는 폴리머 층일 수 있다. 폴리머는 예를 들어, 폴리이미드, PBO(PolyBenzOxazole), BCB(BenzoCycloButene), ABF(Ajinomoto Buildup Film), SR(Solder Resist film) 등일 수 있다. 버퍼 층(24)은 균일한 두께를 갖는 평면 층이며, 두께 T1은 약 2 ㎛보다 더 클 수 있고, 약 2 ㎛ 내지 약 40 ㎛일 수 있다. 버퍼 층(24)의 상부 및 하부 표면은 또한 평면이다.
예를 들어 물리적 기상 증착(PVD; Physical Vapor Deposition) 또는 금속박 라미네이팅(metal foil laminating)을 통해, 시드 층(26)이 폴리머 층(24) 상에 형성된다. 시드 층(26)은 구리, 구리 합금, 알루미늄, 티타늄, 티타늄 합금, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 시드 층(26)은 티타늄 층(26A) 및 티타늄 층(26A) 위의 구리 층(26B)을 포함한다. 대안의 실시예에서, 시드 층(26)은 구리 층이다.
도 3을 참조하면, 포토 레지스트(28)가 시드 층(26) 위에 도포되고, 그 다음 패터닝된다. 그 결과, 포토 레지스트(28)에 개구(30)가 형성되며, 이를 통해 시드 층(26)의 일부 부분이 노출된다.
도 4에 도시된 바와 같이, 전해 도금 또는 무전해 도금일 수 있는 도금을 통해 금속 특징부(metal feature)(32)가 포토레지스트(28)에 형성된다. 금속 특징부(32)는 시드 층(26)의 노출된 부분 상에 도금된다. 금속 특징부(32)는 구리, 알루미늄, 텅스텐, 니켈, 솔더, 또는 이들의 합금을 포함할 수 있다. 금속 특징부(32)의 평면도 형상은 직사각형, 사각형, 원형 등일 수 있다. 금속 특징부(32)의 높이는 후속 배치되는 다이(34)(도 7)의 두께에 의해 결정되며, 일부 실시예에서 금속 특징부(32)의 높이는 다이(34)의 두께보다 더 크다. 금속 특징부(32)의 도금 후에, 포토 레지스트(28)가 제거되고, 그 결과의 구조물이 도 5에 도시되어 있다. 포토 레지스트(28)가 제거된 후에, 포토 레지스트(28)에 의해 덮여있던 시드 층(26)의 부분이 노출된다.
도 6을 참조하면, 시드 층(26)의 노출된 부분을 제거하도록 에칭 단계가 수행되며, 에칭은 이방성 에칭일 수 있다. 반면에, 금속 특징부(32)와 중첩(overlap)되어 있는 시드 층(26)의 부분은 에칭되지 않은 채로 남는다. 설명 전반에 걸쳐, 금속 특징부(32) 및 시드 층(26)의 남은 아래의 부분은 결합하여 TIV(Through InFO Via)(33)라 지칭되며, 이는 또한 쓰루 비아(through-via)(33)라고도 지칭된다. 시드 층(26)은 금속 특징부(32)와 별개인 층으로서 도시되어 있지만, 시드 층(26)이 각각의 위에 있는 금속 특징부(32)와 유사하거나 동일한 재료로 형성될 때, 그 사이에 구별 가능한 계면 없이 시드 층(26)은 금속 특징부(32)와 합쳐질 수 있다. 대안의 실시예에서, 시드 층(26)과 위의 금속 특징부(32) 사이에는 구별 가능한 계면이 존재한다.
도 7은 버퍼 층(24) 위에의 디바이스 다이(34)의 배치를 예시한다. 디바이스 다이(34)는 접착 층(들)(36)을 통해 버퍼 층(24)에 접착될 수 있다. 디바이스 다이(34)는 그 안에 로직 트랜지스터를 포함한 로직 디바이스 다이일 수 있다. 일부 예시적인 실시예에서, 디바이스 다이(34)는 모바일 애플리케이션을 위해 설계되고, CPU(Central Computing Unit) 다이, PMIC(Power Management Integrated Circuit) 다이, TRX(Transceiver) 다이 등일 수 있다. 각각의 디바이스 다이(34)는 접착 층(36)과 접촉하는 반도체 기판(35)(예를 들어, 실리콘 기판)을 포함하며, 반도체 기판(35)의 후면 표면이 접착 층과 접촉한다.
일부 예시적인 실시예에서, (구리 포스트와 같은) 금속 필라(pillar)(40)가 디바이스 다이(34)의 상부 부분에 형성되어 있고, 디바이스 다이(34) 내의 트랜지스터(도시되지 않음)와 같은 디바이스에 전기적으로 연결된다. 일부 실시예에서, 유전체 층(38)이 각각의 디바이스 다이(34)의 상부 표면에 형성되며, 금속 필라(40)는 유전체 층(38) 내에서 적어도 하부 부분을 갖는다. 유전체 층(38)의 상부 표면은 또한, 일부 실시예에서 금속 필라(40)의 상부 표면과 같은 높이일 수 있다. 대안으로서, 유전체 층(38)이 형성되지 않고, 금속 필라(40)가 각각의 디바이스 다이(34)의 상부 유전체 층 위로 돌출한다.
도 8을 참조하면, 몰딩 물질(molding material)(42)이 디바이스 다이(34) 및 TIV(33) 상에 몰딩된다. 몰딩 물질(42)은 디바이스 다이(34)와 TIV(33) 사이의 갭(gap)을 채우고, 버퍼 층(24)과 접촉할 수 있다. 또한, 금속 필라(40)가 돌출한 금속 필라일 때 몰딩 물질(42)은 금속 필라들 사이의 갭 안에 채워진다. 몰딩 물질(42)은 몰딩 컴파운드, 몰딩 언더필, 에폭시, 또는 수지를 포함할 수 있다. 몰딩 물질(42)의 상부 표면은 금속 필라(40) 및 TIV(33)의 상단부보다 더 높다.
다음으로, 금속 필라(40) 및 TIV(33)가 노출될 때까지 몰딩 물질(42)을 박형화하도록(thinning) 그라인딩 단계가 수행된다. 그 결과의 구조물이 도 9에 도시되어 있다. 그라인딩으로 인해, 금속 특징부(32)의 상단부(32A)는 금속 필라(40)의 상단부(40A)와 실질적으로 같은 높이에 있고(공면을 이룸), 몰딩 물질(42)의 상부 표면(42A)과 실질적으로 같은 높이에 있다(공면을 이룸). 그라인딩의 결과로서, 금속 입자와 같은 금속 잔여물이 발생되어 상부 표면(32A, 40A, 및 42A)에 남을 수 있다. 따라서, 그라인딩 후에, 금속 잔여물이 제거되도록, 예를 들어 습식 에칭을 통해, 세척이 수행될 수 있다.
다음으로, 도 10을 참조하면, 금속 필라(40)와 TIV(33)를 접속시키도록 몰딩 물질(42) 위에 재배선 라인(RDL; Redistribution Line)(44)이 형성된다. RDL(44)은 또한 금속 필라(40)와 TIV(33)를 상호접속시킬 수 있다. 다양한 실시예에 따라, 하나 또는 복수의 유전체 층(46)이 도 9에 도시된 구조물 위에 형성되며 RDL(44)이 유전체 층(46)에 형성된다. 일부 실시예에서, RDL(44) 및 유전체 층(46)의 한 층의 형성은, 전면(blanket) 구리 시드 층을 형성하고, 전면 구리 시드 층 위에 마스크 층을 형성하여 패터닝하고, RDL(44)을 형성하도록 도금을 수행하고, 마스크 층을 제거하고, RDL(44)에 의해 덮이지 않은 전면 구리 시드 층의 부분을 제거하도록 플래시 에칭을 수행하는 것을 포함한다. 대안의 실시예에서, RDL(44)는 금속 층을 성막하고, 금속 층을 패터닝하고, RDL(44) 사이의 갭을 유전체 층(46)으로 채움으로써 형성된다. RDL(44)은 알루미늄, 구리, 텅스텐, 및/또는 이들의 합금을 포함한 금속 또는 금속 합금을 포함할 수 있다. 도 10은 RDL(44)의 2개의 층을 예시하고 있지만, 각각의 패키지의 라우팅 요건에 따라 하나의 RLD 층 또는 둘보다 많은 수의 RDL 층이 존재할 수 있다. 유전체 층(46)은 이들 실시예에서 폴리이미드, BCB(benzocyclobutene), PBO(polybenzoxazole) 등과 같은 폴리머를 포함할 수 있다. 대안으로서, 유전체 층(46)은 실리콘 산화물, 실리콘 질화물, 실리콘 카바이드, 실리콘 산질화물 등과 같은 비유기(non-organic) 유전체 물질을 포함할 수 있다.
도 11은 일부 예시적인 실시예에 따른 전기적 커넥터(electrical connector)(48)의 형성을 예시한다. 전기적 커넥터(48)의 형성은, RDL(44)(또는 UBM(Under-Bump Metallurgies)(만약 형성된다면, 도시되지 않음))의 노출된 부분 상에 솔더 볼을 배치하고, 그 다음 솔더 볼을 리플로우하는 것을 포함할 수 있다. 대안의 실시예에서, 전기적 커넥터(48)의 형성은, RDL(44) 위에 솔더 영역을 형성하도록 도금 단계를 수행하고, 그 다음 솔더 영역을 리플로우하는 것을 포함할 수 있다. 전기적 커넥터(48)는 또한 금속 필라, 또는 금속 필라와 솔더 캡을 포함할 수 있고, 이들은 또한 도금을 통해 형성될 수 있다. 설명 전반에 걸쳐, 디바이스 다이(34), TIV(33), 몰딩 물질(42), 위의 RDL(44)과 유전체 층(46), 및 버퍼 층(24)을 포함한 결합된 구조물은 TIV 패키지(50)라 지칭되며, 이는 복합 웨이퍼일 수 있다.
다음으로, TIV 패키지(50)는 캐리어(20)로부터 분리된다. 접착 층(22)이 또한 TIV 패키지(50)로부터 세척된다. 그 결과의 구조물이 도 12에 도시되어 있다. 접착 층(22) 제거의 결과로서, 버퍼 층(24)이 노출된다. TIV 패키지(50)는 다이싱 테이프(dicing tape)(52)에 더 접착되며, 전기적 커넥터(48)가 다이싱 테이프(52) 쪽을 향하고 다이싱 테이프(52)와 접촉할 수 있다. 일부 실시예에서, 라미네이팅 막(54)이 노출된 버퍼 층(24) 위에 배치되며, 라미네이팅 막(54)은 SR, ABF, 후면 코팅 테이프 등을 포함할 수 있다. 대안의 실시예에서, 버퍼 층(24) 위에 어떠한 라미네이팅 막(54)도 배치되지 않는다.
도 13은 버퍼 층(24) 및 라미네이팅 막(54)(만약 있다면)의 개구를 예시한다. 버퍼 층(24) 및 라미네이팅 막(54)에 개구(56) 및 가이딩 트렌치(guiding trench)(58)가 형성된다. 일부 실시예에 따르면, 개구(56) 및 가이딩 트렌치(58)는 레이저 드릴을 통해 형성되지만, 포토리소그래피 프로세스도 또한 사용될 수 있다. TIV(33)가 개구(56)를 통해 노출된다. 시드 층(26)(도 1)이 티타늄 부분(26A)을 포함하는 실시예에서, 티타늄 부분(26A)을 제거하도록 에칭 단계가 수행되며, 그리하여 시드 층(26)의 구리 부분(26B)이 노출된다. 다른 경우에, 시드 층(26)이 티타늄을 포함하지 않는다면, 에칭 단계는 스킵된다.
가이딩 트렌치(58)는 또한 버퍼 층(24) 및 라미네이팅 막(54)에 형성된다. 일부 실시예에서, 가이딩 트렌치(58)는 도 14B에 예시된 바와 같이 링(ring)으로서 형성된다. 따라서, 가이딩 트렌치(58)는 대안으로서 가이딩 트렌치 링(58)으로도 지칭되지만, 이들은 또한 이산 가이딩 트렌치 스트라이프 또는 부분 링들로서 형성될 수도 있다. 도 13에 도시된 바와 같이, 일부 실시예에서, 각각의 가이딩 트렌치(58)는 전체 디바이스 다이(34)와 중첩하는 버퍼 층(24)의 중심 부분을 둘러싸며 가이딩 트렌치(58)가 디바이스 다이(34)에는 오정렬된다(misaligned). 달리 말하자면, 가이딩 트렌치(58)는 디바이스 다이(34) 바로 위의 영역 안으로 연장하지 않는다. 가이딩 트렌치(58)의 바닥은 몰딩 물질(42)의 상부 표면(42A)과 실질적으로 같은 높이에 있을 수 있고, 따라서 가이딩 트렌치(58)는 버퍼 층(24) 및 라미네이팅 막(54)을 통해 관통한다. 대안의 실시예에서, 가이딩 트렌치(58)는 버퍼 층(24)을 통해 관통하지 않고, 버퍼 층(24)의 하부 부분이 가이딩 트렌치(58) 아래에 유지된다. 또 대안의 실시예에서, 가이딩 트렌치(58)는 버퍼 층(24)을 통해 관통하고 몰딩 물질(42) 안으로 연장한다.
다음으로, TIV 패키지(50)는 복수의 TIV 패키지들(60)로 쏘잉된다. 도 14a 및 도 14b는 TIV 패키지들(60) 중 하나의 평면도 및 단면도를 각각 예시한다. 일부 실시예에서, 노출된 TIV(33)를 보호하도록 솔더 페이스트(도시되지 않음)가 도포된다. 대안의 실시예에서, 솔더 페이스트가 도포되지 않는다. 도 14에 도시된 바와 같이, 평면도에서, 가이딩 트렌치 링(58)은 디바이스 다이(34)를 둘러싼다. 가이딩 트렌치 링(58)의 내측 에지가 디바이스 다이(34)의 각 에지로부터 오프셋된 것으로서 도시되어 있지만, 가이딩 트렌치 링(58)의 내측 에지는 또한 각각의 디바이스 다이(34)의 에지에 정렬될 수도 있다. 일부 실시예에서, 각각의 TIV 패키지(60)에 단일 가이딩 트렌치 링(58)이 존재한다. 대안의 실시예에서, 둘 이상의 가이딩 트렌치 링(58)이 존재한다. 가이딩 트렌치 링(58)의 폭 W1 및 W2는 약 60 ㎛보다 더 클 수 있고, 약 60 ㎛ 내지 약 250 ㎛ 사이일 수 있다. 가이딩 트렌치 링(58)의 깊이 D1(도 14a)는 약 2 ㎛보다 더 클 수 있고, 약 2 ㎛ 내지 약 50 ㎛ 사이일 수 있다.
도 15는 상부 패키지(62)와 TIV 패키지(60)의 결합(bonding)을 예시하며, 결합은 솔더 영역(68)을 통해 이루어질 수 있다. 설명 전반에 걸쳐, TIV 패키지(60)는 또한 도 15에 도시된 바와 같이 하부 패키지로서 작용할 수 있으므로 하부 패키지(60)로도 지칭된다. 일부 실시예에서, 상부 패키지(62)는 패키지 기판(64)에 결합되어 있는 디바이스 다이(66)를 포함한다. 디바이스 다이(66)는 메모리 다이(들)를 포함할 수 있고, 이는 예를 들어 SRAM(Static Random Access Memory) 다이, DRAM(Dynamic Random Access Memory) 다이 등일 수 있다. 상부 패키지(62)의 하부 표면과 TIV 패키지(60)의 상부 표면은 갭(70)에 의해 서로 떨어져 있으며, 상부 패키지(62)와 TIV 패키지(60)는 스탠드오프(standoff) 간격 S1을 가질 수 있고, 이는 약 10 ㎛ 내지 약 100 ㎛ 사이일 수 있지만, 스탠드오프 간격 S1은 다른 값을 가질 수도 있다.
도 16을 참조하면, 결합된 상부 패키지(62)와 TIV 패키지(60)는 일부 실시예에서 패키지 기판일 수 있는 또다른 패키지 컴포넌트(72)에 더 결합된다. 대안의 실시예에서, 패키지 컴포넌트(72)는 PCB(Printed Circuit Board)를 포함한다. 패키지 컴포넌트(72)는 대향 측에 (금속 패드 또는 금속 필라와 같은) 전기적 커넥터(76)를 가질 수 있으며, 금속 트레이스(78)가 전기적 커넥터(76)를 상호접속시킨다.
일부 실시예에서, 갭(70)(도 15)을 채우도록 언더필(74)이 공급된다(dispensed). 언더필(74)은 갭(70)의 둘레 부분을 밀폐할 수도 있지만, 갭(70)의 중심 부분(70')은 언더필(74)에 의해 채워지지 않는다. 언더필(74)의 공급에 있어서, 언더필(74)은 갭(70) 및 가이딩 트렌치(58)(도 15) 안으로 흐른다. 가이딩 트렌치(58)가 갭(70)의 중심 부분(70')보다 더 깊으므로, 언더필(74)은 중심 갭 부분(70')보다 가이딩 트렌치(58)로 더 빠르게 흐를 것이다. 따라서, 언더필(74)은 디바이스 다이(34)와 중첩하는 중심 부분(70') 안으로 흐를 수 있기 전에 먼저 가이딩 트렌치(58)를 채울 것이다. 적절한 때에 언더필 프로세스를 종료함으로써, 언더필(74)이 가이딩 트렌치(58) 안에는 채워지지만, 중심 갭 부분(70')에는 들어가지 않는다. 따라서 언더필(74)은 중심 갭 부분(70')을 둘러싸고 그 안을 채우지는 않을 수 있다. 따라서 중심 갭 부분(70')은 빈 공간으로 남게 되고, 이는 공기 또는 진공처리된 빈 공간으로 채워진 에어 갭일 수 있다.
본 개시의 실시예에서, TIV 패키지와 위의 상부 패키지는 에어갭 또는 진공처리된 빈 공간일 수 있는 빈 공간에 의해 서로 분리된다. 빈 공간의 열절연(heat-insulating) 능력이 언더필보다 더 우수하므로, 빈 공간은 TIV 패키지의 디바이스 다이의 열이 상부 패키지의 다이로 전도되어 이의 동작에 영향을 미치는 것을 막는 데에 더 우수한 능력을 갖는다. 가이딩 트렌치가 형성되지 않은 경우, 언더필이 TIV 패키지와 상부 패키지 사이의 갭 안을 채우는 간격은 랜덤이며, 따라서 빈 공간의 형성은 비균일할 것이다. 버퍼 층에 가이딩 트렌치의 형성을 통해, 빈 공간의 형성이 보다 제어 가능하게 되고, 보다 균일하다.
일부 실시예에 따르면, 하부 패키지는 몰딩 컴파운드, 몰딩 컴파운드 위에 이와 접촉하는 버퍼 층, 및 몰딩 컴파운드를 통해 관통하는 쓰루 비아를 포함한다. 디바이스 다이가 몰딩 컴파운드에 몰딩된다. 가이딩 트렌치가 버퍼 층의 상부 표면으로부터 버퍼 층 안으로 연장하며, 가이딩 트렌치는 디바이스 다이에 오정렬되어 있다(misaligned).
다른 실시예에 따르면, 패키지는 하부 패키지, 및 하부 패키지와 결합된 상부 패키지를 포함한다. 하부 패키지는 평면 상부 표면 및 평면 하부 표면을 갖는 몰딩 컴파운드, 몰딩 컴파운드에 몰딩된 디바이스 다이, 몰딩 컴파운드의 평면 상부 표면 위에 이와 접촉하는 평면 유전체 층, 몰딩 컴파운드를 통해 관통하는 쓰루 비아, 및 평면 유전체 층 내의 제1 가이딩 트렌치 링을 포함한다. 상부 패키지는 갭에 의해 하부 패키지와 떨어져 있고, 제1 가이딩 트렌치 링은 갭에 연결된다. 언더필이 제1 가이딩 트렌치 링의 적어도 일부 및 갭의 둘레를 채우며, 갭의 중심 부분은 언더필에 의해 둘러싸이고, 중심 부분은 빈 공간을 형성한다.
또 다른 실시예에 따르면, 방법은, 유전체 버퍼 층 위에 쓰루 비아를 형성하고, 유전체 버퍼 층 위에 디바이스 다이를 배치하고, 몰딩 컴파운드에 디바이스 다이 및 쓰루 비아를 몰딩하고, 디바이스 다이의 쓰루 비아 및 금속 필라를 노출시키도록 몰딩 컴파운드를 평탄화하는 것을 포함한다. 재배선 라인이 쓰루 비아 및 금속 필라 위에 형성되며 이들과 전기적으로 연결된다. 쓰루 비아를 노출시키도록 유전체 버퍼 층에 개구가 형성된다. 가이딩 트렌치 링이 유전체 버퍼 층에 형성된다.
실시예 및 이의 이점이 상세하게 기재되었지만, 이는 첨부된 청구항에 정의되는 실시예의 사상 및 범위에서 벗어나지 않고서 이에 다양한 변경, 치환 및 대안이 행해질 수 있다는 것을 이해하여야 한다. 또한, 본 출원의 범위는 명세서에 기재된 프로세스, 기계, 제조, 및 물질 조성물, 수단, 방법 및 단계의 특정 실시예에 한정되고자 하지 않는다. 당해 기술 분야에서의 통상의 지식을 가진 자라면 본 개시로부터 용이하게 알 수 있듯이, 여기에 기재된 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 현재 존재하거나 나중에 개발될, 프로세스, 기계, 제조, 물질 조성물, 수단, 방법 또는 단계가 본 개시에 따라 이용될 수 있다. 따라서, 첨부된 청구항은 이러한 프로세스, 기계, 제조, 물질 조성물, 수단, 방법 또는 단계를 본 발명의 범위 내에 포함하는 것으로 의도된다. 또한, 각각의 청구항은 개별 실시예를 구성하고, 다양한 청구항 및 실시예의 조합이 본 개시의 범위 내에 속한다.
20: 캐리어 24: 버퍼 층
26: 시드 층 32: 금속 특징부
33: TIV(Through InFO Via) 34: 디바이스 다이
35: 반도체 기판 36: 접착 층
38: 유전체 층 40: 금속 필라
42: 몰딩 물질 44: 재배선 라인(RDL)
46: 유전체 층 48: 전기적 커넥터
50: TIV 패키지 54: 라미네이팅 막
58: 가이딩 트렌치

Claims (10)

  1. 하부 패키지를 포함하는 패키지에 있어서,
    상기 하부 패키지는,
    몰딩 컴파운드;
    상기 몰딩 컴파운드 위에, 상기 몰딩 컴파운드와 접촉하는 버퍼 층;
    상기 몰딩 컴파운드를 통해 관통하는 쓰루-비아(through-via);
    상기 몰딩 컴파운드에 몰딩된 디바이스 다이; 및
    상기 버퍼 층의 상부 표면으로부터 상기 버퍼 층 안으로 연장하는 가이딩 트렌치(guiding trench)
    를 포함하고, 상기 가이딩 트렌치는 상기 디바이스 다이에 오정렬되어(misaligned) 있는 것인 패키지.
  2. 청구항 1에 있어서,
    상기 하부 패키지 위에, 상기 하부 패키지와 결합되는 상부 패키지 - 상기 상부 패키지와 상기 하부 패키지는 그 사이에 갭(gap)을 가짐 - ; 및
    상기 갭의 외부 부분을 채우는 언더필(underfill)을 더 포함하고,
    상기 언더필은 상기 가이딩 트렌치 안으로 연장하고, 상기 갭의 중심 부분은 상기 언더필이 없는 것인 패키지.
  3. 청구항 1에 있어서, 상기 가이딩 트렌치는 링(ring)을 형성하고, 상기 가이딩 트렌치는 상기 버퍼 층의 중심 부분을 둘러싸며, 상기 버퍼 층의 중심 부분이 상기 디바이스 다이의 전체와 중첩하는(overlap) 것인 패키지.
  4. 청구항 1에 있어서, 상기 디바이스 다이와 상기 버퍼 층 사이의 접착 층을 더 포함하고, 상기 접착 층은 상기 버퍼 층 및 상기 디바이스 다이의 반도체 기판의 후면과 접촉하는 것인 패키지.
  5. 패키지에 있어서,
    하부 패키지로서,
    평면 상부 표면 및 평면 하부 표면을 포함하는 몰딩 컴파운드;
    상기 몰딩 컴파운드에 몰딩된 디바이스 다이;
    상기 몰딩 컴파운드의 평면 상부 표면 위에, 상기 평면 상부 표면과 접촉하는 평면 유전체 층;
    상기 몰딩 컴파운드를 통해 관통하는 쓰루 비아; 및
    상기 평면 유전체 층 내의 제1 가이딩 트렌치
    를 포함하는, 상기 하부 패키지와;
    상기 하부 패키지와 결합되는 상부 패키지 - 상기 상부 패키지는 갭에 의해 상기 하부 패키지로부터 떨어져 있고, 상기 제1 가이딩 트렌치는 상기 갭에 연결됨 - ; 및
    상기 제1 가이딩 트렌치의 적어도 일부와 상기 갭의 둘레를 채우는 언더필을 포함하고,
    상기 갭의 중심 부분은 상기 언더필에 의해 둘러싸이고, 상기 갭의 중심 부분은 빈 공간을 형성하는 것인 패키지.
  6. 청구항 5에 있어서, 상기 제1 가이딩 트렌치는 상기 평면 유전체 층의 중심 부분을 둘러싸는 링을 형성하고, 상기 평면 유전체 층의 중심 부분은 상기 디바이스 다이의 전체와 중첩하는 것인 패키지.
  7. 청구항 5에 있어서, 상기 평면 유전체 층 내의 제2 가이딩 트렌치를 더 포함하고, 상기 제2 가이딩 트렌치는 상기 제1 가이딩 트렌치를 둘러싸는 것인 패키지.
  8. 하부 패키지를 형성하는 단계를 포함하고,
    상기 단계는,
    유전체 버퍼 층 위에 쓰루 비아를 형성하는 단계;
    상기 유전체 버퍼 층 위에 디바이스 다이를 배치하는 단계;
    상기 디바이스 다이 및 상기 쓰루 비아를 몰딩 컴파운드에 몰딩하는 단계;
    상기 쓰루 비아 및 상기 디바이스 다이의 금속 필라(pillar)를 노출시키도록 상기 몰딩 컴파운드를 평탄화하는 단계;
    상기 쓰루 비아 및 상기 금속 필라 위에, 상기 쓰루 비아 및 상기 금속 필라에 전기적으로 연결되는 재배선(redistribution) 라인을 형성하는 단계;
    상기 쓰루 비아를 노출시키도록 상기 유전체 버퍼 층에 개구를 형성하는 단계; 및
    상기 유전체 버퍼 층에 가이딩 트렌치를 형성하는 단계
    를 포함하는 것인 방법.
  9. 청구항 8에 있어서, 상기 하부 패키지를 다른 패키지들로부터 분리시키도록 다이 쏘(die-saw)를 수행하는 단계를 더 포함하고, 상기 가이딩 트렌치는 상기 다이 쏘가 수행될 때 비어있는(unfilled) 적어도 일부를 갖는 것인 방법.
  10. 청구항 8에 있어서, 상기 하부 패키지에 상부 패키지를 결합하는 단계를 더 포함하고, 상기 결합 후에, 상기 상부 패키지와 상기 하부 패키지 사이에 갭이 형성되는 것인 방법.
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