KR102566145B1 - 반도체 패키지의 제조 방법 - Google Patents

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Abstract

연결 기판 내에 그의 내부를 관통하는 홀을 형성하는 것, 상기 연결 기판 아래에 제 1 캐리어 기판을 형성하는 것, 상기 홀 내에 반도체 칩을 제공하는 것, 상기 반도체 칩 및 상기 연결 기판 상에 몰딩 부재를 도포하여 몰딩막을 형성하는 것, 접착층을 이용하여 상기 몰딩막 상에 제 2 캐리어 기판을 부착하는 것, 상기 제 1 캐리어 기판을 제거하여 상기 반도체 칩의 하면 및 상기 연결 기판의 하면을 노출시키는 것, 상기 반도체 칩 및 상기 연결 기판 아래에 재배선 기판을 형성하는 것, 상기 접착층으로부터 상기 제 2 캐리어 기판을 분리시키는 것, 및 상기 접착층을 제거하는 것을 포함하는 반도체 패키지의 제조 방법을 제공한다.

Description

반도체 패키지의 제조 방법{A METHOD FOR MANUFACTURING A SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 상세하게는 재배선 기판을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자 제품에 사용하기 적합한 형태로 구현한 것이다. 최근 전자산업이 발전함에 따라, 반도체 패키지는 소형화, 경량화, 제조비용의 절감에 목표를 두고 다양한 방향으로 발전해 가고 있다. 반도체 칩이 고집적화됨에 따라 반도체 칩의 크기는 점차 줄어들고 있다. 그러나 반도체 칩이 작아짐에 따라, 원하는 수의 솔더볼의 부착이 어려워 졌으며, 솔더볼의 핸들링 및 테스트도 어려워진다. 더불어 반도체 칩의 크기에 따라 실장되는 보드를 다원화해야 하는 문제점이 있다. 이를 해결하기 위해 팬 아웃 패널 레벨 패키지(Fan-out panel level package)가 제안되었다. 반도체 패키지가 소형화됨에 따라, 반도체 패키지의 휘어짐(warpage)이 문제되고 있다.
본 발명이 해결하고자 하는 과제는 제조 공정 시 캐리어 기판과 반도체 칩 사이에 발생하는 불량을 최소화할 수 있는 반도체 패키지의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 연결 기판 내에 그의 내부를 관통하는 홀을 형성하는 것, 상기 연결 기판 아래에 제 1 캐리어 기판을 형성하는 것, 상기 홀 내에 반도체 칩을 제공하는 것, 상기 반도체 칩 및 상기 연결 기판 상에 몰딩 부재를 도포하여 몰딩막을 형성하는 것, 접착층을 이용하여 상기 몰딩막 상에 제 2 캐리어 기판을 부착하는 것, 상기 제 1 캐리어 기판을 제거하여 상기 반도체 칩의 하면 및 상기 연결 기판의 하면을 노출시키는 것, 상기 반도체 칩 및 상기 연결 기판 아래에 재배선 기판을 형성하는 것, 상기 접착층으로부터 상기 제 2 캐리어 기판을 분리시키는 것, 및 상기 접착층을 제거하는 것을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 연결 기판 상에 반도체 칩들을 고정하는 몰딩 막을 제공하는 것, 상기 몰딩막 상에 접착층 및 캐리어 기판을 형성하는 것, 상기 연결 기판 및 상기 반도체 칩들의 상에 재배선 기판을 형성하는 것, 상기 접착층에 상기 접착층의 상면 상으로 돌출되는 돌출부를 형성하는 것, 상기 접착층으로부터 상기 캐리어 기판을 분리시키는 것, 및 상기 접착층을 제거하는 것을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은, 접착층 전면에 걸쳐 형성되는 돌출부를 통해 접착층으로부터 제 2 캐리어 기판을 이격시킬 수 있으며, 이로 인해 외부에서 가해지는 물리력 없이 접착층의 접착력이 제거될 수 있다. 따라서, 제 2 캐리어 기판을 제 1 몰딩막으로부터 분리시키기 용이하며, 제 2 캐리어 기판의 분리 공정 동안 반도체 패키지의 휘어짐(warpage)이 발생하지 않을 수 있다. 또한, 제 2 캐리어 기판이 손상되지 않으므로, 제 2 캐리어 기판이 재활용될 수 있다.
도 1a는 실시예들에 따른 반도체 패키지의 제조 과정을 도시한 평면도이다.
도 1b는 실시예들에 따른 제 1 패키지를 도시한 평면도이다.
도 2a 내지 도 2j는 실시예들에 따른 반도체 패키지의 제조 과정을 설명하기 위한 단면도들이다.
도 3a 내지 3c는 도 2g의 A 영역을 확대한 도면들이다.
이하, 도면들 참조하여 본 발명의 개념에 따른 반도체 패키지의 제조 방법을 설명한다.
도 1a는 실시예들에 따른 반도체 패키지의 제조 과정을 도시한 평면도이다. 도 1b는 실시예들에 따른 제 1 패키지를 도시한 평면도이다. 도 2a 내지 도 2j는 실시예들에 따른 반도체 패키지의 제조 과정을 설명하기 위한 단면도들이다. 도 2a 내지 도 2i는 도 1a의 Ⅰ-Ⅰ’선을 따라 자른 단면들에 대응되고, 도 2j는 도 1b의 Ⅱ-Ⅱ’ 선을 따른 단면에 대응된다.
도 1a 및 도 2a를 참조하면, 연결 기판(100)이 제공될 수 있다. 연결 기판(100)은 베이스층들(110) 및 베이스층들(110) 내의 도전부(120)를 포함할 수 있다. 일 예로, 인쇄 회로 기판(PCB)이 연결 기판(100)으로 사용될 수 있다. 도전부(120)는 하부 패드들(121), 배선 패턴(122), 비아들(123) 및 상부 패드들(124)을 포함할 수 있다. 하부 패드들(121)은 연결 기판(100)의 하면(100b) 상에 배치될 수 있다. 비아들(123)은 베이스층들(110) 중에서 적어도 하나를 관통할 수 있다. 배선 패턴(122)은 베이스층들(110) 사이에 개재되며, 비아들(123)과 접속될 수 있다. 상부 패드들(124)은 연결 기판(100)의 상면(100a) 상에 제공되며, 비아들(123) 중에서 적어도 하나와 접속될 수 있다. 상부 패드들(124)은 배선 패턴(122) 및 비아들(123)을 통해 하부 패드들(121)과 전기적으로 연결될 수 있다. 상부 패드들(124)은 하부 패드들(121)과 제 3 방향(D3)을 따라 정렬되지 않을 수 있다. 여기에서, 제 3 방향(D3)은 연결 기판(100)의 하면(100b)에 수직한 방향으로, 제 1 방향(D1) 및 제 2 방향(D2)은 연결 기판(100)의 하면(100b)과 나란한 방향으로 정의될 수 있다. 제 1 방향(D1)은 제 2 방향(D2)과 교차할 수 있다.
도 1a 및 도 2b를 참조하면, 연결 기판(100) 내에 홀(101)이 형성될 수 있다. 홀(101)은 연결 기판(100)을 제 3 방향(D3)으로 관통하며, 연결 기판(100)의 일부 영역을 제거하여 형성될 수 있다. 예를 들어, 홀(101)을 형성하는 공정은 드릴링(drilling) 공정, 레이저 어블레이션(laser ablation) 공정 또는 레이저 커팅(laser cutting)과 같은 식각 공정을 통해 수행될 수 있다. 상기 제거되는 연결 기판(100)의 일부 영역은 후술되는 공정에서 제 1 반도체 칩(300, 도 2d 참조)이 제공되는 공간일 수 있다. 홀(101)은 연결 기판(100)의 하면(100b) 및 상면(100a)을 연결하는 오픈 홀(open hole) 형태를 가질 수 있다.
도 1a 및 도 2c를 참조하면, 연결 기판(100)이 제 1 캐리어 기판(200) 상에 제공될 수 있다. 연결 기판(100)은 제 1 캐리어 기판(200) 상에 부착될 수 있다. 예를 들어, 제 1 캐리어 기판(200)은 접착 테이프를 포함할 수 있다. 또는, 도시된 바와는 다르게, 제 1 캐리어 기판(200)과 연결 기판(100) 사이에 접착 부재(미도시)가 더 제공될 수도 있다.
도 1a 및 도 2d를 참조하면, 제 1 반도체 칩(300)이 제 1 캐리어 기판(200) 상에 제공될 수 있다. 제 1 반도체 칩(300)은 연결 기판(100)의 홀(101) 내에 제공될 수 있다. 이때, 제 1 반도체 칩(300)은 제 1 캐리어 기판(200) 상에 부착될 수 있다. 제 1 반도체 칩(300)은 그의 하부에 배치된 제 1 칩 패드들(310)을 가질 수 있다. 제 1 칩 패드들(310)은 제 1 캐리어 기판(200)을 향할 수 있다. 제 1 반도체 칩(300)은 실리콘(Si)을 포함할 수 있다. 본 발명의 실시예들에 따르면, 도 2d의 제 1 반도체 칩(300)의 배치는 도 2c의 연결 기판(100)의 배치 이전에 수행될 수도 있다. 이 경우, 제 1 반도체 칩(300)이 제 1 캐리어 기판(200) 상에 배치되고, 홀(101)이 제 1 반도체 칩(300)과 정렬되도록, 연결 기판(100)이 제 1 캐리어 기판(200) 상에 배치될 수 있다.
도 1a 및 도 2e를 참조하면, 제 1 몰딩막(400)이 제 1 캐리어 기판(200) 상에 형성될 수 있다. 상세하게는, 연결 기판(100) 및 제 1 반도체 칩(300) 상에 몰딩 부재(미도시)를 도포한 후, 상기 몰딩 부재(미도시)를 경화시켜 제 1 몰딩막(400)이 형성될 수 있다. 제 1 몰딩막(400)은 연결 기판(100)의 상면(100a) 및 제 1 반도체 칩(300)의 상면(300a)을 덮을 수 있다. 이때, 몰딩 부재는 연결 기판(100)과 제 1 반도체 칩(300) 사이로 유입되며, 제 1 몰딩막(400)은 연결 기판(100)과 제 1 반도체 칩(300)의 사이를 채울 수 있다. 몰딩 부재(미도시)는 ABF(Ajinomoto Build-up Film)를 포함할 수 있다. 또는, 몰딩 부재(미도시)는 에폭시계 폴리머(epoxy polymer)와 같은 절연성 폴리머 또는 열경화성 수지(thermosetting resin)와 같은 고분자 물질을 포함할 수도 있다.
도 1a 및 도 2f를 참조하면, 제 1 몰딩막(400) 상에 제 2 캐리어 기판(510)이 제공될 수 있다. 상세하게는, 제 2 캐리어 기판(510)은 접착층(520)을 이용하여 제 1 몰딩막(400) 상에 부착될 수 있다. 접착층(520)은 발포성 접착제(foamable adhesive)를 포함할 수 있다. 예를 들어, 자외선(UV) 또는 열에 의해 발포되는 발포제(blowing agent)를 포함할 수 있다. 제 2 캐리어 기판(510)은 단단한 재질의 기판일 수 있다. 예를 들어, 제 2 캐리어 기판(510)은 유리 기판과 같은 투명 기판을 포함할 수 있다. 또는, 접착층(520)이 열 발포제를 포함하는 경우, 제 2 캐리어 기판(510)은 고체 폴리머 기판을 포함할 수도 있다. 제 2 캐리어 기판(510)은 후술되는 공정에서 연결 기판(100)의 하면(100b) 및 제 1 반도체 칩(300)의 하면(300b) 상에 제 1 기판(600)을 형성하는 동안, 연결 기판(100) 및 제 1 반도체 칩(300)을 지지하고, 연결 기판(100)의 휘어짐(warpage)이 발생하는 것을 방지할 수 있다.
이후, 도 2f에서 점선으로 도시한 바와 같이, 제 1 캐리어 기판(200)이 제거되어, 제 1 반도체 칩(300)의 하면(300b) 및 연결 기판(100)의 하면(100b)이 노출될 수 있다. 제 1 캐리어 기판(200) 상에 접착 부재(미도시)가 존재하는 경우, 접착 부재(미도시) 또한 제 1 캐리어 기판(200)과 함께 제거될 수 있다.
도 1a 및 도 2g를 참조하면, 제 1 반도체 칩(300) 및 연결 기판(100)의 아래에 제 1 기판(600)이 형성될 수 있다. 예를 들어, 절연 패턴들(610) 및 도전 패턴(620)이 제 1 반도체 칩(300)의 하면(300b) 및 연결 기판(100)의 하면(100b) 상에 형성되어, 제 1 기판(600)이 제조될 수 있다. 제 1 기판(600)은 재배선 기판(redistribution substrate)일 수 있다. 도전 패턴(620)은 절연 패턴들(610) 사이의 도전층 및 절연 패턴들(610)을 관통하는 비아를 포함할 수 있다. 도전 패턴(620)은 제 1 반도체 칩(300)의 제 1 칩 패드들(310) 및 연결 기판(100)의 하부 패드들(121)과 접속될 수 있다. 보호층(611)이 제 1 기판(600)의 하면 상에 형성될 수 있다. 일 예로, 보호층(611)은 제 1 몰딩막(400)과 동일한 물질을 포함할 수 있다. 그러나, 보호층(611)의 물질은 이에 제한되지 않는다. 재배선 기판이 제 1 기판(600)으로 사용되므로, 제 1 기판(600)은 인쇄 회로 기판(PCB)보다 얇은 두께를 가질 수 있다. 이에 따라, 반도체 패키지가 소형화될 수 있다.
외부 단자들(650)이 제 1 기판(600)의 하면 상에 형성되어, 도전 패턴(620)과 접속될 수 있다. 외부 단자들(650)은 상부 패드들(124)과 제 3 방향(D3)으로 정렬되지 않을 수 있다. 외부 단자들(650)의 개수는 상부 패드들(124)의 개수와 다를 수 있다. 외부 단자들(650)은 도전 패턴(620), 하부 패드들(121), 배선 패턴(122) 및 비아들(123)에 의해 상부 패드들(124)과 전기적으로 연결될 수 있다. 배선 패턴(122)이 연결 기판(100) 내에 제공되어, 상부 패드들(124)은 하부 패드들(121)과 제 3 방향(D3)을 따라 정렬되지 않을 수 있다. 이에 따라, 제 1 기판(600) 내의 도전 패턴(620)의 배치 및 개수에 대한 제약이 감소될 수 있다.
도 1a 및 도 2h를 참조하면, 제 1 몰딩막(400)으로부터 접착층(520) 및 제 2 캐리어 기판(510)이 분리될 수 있다. 상세하게는, 접착층(520)으로부터 제 2 캐리어 기판(510)이 분리된 후, 제 1 몰딩막(400)으로부터 접착층(520)이 제거될 수 있다.
이하 도 3a 내지 3c를 참조하여 제 2 캐리어 기판(510)의 분리를 상세히 설명한다. 도 3a 내지 3c는 도 2g의 A 영역을 확대한 도면들이다.
도 3a를 참조하면, 접착층(520)의 상면(520a) 상에 돌출부(521)가 형성될 수 있다. 상세하게는, 제 2 캐리어 기판(510) 상에 자외선(UV)이 조사될 수 있다. 자외선(UV)은 제 2 캐리어 기판(510)을 투과하여 접착층(520)에 도달할 수 있다. 접착층(520)은 자외선(UV)에 의해 발포되며, 접착층(520) 내에 기포들(525)이 형성될 수 있다. 평면적 관점에서, 기포들(525)은 접착층(520) 전면에 걸쳐 불규칙적으로 형성될 수 있다. 접착층(520)의 내부에 형성된 기포들(525)에 의해 접착층(520)의 상면(520a)의 일부가 제 3 방향(D3)으로 돌출되며, 이를 통해 돌출부들(521)이 형성될 수 있다. 돌출부들(521)은 제 2 캐리어 기판(510)을 제 3 방향(D3)으로 밀어낼 수 있다. 즉, 돌출부들(521)에 의해 제 2 캐리어 기판(510)과 접착층(520) 사이에 갭(G)이 형성될 수 있다.
도 3b를 참조하면, 제 2 캐리어 기판(510)이 분리될 수 있다. 상세하게는, 돌출부들(521)은 제 2 캐리어 기판(510)을 접착층(520)으로부터 이격시킬 수 있다. 즉, 제 2 캐리어 기판(510)과 접착층(520) 사이의 접착력이 제거되어, 제 2 캐리어 기판(510)을 손상없이 분리시킬 수 있다.
도 3c를 참조하면, 접착층(520)이 제거될 수 있다. 예를 들어, 접착층(520)은 자외선(UV) 경화, 열 슬라이드(thermal slide), 레이저 식각, 기게적 박리 또는 용해법을 통해 제거될 수 있다.
도 3a 내지 도 3c를 참조하여 자외선 발포제를 포함하는 접착층(520)에 의해 제 2 캐리어 기판(510)의 분리되는 것을 예로 들어 설명하였으나, 이에 한정하는 것은 아니다. 예컨대, 본 발명의 실시예들에 따르면, 접착층(520)은 열의 조사에 의해 기포(525)를 형성하는 열 경화제를 포함할 수 있으며, 앞서 도 3a 내지 도 3c에서 설명한 것과 동일하게, 제 2 캐리어 기판(510)이 분리될 수 있다.
본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은, 접착층(520) 전면에 걸쳐 형성되는 돌출부(521)를 통해 접착층(520)으로부터 제 2 캐리어 기판(510)을 이격시킬 수 있으며, 이로 인해 외부에서 가해지는 물리력 없이 접착층(520)의 접착력이 제거될 수 있다. 따라서, 제 2 캐리어 기판(510)을 제 1 몰딩막(400)으로부터 분리시키기 용이하며, 제 2 캐리어 기판(510)의 분리 공정 동안 반도체 패키지의 휘어짐(warpage)이 발생하지 않을 수 있다. 또한, 제 2 캐리어 기판(510)이 손상되지 않으므로, 제 2 캐리어 기판(510)이 재활용될 수 있다.
다시, 도 1a 및 도 2h를 참조하면, 제 2 캐리어 기판(510) 및 접착층(520)이 제거된 이후, 개구부(401)가 제 1 몰딩막(400) 내에 형성되어, 상부 패드들(124)이 노출될 수 있다. 본 발명의 실시예들에 따르면, 개구부(401)는 형성되지 않을 수도 있다.
도 1a, 도 1b 및 도 2i를 참조하면, 제 1 기판(600) 및 연결 기판(100)이 쏘잉(sawing)되어, 제 1 패키지들(P100)이 형성될 수 있다. 쏘잉 공정 시, 제 1 기판(600) 및 연결 기판(100)은 도 2h에 도시된 쏘잉 라인(SL)을 따라 절단될 수 있다. 제 1 패키지들(P100) 각각은 도 1b와 같은 단면을 가질 수 있다.
도 1b 및 도 2j를 참조하면, 제 2 패키지(P200)가 도 2i의 제 1 패키지(P100) 상에 실장되어, 반도체 패키지(1)가 제조될 수 있다. 제 2 패키지(P200)는 제 2 기판(700), 제 2 반도체 칩(800) 및 제 2 몰딩막(900)을 포함할 수 있다. 제 2 반도체 칩(800)은 제 2 기판(700) 상에 플립 칩(flip chip) 방식으로 실장될 수 있다. 도시된 바와 달리, 제 2 반도체 칩(800)은 본딩 와이어(미도시)에 의해 제 2 기판(700)과 전기적으로 연결될 수 있다. 제 2 몰딩막(900)은 제 2 기판(700) 상에서 제 2 반도체 칩(800)을 덮을 수 있다. 제 2 기판(700)의 하면 상에 연결 단자들(130)이 제공될 수 있다. 연결 단자들(130)은 상부 패드들(124)과 접속될 수 있으며, 제 2 패키지(P200)가 제 1 패키지(P100)와 전기적으로 연결될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 반도체 패키지
P100: 제 1 패키지
100: 연결 기판 110: 베이스층
120: 도전부 200: 제 1 캐리어 기판
300: 제 1 반도체 칩 400: 제 1 몰딩막
510: 제 2 캐리어 기판 520: 접착층
521: 돌출부 525: 기포
600: 제 1 기판 610: 절연 패턴
620: 도전 패턴 650: 외부 단자
P200: 제 2 패키지
700: 제 2 기판 800: 제 2 반도체 칩
900: 제 2 몰딩막

Claims (10)

  1. 연결 기판 내에 그의 내부를 관통하는 홀을 형성하는 것;
    상기 연결 기판 아래에 제 1 캐리어 기판을 형성하는 것;
    상기 홀 내에 반도체 칩을 제공하는 것;
    상기 반도체 칩 및 상기 연결 기판 상에 몰딩 부재를 도포하여 몰딩막을 형성하는 것;
    접착층을 이용하여 상기 몰딩막 상에 제 2 캐리어 기판을 부착하는 것;
    상기 제 1 캐리어 기판을 제거하여 상기 반도체 칩의 하면 및 상기 연결 기판의 하면을 노출시키는 것;
    상기 반도체 칩 및 상기 연결 기판 아래에 재배선 기판을 형성하는 것;
    상기 접착층으로부터 상기 제 2 캐리어 기판을 분리시키는 것; 및
    상기 접착층을 제거하는 것을 포함하되,
    상기 제 2 캐리어 기판을 분리시키는 것은 상기 접착층의 상면 상에 돌출부를 형성하여 상기 제 2 캐리어 기판을 상기 접착층으로부터 이격시키는 것을 포함하는 반도체 패키지의 제조 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 접착층은 발포제를 포함하되,
    상기 돌출부를 형성하는 것은:
    상기 발포제가 발포하여 상기 접착층 내부에 기포를 형성하는 것; 및
    상기 기포가 상기 접착층의 상기 상면을 돌출시키는 것을 포함하는 반도체 패키지의 제조 방법.
  4. 제 3 항에 있어서,
    상기 발포제는 자외선(UV) 발포제 또는 열 발포제를 포함하는 반도체 패키지의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 2 캐리어 기판은 유리 기판 또는 고체 폴리머 기판을 포함하는 반도체 패키지의 제조 방법.
  6. 제 1 항에 있어서,
    상기 접착층을 제거하는 것은:
    자외선(UV) 경화, 열 슬라이드 디본더, 레이저 식각, 기계적 박리 또는 용해법을 포함하는 반도체 패키지의 제조 방법.
  7. 제 1 항에 있어서,
    상기 연결 기판은 베이스층들 및 상기 베이스층들 내의 도전부를 포함하되,
    상기 도전부는 상기 반도체 칩과 전기적으로 연결되는 반도체 패키지의 제조 방법.
  8. 제 7 항에 있어서,
    상기 도전부는:
    상기 연결 기판의 상기 하면 상의 하부 패드들;
    상기 베이스층들 사이에 개재된 배선 패턴;
    상기 베이스층들을 관통하는 비아들; 및
    상기 연결 기판의 상면 상에 제공되는 상부 패드들을 포함하되,
    상기 상부 패드들은 상기 비아들 및 상기 배선 패턴을 통해 상기 하부 패드와 접속하는 반도체 패키지의 제조 방법.
  9. 제 1 항에 있어서,
    상기 재배선 기판은,
    절연 패턴들 및 상기 절연 패턴들 사이에 개재된 도전 패턴을 더 포함하되,
    상기 도전 패턴들은 상기 반도체 칩과 전기적으로 연결되는 반도체 패키지의 제조 방법
  10. 제 1 항에 있어서,
    상기 접착층을 제거한 후에,
    상기 연결 기판 및 상기 반도체 칩 상에 상부 반도체 패키지를 제공하는 것; 및
    상기 상부 반도체 패키지를 상기 연결 기판 상에 실장하는 것을 포함하되,
    상기 상부 반도체 패키지는 상기 연결 기판을 통해 상기 재배선 기판과 전기적으로 연결되는 반도체 패키지의 제조 방법.
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