KR20190024599A - 마스크 어셈블리 및 칩 패키지를 제조하기 위한 방법 - Google Patents

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KR20190024599A
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잉-주 첸
추안-호릉 리우
시엔-웨이 첸
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08265—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
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    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
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    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
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    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract

제1 마스크 및 제2 마스크는 다단계 노광 프로세스 및 현상 프로세스를 수행하도록 순차적으로 제공된다. 제1 마스크 및 제2 마스크의 적절한 오버레이 설계를 통해, 허용 가능한 오버레이 오프셋을 갖는 도전성 배선이 형성된다.

Description

마스크 어셈블리 및 칩 패키지를 제조하기 위한 방법{MASK ASSEMBLY AND METHOD FOR FABRICATING A CHIP PACKAGE}
관련 출원에 대한 교차 참조
본 출원은 2017년 8월 31일자로 출원된 미국 가출원 제62/552,401의 우선권 이익을 주장한다. 위에 언급된 특허 출원의 전체는 본원에 참고로 통합되며 본 명세서의 일부를 구성한다.
본 발명은 마스크 어셈블리 및 칩 패키지 제작을 위한 방법에 관한 것이다
반도체 산업은 다양한 전자 구성요소(즉, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도의 지속적인 향상으로 인해 급격한 성장을 경험하였다. 대부분의 경우, 집적 밀도의 이러한 향상은 최소 피처(feature) 크기의 점진적 감소로 인한 것이며, 이는 더 작은 구성요소 중 더 많은 구성요소를 주어진 영역에 통합되게 한다. 이러한 더 작은 전자 구성요소는 또한 이전의 패키지보다 작은 영역을 이용하는 더 작은 패키지를 필요로 한다. 반도체 구성요소에 대한 일부 더 작은 유형의 패키지는, 쿼드 플랫 패키지(quad flat package; QFP), 핀 그리드 어레이(pin grid array; PGA) 패키지, 볼 그리드 어레이(ball grid array; BGA) 패키지 등을 포함한다.
통합된 팬-아웃(fan-out) 패키지는 칩과 시스템 간의 이종 통합을 위한 강력한 솔루션이다. 통합된 팬-아웃 패키지에 의해 제공되는 향상된 라우팅 능력(routability) 및 신뢰성은 향후 패키지의 핵심 요소입니다. 통합된 팬-아웃 패키지의 제조 프로세스를 단순화하고 통합된 팬-아웃 패키지의 제조 비용을 감소시키는 방법은, 중요한 이슈(issue)이다.
본 개시의 양태들은 첨부된 도면들과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 일정한 비율로 그려지지 않는 점이 강조된다. 실제로, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수도 있다.
도 1 내지 도 5는 본 개시의 일부 실시형태에 따른 집적 회로 구성요소를 제조하기 위한 프로세스 흐름을 개략적으로 도시한다.
도 6 내지 도 13은 본 개시의 일부 실시형태에 따른 칩 패키지를 제조하기 위한 프로세스 흐름을 개략적으로 도시한다.
도 14는 본 개시의 일부 실시형태에 따른 패키지-온-패키지(POP)를 도시하는 횡단면도이다.
도 15는 본 개시의 일부 실시형태에 따른 도전성 배선을 제조하기 위한 프로세스 흐름을 개략적으로 도시한다.
도 16a 내지 도 16f는 본 개시의 일부 실시형태에 따른 재배선 회로 구조물(220) 내의 도전성 배선(즉, 재배선 도전 층(224))을 제조하기 위한 프로세스 흐름을 개략적으로 도시한다.
도 17a는 본 개시의 일부 실시형태에 따른 도 16a에 도시된 제1 마스크(M1) 및 도 16b에 도시된 오버레이 부분(OL)의 평면도를 개략적으로 도시한다.
도 17b는 본 개시의 일부 실시형태에 따른 도 16c에 도시된 제2 마스크(M2) 및 도 16d에 도시된 오버레이 부분(OL)의 평면도를 개략적으로 도시한다.
도 17c는 본 개시의 일부 실시형태에 따른 도 16e에 도시된 오버레이 부분(OL)의 평면도를 개략적으로 도시한다.
도 18a는 본 개시의 일부 대안적인 실시형태에 따른 도 16a에 도시된 제1 마스크(M1) 및 도 16b에 도시된 오버레이 부분(OL)의 평면도를 개략적으로 도시한다.
도 18b는 본 개시의 일부 대안적인 실시형태에 따른 도 16c에 도시된 제2 마스크(M2) 및 도 16d에 도시된 오버레이 부분(OL)의 평면도를 개략적으로 도시한다.
도 18c는 본 개시의 일부 대안적인 실시형태에 따른 도 16e에 도시된 오버레이 부분(OL)의 평면도를 개략적으로 도시한다.
도 19는 본 개시의 일부 실시형태에 따른 도전성 배선을 제조하기 위한 다른 프로세스 흐름을 개략적으로 도시한다.
도 20a는 본 개시의 일부 대안적인 실시형태에 따른 도 16a에 도시된 제1 마스크(M1) 및 도 16b에 도시된 오버레이 부분(OL)의 평면도를 개략적으로 도시한다.
도 20b는 본 개시의 일부 대안적인 실시형태에 따른 도 16c에 도시된 제2 마스크(M2) 및 도 16d에 도시된 오버레이 부분(OL)의 평면도를 개략적으로 도시한다.
도 20c는 본 개시의 일부 대안적인 실시형태에 따른 도 16e에 도시된 오버레이 부분(OL)의 평면도를 개략적으로 도시한다.
다음의 개시는 본 발명의 상이한 피처(feature)를 구현하기 위한 많은 다른 실시형태들 또는 예들을 제공한다. 본 개시를 간소화하기 위해 구성요소 및 배열의 특정예가 이하에서 설명된다. 물론, 이들은 단지 예일 뿐이며, 제한적인 것으로 의도되지는 않는다. 예를 들어, 후속하는 설명에서 제2 피처 상에 또는 그 위에 제1 피처를 형성하는 것은, 제1 피처와 제2 피처가 직접 접촉하여 형성되는 실시형태들을 포함할 수도 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않도록 제1 피처와 제2 피처 사이에 추가의 피처가 형성될 수도 있는 실시형태들을 또한 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수도 있다. 이러한 반복은 간소화와 명료화를 위한 것이며, 그 자체로 논의되는 다양한 실시형태 및/또는 구성 사이의 관계에 영향을 주지는 않는다.
또한,“아래(beneath)”,“아래쪽(below)”,“하부(lower)”,“위(above)”,“상부(upper)”등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 하나의 요소 또는 피처에 대한 또 다른 요소(들) 또는 피처(들)의 관계를 논의하기 위해 설명의 편의상 본원에 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에도 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 기타의 배향을 가짐), 본원에서 사용된 공간적으로 상대적인 기술어(descrtiptor)는 그에 따라 유사하게 해석될 수도 있다.
다른 피처 및 프로세스가 또한 포함될 수도 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 돕기 위해 테스팅 구조물이 포함될 수도 있다. 테스팅 구조물은 예를 들어, 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 허용하는 재분배 층에 또는 기판 상에 형성된 테스트 패드를 포함할 수도 있다. 검증 테스트는 중간 구조물뿐만 아니라 최종 구조물에서 수행될 수도 있다. 부가적으로, 본 명세서에 개시된 구조물 및 방법은, 수율을 증가시키고 비용을 감소시키기 위해 알려진 양호한 다이의 중간 검증을 통합하는 테스트 방법론과 함께 사용될 수도 있다.
도 1 내지 도 5는 본 개시의 일부 실시형태에 따라 집적 회로 구성요소를 제조하기 위한 프로세스 흐름을 개략적으로 도시한다. 도 1을 참조하면, 어레이에 배열된 복수의 집적 회로 구성요소(100)를 포함하는 웨이퍼(W)가 제공된다. 웨이퍼 쏘잉(sawing) 또는 다이싱 프로세스는 웨이퍼(W) 상에서 수행되기 전에, 도 1에 도시된 바와 같이, 웨이퍼(W)의 집적 회로 구성요소(100)는 서로 물리적으로 연결된다. 일부 실시형태에서, 집적 회로 구성요소(100)의 각각은 반도체 기판(110) 및 상기 반도체 기판(110) 상에 배치된 상호 접속 구조물(120)을 포함한다. 반도체 기판(110)은 능동 구성요소(예를 들어, 트랜지스터 등) 및 수동 구성요소(예를 들어, 저항, 커패시터, 인덕터 등)가 내부에 형성된 실리콘 기판일 수도 있다. 상기 상호접속 구조물(120)은 교대로 적층된 복수의 층간 유전체(inter-dielectric layer)(122) 및 복수의 패터닝된 도전 층(124)을 포함할 수도 있다. 예를 들어, 층간 유전체(122)는 다른 적절한 유전체 재료에 의해 형성된 실리콘 산화물 층, 실리콘 질화물 층, 실리콘 산질화물 층, 또는 유전체 층일 수도 있으며, 패터닝된 도전 층(124)은 패터닝된 구리 층 또는 다른 적절한 패터닝된 금속 층일 수도 있다.
도 1에 도시된 바와 같이, 최상부의 패터닝된 도전 층(124)은 층간 유전체(120)의 최상부의 층간 유전체(122)에 의해 덮여지고, 최상부의 패터닝된 도전 층(124)은 최상부의 층간 유전체(122)의 복수의 개구(O1)에 의해 노출된다.
도 2를 참조하면, 웨이퍼(W) 상에 복수의 도전성 필러(130)가 형성되고, 도전성 필러(130)는 도금 프로세스를 통해 형성될 수도 있다. 일부 실시형태에서, 시드 층(예를 들어, Ti/Cu 시드 층)은 웨이퍼(W) 상에 스퍼터링될 수도 있고, 그 후, 패터닝된 포토레지스트가 시드 층 상에 형성된다. 상부에 형성된 시드 층 및 패터닝된 포토레지스트를 갖는 웨이퍼(W)는 패터닝된 포토레지스트에 의해 노출된 시드 층의 부분 위에 도전성 필러(130)가 도금되도록 도금 조에 침지된다. 도전성 필러(130)는 최상부의 층간 유전체(122)의 개구(O1)에 대응한다. 도전성 필러(130)가 노출된 시드 층에 도금된 후에, 패터닝된 포토레지스트가 제거된다. 그 후, 최상부의 층간 유전체(122)가 노출될 때까지, 도전성 필러(130)를 하드 마스크로서 사용함으로써 시드 층을 제거하여 패터닝한다. 일부 실시형태에서, 도전성 필러(130)는 구리 필러 또는 다른 적절한 금속 필러일 수도 있다.
도 2에 도시된 바와 같이, 도전성 필러(130)는 필러 부분(132)과, 필러 부분(132)과 최상부의 패터닝된 도전 층(124) 사이의 시드 패턴(134)을 포함할 수도 있다. 일부 실시형태에서, 도전성 필러(130)의 필러 부분(132)의 재료와, 최상부의 패터닝된 도전 층(124)의 재료는 실질적으로 동일하다. 도전성 필러(130)의 시드 패턴(134)은 필러 부분(132)과 최상부의 패터닝 도전 층(124)과 접촉한다. 시드 패턴(134) 및 최상부의 패터닝 도전 층(124)의 재료를 적절하게 선택함으로써, 도전성 필러(130)[예를 들어, 시드 패턴(134)]와 최상부의 패터닝된 도전 층(124) 사이의 접착력이 향상될 수도 있다. 구리 필러 부분(132) 및 Ti/Cu 시드 패턴(134)은 일렉트로 마이그레이션(electro-migration)에 대한 양호한 내성을 가지고 낮은 저항률을 가지며, 최상부의 패터닝된 도전 층(124)[예를 들어. 구리 층]과 Ti/Cu 시드 패턴(134) 사이의 인터페이스는, 등가적인 직렬 인덕턴스(equivalent series inductance; ESL) 및/또는 등가 직렬 저항(equivalent series resistance; ESR)를 더 적게 유도할 수도 있다.
도 3을 참조하면, 도전성 필러(130) 및/또는 집적 회로 구성요소(100)의 전기적 특성을 검사하기 위하여, 도전성 필러(130)의 상부 표면에 복수의 도전성 캡(CAP)이 형성된다. 일부 실시형태에서, 도전성 캡(CAP)은 땜납 캡일 수도 있다. 예를 들어, 전술한 땜납 캡은 무연 땜납 캡일 수도 있다. 이어서, 도전성 필러(130) 및/또는 집적 회로 구성요소(100)의 전기적 특성을 검사하기 위하여 도전성 캡(CAP)에 대해 칩-프로빙 프로세스가 수행된다. 칩-프로빙 프로세스 동안에, 검사 프로브는 도전성 캡(CAP) 위에 가압되고, 이런 식으로, 프로빙 마크는 도전성 캡(CAP)의 상부 표면 상에 형성될 수도 있다. 그러나, 도 8에 도시된 바와 같이, 도전성 캡(CAP)의 상부 표면 상에 형성된 프로빙 마크는, 도전성 캡(CAP)이 제거될 것이기 때문에, 도전성 필러(130) 및 집적 회로 구성요소(100)의 신뢰성을 저하시키지 않을 수도 있다.
도 4를 참조하면, 도전성 캡(CAP) 및 도전성 필러(130)가 보호 층(140)에 의해 덮이거나 캡슐화되도록, 보호 층(140)이 웨이퍼(W) 위에 형성된다. 도전성 캡(CAP) 및 도전성 필러(130)는 보호 층(140)에 의해 보호된다. 일부 실시형태에서, 보호 층(140)은 폴리이미드(PI) 층, 폴리벤조옥사졸(polybenzoxazole; PBO) 층, 또는 다른 적절한 중합체 또는 유기 층일 수도 있다. 보호 층(140)을 형성한 후에, 웨이퍼(W)가 미리 결정된 두께를 가지도록 박형화하기 위하여 웨이퍼(W)의 이면(back side) 연마 프로세스를 수행할 수도 있다. 웨이퍼(W)의 이면 연마 프로세스 중에, 도전성 필러(130)는 보호 층(140a)에 의해 손상으로부터 보호된다.
도 5를 참조하면, 웨이퍼 다이싱 프로세스 또는 웨이퍼 개별화(singulation) 프로세스는, 웨이퍼(W)가 복수의 집적 회로 구성요소(100a)로 개별화되도록, 스크라이브 라인(SL)을 따라 수행된다. 집적 회로 구성요소(100a)의 각각의 구성요소는, 반도체 기판(110a), 상기 반도체 기판(110a) 상에 배치된 상호 접속 구조물(120a), 도전성 필러(130), 및 보호 층(140a)을 포함한다. 보호 층(140a)은 상호 접속 구조물(120a)를 덮는다. 도전성 필러(130)는 보호 층(140a)에 의해 캡슐화되어 있다. 웨이퍼 다이싱 또는 개별화 프로세스 동안에, 도전성 필러(130)는 보호 층(140a)에 의해 손상으로부터 보호된다.
도 6 내지 도 13은 본 개시의 일부 실시형태에 따른 칩 패키지를 제조하기 위한 프로세스 흐름을 개략적으로 도시한다.
도 6을 참조하면, 탈결합 층(de-bonding layer)(DB) 및 그 위에 형성된 유전체 층(dielectric layer; DI)을 갖는 캐리어(C)가 제공되며, 여기서 탈결합 층(DB)은 캐리어(C)와 유전체 층(DI) 사이에 있다. 일부 실시형태에서, 캐리어(C)는 유리 기판이고, 탈결합 층(DB)은 유리 기판 상에 형성된 광/열 변환(light-to-heat conversion; LTHC) 릴리스 층이고, 유전체 층(DI)은 예를 들어 탈결합 층(DB) 상에 형성되는 폴리벤조옥사졸(PBO) 층이다. 일부 대안적인 실시형태에서, 상기 탈결합 층(DB)은 광경화 프로세스에 의해 점착성(stickness)이 감소된 광경화성 릴리스 필름 또는 열경화 프로세스에 의해 점착성이 감소된 열경화성 릴리스 필름일 수도 있으며, 상기 유전체 층(DI)은 다른 감광성 또는 비감광성 유전체 재료로 제조될 수도 있다. 탈결합 층(DB) 및 그 위에 형성된 유전체 층(DI)을 가지는 캐리어(C)가 제공된 후에, 유전체 층(DI) 상에, 복수의 도전성 관통 절연체 비아(through insulator via; TIV)가 형성된다. 일부 실시형태에서, 도전성 관통 절연체 비아(TIV)는 포토 레지스트 코팅, 포토리소그래피, 도금, 및 포토레지스트 스트리핑 프로세스에 의해 형성된다. 예를 들어, 도전성 관통 절연체 비아(TIV)는, 구리 포스트(copper post) 또는 다른 적절한 금속 포스트를 포함한다.
일부 실시형태에서, 상부에 도전성 필러(130)가 분산되는 개별화된 집적 회로 구성요소(100a) 중 적어도 하나가, 선택되어 유전체 층(DI) 상에 배치된다. 집적 회로 구성요소(100a)는 다이 부착 필름(die attachment film; DAF), 접착 페이스트 등을 통해 유전체 층(DI) 상에 부착 또는 접착된다. 일부 대안적인 실시형태에서, 2 이상의 집적 회로 구성요소(100a)가 선택되어 유전체 층(DI) 상에 배치될 수도 있고, 유전체 층(DI) 상에 배치된 집적 회로 구성요소(100a)는 어레이 형태로 배열될 수도 있다.
도 7을 참조하면, 집적 회로 구성요소(100a)가 선택되어 유전체 층(DI) 상에 배치된다. 일부 실시형태에서, 집적 회로 구성요소(100a)는 도전성 관통 절연체 비아(TIV)의 형성 후에 유전체 층(DI) 상에 선택 및 배치된다. 일부 대안적 실시형태에서, 집적 회로 구성요소(100a)는 도전성 관통 절연체 비아(TIV)의 형성 이전에 유전체 층(DI) 상에 선택 및 배치된다.
도 7에 도시된 바와 같이, 적어도 하나의 집적 회로 구성요소(100a) 및 도전성 관통 절연체 비아(TIV)를 덮기 위하여, 유전체 층(DI) 상에 절연 캡슐(insulating encapsulation)(210)이 형성된다. 일부 실시형태에서, 절연 캡슐(210)은 성형(molding) 프로세스[예를 들어, 압축 성형 프로세스)에 의해 형성된 성형 화합물이다. 집적 회로 구성요소(100a)의 도전성 필러(130) 및 보호 층(140a)은, 절연 캡슐(210)에 의해 덮여진다. 즉, 집적 회로 구성요소(100a)의 도전성 필러(130) 및 보호 층(140a)은 노출되지 않고 절연 캡슐(210)에 의해 보호된다. 일부 실시형태에서, 절연 캡슐(210)은 에폭시 수지 또는 다른 적절한 유전체 재료를 포함한다.
도 7 및 도 8을 참조하면, 도전성 필러(130)의 상부 표면 및 보호 층(140a)의 상부 표면이 노출될 때까지, 절연 캡슐(210)가 연삭된다. 일부 실시형태에서, 절연 캡슐(210)은 기계적 연삭(grinding) 프로세스 및/또는 화학적 기계적 연마(CMP) 프로세스에 의해 연삭된다. 절연 캡슐(210)이 연삭된 후에, 절연 캡슐(210’)이 유전체 층(DI) 위에 형성된다. 절연 캡슐(210)의 연삭 프로세스 동안에, 도전성 필러(130)의 상부 표면이 노출될 때까지, 보호 층(140a), 도전성 캡(CAP), 및 도전성 필러(130)를 연삭한다. 도전성 캡(CAP)이 연삭되어 있기 때문에, 도전성 캡(CAP)의 상부 표면에 형성된 프로빙 마크는, 도전성 필러(130) 및 집적 회로 구성요소(100a)의 신뢰성을 저하시키지 않을 수도 있다. 절연 캡슐(210)의 연삭 프로세스가 수행된 후에, 연삭된 보호 층(140a’)이 형성된다. 일부 실시형태에서, 절연 캡슐(210)의 연삭 프로세스 동안에, 도전성 관통 절연체 비아(TIV)는 또한 부분적으로 연삭된다.
도 8에 도시된 바와 같이, 절연 캡슐(210’)은 적어도 하나의 집적 회로 구성요소(100a)의 측벽을 측 방향으로 캡슐화하고, 절연 캡슐(210’)은 도전성 관통 절연체 비아(TIV)에 의해 관통된다. 다시 말해, 집적 회로 구성요소(100a) 및 도전성 관통 절연체 비아(TIV)는 절연 캡슐(210’) 내에 매립된다. 도전성 관통 절연체 비아(TIV)의 상부 표면, 절연 캡슐(210’)의 상부 표면, 및 도전성 필러(130)의 상부 표면은, 보호 층(140a’)의 상부 표면과 실질적으로 동일 평면 상에 있을 수도 있다.
도 9를 참조하면, 절연 캡슐(210’) 및 보호 층(140a’)이 형성된 후에, 집적 회로 구성요소(100a)의 도전성 필러(130)에 전기적으로 연결된 재배선 회로 구조물(220)은, 도전성 관통 절연체 비아(TIV)의 상부 표면, 절연 캡슐(210’)의 상부 표면, 도전성 필러(130)의 상부 표면, 및 보호 층(140’)의 표면 상에 형성된다. 도 9에 도시된 바와 같이, 재배선 회로 구조물(220)은, 교대로 적층되는 복수의 층간 유전체(222)과 복수의 재배선 도전 층(224)을 포함한다. 일부 실시형태에서, 도전성 필러(130)의 상부 표면 및 도전성 관통 절연체 비아(TIV)의 상부 표면은 재배선 회로 구조물(220)과 접촉한다. 본 실시형태에서, 도 9에 도시된 바와 같이, 층간 유전체(222)는 4개의 층간 유전체(222)를 포함하고, 재배선 도전 층(224)은 예를 들어, 3개의 재배선 도전 층(224)을 포함한다.
또한, 복수의 패드(230)는 층간 유전체(222) 중 최상부 층에 형성되고, 재배선 도전 층(224)의 최상부 층에 전기적으로 연결된다. 패드(230)는 볼 탑재를 위한 복수의 UBM(under-ball metallurgy) 패턴(230a) 및 수동 구성요소를 탑재하기 위한 복수의 연결 패드(230b)를 포함한다. 패드(230)는 재배선 도전 층(224)을 통해 집적 회로 구성요소(100a)의 도전성 필러(130) 및 도전성 관통 절연체 비아(TIV)에 전기적으로 연결된다. 본 개시에서는 UBM 패턴(230a)과 연결 패드(230b)의 개수가 제한되지 않는다는 점에 주목하여야 한다.
적어도 하나의 집적 회로 구성요소(100a), 절연 캡슐(210’) 및 도전성 관통 절연체 비아(TIV)에 의해 제공되는 상기 재배선 회로 구조(220)의 레이아웃 영역이 상당히 크기 때문에, 재배선 회로 구조물(220) 내의 재배선 도전 층(224) 및/또는 층간 유전체(222)의 패터닝 프로세스(즉, 포토리소그래피 프로세스)는, 툴(tool) 용량으로 인해 단일 마스크를 통해 수행되지 않을 수도 있다. 재배선 도전 층(224) 및 층간 유전체(222)은 다른 패턴을 가질 수도 있으므로, 본 실시형태에서는, 각각이 복수의 마스크를 포함하는 다른 마스크 구성이 재배선 도전 층(224) 및 층간 유전체(222)의 제조 프로세스에 이용될 수도 있음을 주목하여야 한다. 일부 대안적인 실시형태에서, 재배선 회로 구조물(220)은 2개의 층간 유전체(222)와 상기 2개의 층간 유전체(222) 사이에 끼워지는 하나의 재배선 도전 층(224)만을 포함할 수도 있다. 이러한 개시에서, 층간 유전체(222) 및 재배선 도전 층(224)의 개수는 제한되지 않는다는 점에 주목하여야 한다.
재배선 회로 구조물(220) 내의 재배선 도전 층(224) 중 적어도 하나의 제조는, 도 15, 도 16a 내지 도 16f, 도 17a 내지 도 17c, 도 18a 내지 도 18c, 도 19 및 도 20a 내지 도 20c와 함께 설명된다.
도 10을 참조하면, UBM 패턴(230a)과 접속 패드(230b)를 형성한 후, 언더 볼 금속 패턴(230a) 상에 복수의 도전성 볼(240)을 배치하고, 접속 패드(230b) 상에 복수의 수동 구성요소(250)가 탑재된다. 일부 실시형태에서, 도전성 볼(240)은 볼 배치 프로세스에 의해 언더 볼 금속 패턴(230a) 상에 배치될 수도 있고, 수동 구성요소(250)은 땜납 또는 리플로우 프로세스를 통해 접속 패드(230b) 상에 탑재될 수도 있다. 일부 실시형태에서, 도전성 볼(240)의 높이는 예를 들어 수동 구성요소(250)의 높이보다 더 크다. 수동 구성요소(250)가 접속 패드(230b) 상에 탑재된 후에, 최상부의 패터닝된 도전 층(124)(예를 들어, 구리 층)과 Ti/Cu 시드 패턴(134) 사이의 계면은, 등가 직렬 인덕턴스(equivalent series inductance; ESL) 및/또는 등가 직렬 저항(equivalent series resistance; ESR)을 더 적게 유도할 수도 있다.
도 10 및 도 11을 참조하면, 도전성 볼(240)과 수동 구성요소(250)가 패드(230)에 탑재된 후, 층간 유전체(DI)가 캐리어(C)로부터 분리되도록, 절연 캡슐(210’)의 하부 표면에 형성된 층간 유전체(DI)는, 탈결합 층(DB)으로부터 탈결합된다. 일부 실시형태에서, 탈결합 층(DB)[예를 들어, LTHC 릴리스 층]은, UV 레이저에 의해 조사될 수 있어, 층간 유전체(DI)는 캐리어(C)로부터 박리된다.
도 12에 도시된 바와 같이, 층간 유전체(DI)는, 그 후 도전성 관통 절연체 비아(TIV)의 하부 표면을 노출시키기 위하여 복수의 접촉 개구(O2)가 형성되도록 패터닝된다. 접촉 개구(O2)의 수 및 위치는 도전성 관통 절연체 비아(TIV)의 수에 대응한다. 일부 실시형태에서, 층간 유전체(DI)의 접촉 개구(O2)는 레이저 드릴링 프로세스 또는 다른 적절한 패터닝 프로세스에 의해 형성된다. 일부 대안적인 실시형태에서, 층간 유전체(DI)는 도전성 관통 절연체 비아(TIV)의 하부 표면을 노출시키도록 절연 캡슐(210’)의 하부 표면으로부터 전체적으로 제거될 수도 있다.
도 13을 참조하면, 접촉 개구(O2)가 층간 유전체(DI) 내에 형성된 후에, 복수의 도전성 볼(260)이 접촉 개구(O2)에 의해 노출된 도전성 관통 절연체 비아(TIV)의 하부 표면에 배치된다. 그리고, 도전성 볼(260)은 예를 들어, 리플로우되어 도전성 관통 절연체 비아(TIV)의 하부 표면과 결합된다. 도 13에 도시된 바와 같이, 도전성 볼(240) 및 도전성 볼(260)이 형성된 후에, 양면 단자 설계를 갖는 집적 회로(100)의 통합된 팬-아웃 패키지[즉, 도전성 볼(240 및 260)]가 완성된다.
도 14는 본 개시의 일부 실시형태에 따른 패키지-온-패키지(package-on-package; POP) 구조물을 도시하는 횡단면도이다. 도 14를 참조하면, 이어서 다른 패키지(300)가 제공된다. 패키지(300)는 예를 들어 메모리 디바이스 또는 다른 적절한 반도체 디바이스이다. 패키지(300)는 패키지-온-패키지(POP) 구조물이 제조되도록 도전성 볼(260)을 통해도 13에 도시된 통합된 팬-아웃 패키지 위에 적층되고, 이러한 팬-아웃 패키지에 전기적으로 연결된다. 일부 실시형태에서, 패키지-온-패키지(POP) 구조물은 도 13에 도시된 통합된 팬-아웃 패키지와 패키지(300) 사이에 배치된 언더필(underfill)(미도시)을 더 포함할 수도 있다. 언더필은 도전성 볼(260)을 캡슐화하여 패키지-온-패키지(package-on-package; POP) 구조물의 신뢰성 및 내구성을 향상시킬 수 있다.
도 15는 본 개시의 일부 실시형태에 따른 도전성 배선을 제조하기 위한 프로세스 흐름을 개략적으로 도시하는데, 도 16a 내지 도 16f는 본 개시의 일부 실시형태에 따른 재배선 회로 구조물(220) 내의 도전성 배선(즉, 재배선 도전 층(224))을 제조하기 위한 프로세스 흐름을 개략적으로 도시하며, 도 17a는 본 개시의 일부 실시형태에 따른 도 16a에 도시된 제1 마스크(M1) 및 도 16b에 도시된 오버레이 부분(OL)의 평면도를 개략적으로 도시하며, 도 17b는 본 개시의 일부 실시형태에 따른 도 16c에 도시된 제2 마스크(M2) 및 도 16d에 도시된 오버레이 부분(OL)의 평면도를 개략적으로 도시하며, 도 17c는 본 개시의 일부 실시형태에 따른 도 16e에 도시된 오버레이 부분(OL)의 평면도를 개략적으로 도시한다.
도 15 및 도 16a 내지 도 16f를 참조하면, 일부 실시형태에서, (도 16f에 도시된) 도전성 배선을 제조하기 위한 방법은, 포토레지스트 층(PR)을 패터닝하는 단계(단계 S10), 포토레지스트 층(PR)에 도전성 배선을 형성하는 단계(단계 S20)를 포함할 수도 있다. 일부 대안적인 실시형태에서, 상기 도전성 배선을 제조하기 위한 방법은, 상기 포토레지스트 층(PR)에 상기 도전성 배선을 형성하는 단계 후에, 상기 포토레지스트 층(PR)을 제거하는 단계(단계 S30)를 더 포함할 수도 있다. 단계 S30은 선택적으로 본 개시 내용에 포함된다는 것에 주목하여야 한다. 도 15에 도시된 바와 같이, 포토레지스트 층(PR)을 패터닝하기 위한 다단계 노광 및 현상 프로세스(즉, 단계 S10)가 수행되며, 다음 단계들(즉, 단계들 S11, S12, S13 및 S14)을 포함할 수도 있다.
도 16a에 도시된 바와 같이, 일부 실시형태에서, 적어도 하나의 집적 회로 구성요소(100a) 및 절연 캡슐(210’) 상에 도전 층(C)이 형성된다. 도전 층(C)을 형성하기 전에, 적어도 하나의 집적 회로 구성요소(100a) 및 절연 캡슐(210’) 상에 층간 유전체(122)가 형성될 수도 있다. 상기 층간 유전체(122)는 상기 도전성 필러(130) 및 상기 도전성 관통 절연체 비아(TIV)의 상부 표면을 노출시키는 복수의 접촉 개구를 포함할 수도 있다. 도전 층(C)을 형성한 후, 도전 층(C) 상에 포토레지스트 층(PR)을 형성한다. 일부 실시형태에서, 도전 층(C)은 시드 층으로서 작용하고, 스퍼터링 프로세스에 의해 형성되는 반면에, 포토레지스트 층(PR)은 예를 들어 스핀 코팅 프로세스에 의해 도전 층(C) 상에 형성된다.
도 15, 도 16a, 도 16b 및 도 17a에 도시된 바와 같이, 제1 레이아웃 패턴(P1)을 포함하는 제1 마스크(M1)가 제공된다(단계 S11). 제1 마스크(M1)는 포토레지스트 층(PR)의 제1 부분(PR1)(예를 들어, 좌측 부분)을 덮지만, 제1 마스크(M1)는 포토레지스트 층(PR)의 제2 부분(PR2)(예들 들어, 우측 부분)을 덮지 않는다. 제1 마스크(M1)는 제1 오버레이 영역(OL1)을 포함한다. 일부 실시형태에서, 제1 마스크(M1)의 제1 레이아웃 패턴(P1)은 복수의 제1 광-투과(light-transmissive) 영역(T1)을 갖는 제1 차광 패턴을 포함할 수도 있다. 그 후, 제1 마스크(M1)를 통한 제1 노광 프로세스(E1) 및 제1 현상 프로세스(단계 S12)가 수행되어 포토레지스트 층(PR)의 제1 부분(PR1)에 복수의 제1 배선 개구(OP1)를 형성한다. 제1 마스크(M1)의 제1 레이아웃 패턴(P1)을 차폐함으로써, 포토레지스트 층(PR)이 부분적으로 패터닝되고, 제1 광-투과 영역(T1)에 대응하는 제1 배선 개구(OP1)가 포토레지스트 층(PR)의 제1 부분(PR1)에 형성될 수도 있다. 도 16b에 도시된 바와 같이, 도전 층(C)은 포토레지스트 층(PR)의 제1 부분(PR1)에 형성된 제1 배선 개구(OP1)에 의해 부분적으로 노출된다.
일부 실시형태에서, 포토레지스트 층(PR)의 제2 부분(PR2)이 노출되는 것을 방지하기 위해, 제1 마스크(M1)는 차광 부재(SH1)(도 17a에 도시됨)에 의해 고정될 수도 있고, 차광 부재(SH1)는 포토레지스트 층(PR)의 제2 부분(PR2)을 차광한다. 일부 실시형태에서, 포토레지스트 층(PR)의 제2 부분(PR2)이 노출되는 것을 방지하기 위해, 포토레지스트 층(PR)의 제2 부분(PR2)을 차광하기 위하여 차광 부재(SH1)(도 17a에 도시됨)가 제공될 수도 있으며, 제1 마스크(M1)는 차광 부재(SH1)에 의해 고정되지 않을 수도 있다. 다른 실시형태에서, 제1 노광 프로세스(E1)에서 사용된 광원의 적절한 제어를 통해, 포토레지스트 층(PR)의 제2 부분(PR2)의 원하지 않은 노출이 방지될 수도 있다. 예를 들어, 제1 노광 프로세스(E1)에서 사용된 광원에 의해 제공된 광은, 포토레지스트 층(PR)의 제1 부분(PR1) 및 오버레이 부분(OL)에 국부적으로 조사하기 위하여, 전기적으로 제어될 수 있거나(예를 들어, 포토레지스트 층(PR)의 제1 부분(PR1) 및 오버레이 부분(OL)에 대응하는 광원의 일부 영역만이 턴 온됨), 또는 광학적으로 제어될 수도 있다(예를 들어, 포토레지스트 층(PR)의 제2 부분(PR2)에 대응하는 광원의 일부 영역은 차광 부재에 의해 차광됨). 포토레지스트 층(PR)의 제2 부분(PR2)이 노출되는 것을 방지하기 위한 다른 적절한 방식이 또한 본 개시에서 사용될 수도 있다.
도 15, 도 16c, 도 16d 및 도 17b에 도시된 바와 같이, 제2 레이아웃 패턴(P2)을 포함하는 제2 마스크(M2)가 제공된다(단계 S13). 제2 마스크(M2)는 포토레지스트 층(PR)의 제2 부분(PR2)(예를 들어, 우측 부분) 및 오버레이 부분(OL)을 덮는다. 오버레이 부분(OL)은 제1 마스크(M1)(도 16a에 도시됨) 및 제2 마스크(M2)에 의해 순차적으로 덮여지는 영역이다. 즉, 오버레이 부분(OL)은 제1 부분(PR1)의 일부이고, 제1 마스크(M1)의 제1 오버레이 영역(OL1)에 대응한다. 오버레이 부분(OL)을 제외하고, 포토레지스트 층(PR)의 제1 부분(PR1)(예를 들어, 좌측 부분)은 제2 마스크(M2)에 의해 덮이지 않는다. 제2 마스크(M2)는 제2 오버레이 영역(OL2)을 포함하고, 상기 제2 오버레이 영역(OL2)은 오버레이 부분(OL)을 덮고 이에 대응한다. 일부 실시형태에서, 제2 마스크(M1)의 제2 레이아웃 패턴(P2)은 복수의 제2 광-투과 영역(T2)을 갖는 제2 차광 패턴을 포함할 수도 있다. 그 후, 포토레지스트 층(PR)의 제2 부분(PR2)에 복수의 제2 배선 개구(OP2)를 형성하도록, 제2 마스크(M2)를 통한 제2 노광 프로세스(E2) 및 제2 현상 프로세스(단계 S14)가 수행된다. 제2 마스크(M2)의 제2 레이아웃 패턴(P2)은, 제2 노광 프로세스(E2)를 수행할 때, 포토레지스트 층(PR)의 오버레이 부분(OL)에 형성된 제1 배선 개구(OP1)와 실질적으로 정렬된다. 즉, 제2 광-투과 영역(T2)은, 제2 노광 프로세스(E2)를 수행할 때, 포토레지스트 층(PR)의 오버레이 부분(OL)에 형성된 제1 배선 개구(OP1)와 실질적으로 정렬된다. 제2 마스크(M2)의 제2 레이아웃 패턴(P2)을 차폐함으로써, 포토레지스트 층(PR)을 추가로 패터닝하고, 제2 광-투과 영역(T2)에 대응하는 제2 배선 개구(OP2)를 포토레지스트 층(PR)의 제2 부분(PR2)에 형성할 수도 있다. 도 16d에 도시된 바와 같이, 도전 층(C)은 포토레지스트 층(PR)에 형성된 제1 배선 개구(OP1) 및 제2 배선 개구(OP2)에 의해 부분적으로 노출된다.
일부 실시형태에서, 제2 마스크(M2)에 의해 덮이지 않은 제1 부분(PR1)이 노출되는 것을 방지하기 위해, 제2 마스크(M2)는 (도 17b에 도시된) 차광 부재(SH2)에 의해 고정될 수도 있고, 상기 차광 부재(SH2)는 제2 마스크(M2)에 의해 덮이지 않은 제1 부분(PR1)을 차광할 수도 있다. 일부 대안적인 실시형태에서, 제2 마스크(M2)에 의해 덮이지 않은 제1 부분(PR1)이 노출되는 것을 방지하기 위해, 차광 부재(SH2)(도 17b에 도시됨)는 제2 마스크(M2)에 의해 덮이지 않은 제1 부분(PR1)을 차광하도록 제공될 수도 있고, 제2 마스크(M2)는 차광 부재(SH2)에 의해 고정되지 않을 수도 있다. 다른 실시형태에서, 제2 노광 프로세스(E2)에서 사용된 광원의 적절한 제어를 통해, 제2 마스크(M2)에 의해 덮이지 않은 제1 부분(PR1)의 원하지 않은 노광이 방지될 수도 있다. 예를 들어, 포토레지스트 층(PR)의 제2 부분(PR2) 및 오버레이 부분(OL)에 국부적으로 조사하기 위하여, 제2 노광 프로세스(E2)에서 사용된 광원에 의해 제공된 광은, 전기적으로 제어될 수도 있거나(예를 들어, 포토레지스트 층(PR)의 제2 부분(PR2) 및 오버레이 부분(OL)에 대응하는 광원의 일부 영역만이 턴 온됨), 또는 광학적으로 제어된다(예를 들어, 포토레지스트 층(PR)의 제1 부분(PR1)에 대응하는 광원의 일부 영역이 차광 부재에 의해 차광됨). 포토레지스트 층(PR)의 제1 부분(PR1)의 원하지 않는 노출을 방지하기 위한 다른 적절한 방식이, 또한 본 개시에서 사용될 수도 있다.
제2 노광 프로세스(E2) 및 제2 현상 프로세스를 수행한 후에, 포토레지스트 층(PR)에 형성된 제1 배선 개구(OP1) 및 제2 배선 개구(OP2)가 오버레이 부분(OL)에서 연통된다. 도 17b에 도시된 바와 같이, 정렬 시프트(즉, 오버레이 시프트)로 인해 제1 배선 개구(OP1)와 제2 배선 개구(OP2) 사이에, 오버레이 오프셋이 발생할 수도 있다.
도 15, 도 16e 및 도 17b에 도시된 바와 같이, 제1 배선 개구(OP1) 및 제2 배선 개구(OP2)를 형성한 후에, 예를 들어, 도금 프로세스를 통하여 제1 배선 개구(OP1) 및 제2 배선 개구(OP2)에 복수의 도전성 배선이 형성된다. 즉, 제1 배선 개구(OP1) 및 제2 배선 개구(OP2)에 의해 부분적으로 노출된 도전 층(C) 상에 도전성 배선이 형성(예를 들면, 도금)된다. 일부 실시형태에서, 포토레지스트 층(PR)의 제1 배선 개구(OP1) 및 제2 배선 개구(OP2)에는, 제1 도전성 세그먼트(W1) 및 제2 도전성 세그먼트(W2)를 각각 포함하는 도전성 배선이 형성된다(단계 S20). 즉, 제1 배선 개구(OP1)에는 도전성 배선의 제1 도전성 세그먼트(W1)가 형성되고, 제2 배선 개구(OP2)에는 도전성 배선의 제2 도전성 세그먼트(W2)가 형성된다.
도 16f 및 도 17c에 도시된 바와 같이, 포토레지스트 층(PR)의 제1 배선 개구(OP1) 및 제2 배선 개구(OP2)에 도전성 배선을 형성한 후(단계 S30), 포토레지스트 층(PR)의 제1 부분(PR1) 및 제2 부분(PR2)은 제거된다. 제1 부분(PR1) 및 제2 부분(PR2)을 제거한 후에, 제1 도전성 세그먼트(W1) 및 제2 도전성 세그먼트(W2)에 의해 덮이지 않은 도전 층(C)의 일부는, 예를 들어, 층간 유전체(122)가 노출될 때까지 에칭 프로세스를 통해 제거된다. 일부 대안적인 실시형태에서, 도전 층(C)의 형성 및 패터닝 프로세스는 생략될 수도 있다. 도 17c에 도시된 바와 같이, 일부 실시형태에서, 제1 도전성 세그먼트(W1) 및 제2 도전성 세그먼트(W2)는 오버레이 부분(OL)에서 연결되고, 정렬 시프트(즉, 오버레이 시프트)로 인해 제1 도전성 세그먼트(W1) 및 제2 도전성 세그먼트(W2) 사이에 오버레이 오프셋이 발생할 수도 있다. 마스크(M1 및/또는 M2)의 정렬 시프트는 전술한 오버레이 오프셋을 통해 용이하게 판정될 수도 있음에 주목하여야 한다.
도 18a는 본 개시의 일부 대안적인 실시형태에 따른 도 16a에 도시된 제1 마스크(M1) 및 도 16b에 도시된 오버레이 부분(OL)의 평면도를 개략적으로 도시하는데, 도 18b는 본 개시의 일부 대안적인 실시형태에 따른 도 16c에 도시된 제2 마스크(M2) 및 도 16d에 도시된 오버레이 부분(OL)의 평면도를 개략적으로 도시하며, 그리고 도 18c는 본 개시의 일부 대안적인 실시형태에 따른 16e에 도시된 오버레이 부분(OL)의 평면도를 개략적으로 도시한다.
도 18a 내지 도 18c를 참조하면, 오버레이 부분(OL)에 형성된 제1 배선 개구(OP1)의 폭(WD1)은 제2 마스크(M2)에 의해 덮이지 않은 제1 부분(PR1)에 형성된 제1 배선 개구(OP1)의 폭(WD2)보다 더 크다. 예를 들어, 폭(WD1)과 폭(WD2)의 비율(즉, WD1/WD2)은 약 1.2 내지 약 2의 범위일 수도 있다. 일부 실시형태에서, 오버레이 부분(OL)에 형성된 제1 배선 개구(OP1)의 폭(WD2)은, 제2 부분(PR2)에 형성된 제2 배선 개구(OP2)의 폭(WD3)과 실질적으로 동일하다. 오버레이 시프트로 인해, 제1 배선 개구(OP1)의 폭(WD1)이 WD4까지 증가될 수도 있다. 마스크(M1 및/또는 M2)의 정렬 시프트는 전술한 오버레이 오프셋을 통해 용이하게 판정될 수도 있음을 주목해야 한다.
도 19는 본 개시의 일부 실시형태 따른 도전성 배선을 제조하기 위한 다른 프로세스 흐름을 개략적으로 도시하는데, 도 20a는 본 개시의 일부 대안적인 실시형태에 따른 도 16a에 도시된 제1 마스크(M1) 및 도 16b에 도시된 오버레이 부분(OL)의 평면도를 개략적으로 도시하며, 도 20b는 본 개시의 일부 대안적인 실시형태에 따른 도 16c에 도시된 제2 마스크(M2) 및 도 16d에 도시된 오버레이 부분(OL)의 평면도를 개략적으로 도시하며, 그리고 도 20c는 본 개시의 일부 대안적인 실시형태에 따른 도 16e에 도시된 오버레이 부분(OL)의 평면도를 개략적으로 도시한다.
도 19를 참조하면, 일부 실시형태에서, 포토레지스트 층을 패터닝하는 단계(S40), 포토레지스트 층에 정렬 마크를 형성하는 단계(S50), 포토레지스트 층에 도전성 배선을 형성하는 단계(S60)를 포함하는, 도전성 배선을 제조하는 방법이 제공된다. 일부 실시형태에서, 상기 포토레지스트 층에 정렬 마크를 형성하는 단계(S50) 및 상기 포토레지스트 층에 도전성 배선을 형성하는 단계(S60)는, 동시에 또는 순차적으로 수행될 수도 있다. 예를 들어, 정렬 마크는 포토레지스트 층에 도전성 배선을 형성하기 전 또는 후에 형성될 수도 있다. 대안적으로, 정렬 마크 및 도전성 배선은 동일한 프로세스(예를 들어, 도금 프로세스)에 의해 형성될 수도 있다. 일부 대안적인 실시형태에서, 상기 도전성 배선를 제조하기 위한 방법은, 포토레지스트 층에 도전성 배선을 형성한 후에 상기 포토레지스트 층을 제거하는 단계(S70)를 더 포함할 수도 있다. 단계(S70)는 선택적으로 본 개시 내용에 포함된다는 것에 주목하여야 한다.
도 19에 도시된 바와 같이, 포토레지스트 층을 패터닝하기 위한 다단계 노광 및 현상 프로세스(즉, 단계 S40)이 수행되며, 다음 단계들(즉, 단계들 S41, S42, S43 및 S44)을 포함할 수도 있다. 제1 정렬 패턴 및 제1 레이아웃 패턴을 포함하는 제1 마스크가 제공된다(단계 S41). 제1 마스크를 통한 제1 노광 프로세스 및 제1 현상 프로세스는, 포토레지스트 층의 제1 부분에 제1 정렬 개구 및 복수의 제1 배선 개구를 형성하도록 수행되며, 여기서 포토레지스트 층의 제1 부분은 제1 마스크에 의해 덮여진다(단계 S42). 제2 정렬 패턴 및 제2 레이아웃 패턴을 포함하는 제2 마스크가 제공된다(단계 S43). 제2 마스크를 통한 제2 노광 프로세스 및 제2 현상 프로세스는, 포토레지스트 층의 제2 부분에 복수의 제2 배선 개구를 형성하도록 수행되며, 여기서, 포토레지스트 층의 제1 부분과 제2 부분의 오버레이 부분은 제2 마스크에 의해 덮여지고, 상기 제2 노광 프로세스(단계 S44)을 수행할 때, 상기 제2 마스크의 상기 제2 정렬 패턴은, 상기 포토레지스트 층에 형성된 상기 제1 정렬 개구와 실질적으로 정렬된다.
도 19에 도시된 도전성 배선을 제조하기 위한 방법은, 도 17에 도시된 도전성 배선의 제조 프로세스가 정렬 마크의 제조(즉, 단계 S40 및 S50)를 더 포함한다는 것을 제외하고는 도 15에 도시된 방법과 유사하다. 따라서, 도전성 배선에 관한 상세한 설명은 생략한다.
도 19 및 도 20a를 참조하면, 제1 정렬 패턴(AP1) 및 제1 레이아웃 패턴(도 17a 또는 도 18a에 도시됨)을 포함하는 제1 마스크(M1)가 제공된다(단계 S41). 제1 마스크(M1) 상에는, 제1 정렬 패턴(AP1)이 예를 들어, 제1 레이아웃 패턴(P1)에 연결될 수도 있다. 제1 마스크(M1)는 포토레지스트 층(PR)의 제1 부분(PR1)(예를 들어, 좌측 부분)을 덮지만, 제1 마스크(M1)는 포토레지스트 층(PR)의 제2 부분(PR2)을 덮지 않는다. 제1 마스크(M1)는 제1 오버레이 영역(OL1)을 포함하고, 제1 정렬 패턴(AP1)은 제1 오버레이 영역(OL1)에 분포된다. 일부 실시형태에서, 제1 마스크(M1)의 제1 정렬 패턴(AP1)은, 복수의 제3 광-투과 영역(T3)을 갖는 제1 차광 패턴을 포함할 수도 있다. 그 후, 제1 마스크(M1)를 통한 제1 노광 프로세스 및 제1 현상 프로세스(단계 S42)는, 포토레지스트 층의 제1 부분(PR1)에 제1 정렬 개구(OP3) 및 복수의 제1 배선 개구(OP1)를 형성하도록 수행된다. 제1 마스크(M1)의 제1 정렬 패턴(AP1)과 제1 레이아웃 패턴(P1)을 차폐함으로써, 포토레지스트 층(PR)은 제3 광-투과 영역(T3)에 대응하는 제1 정렬 개구(OP3) 및 제1 광-투과 영역(T1)에 대응하는 제1 배선 개구(OP1)는, 포토레지스트 층(PR)의 제1 부분(PR1)에 형성될 수도 있다. 일부 실시형태에서, 도전 층(C)(도 16e에 도시됨)은 포토레지스트 층(PR)의 제1 부분(PR1)에 형성된 제1 정렬 개구(OP3) 및 제1 배선 개구(OP1)에 의해 부분적으로 노출된다.
도 19 및 도 20a를 참조하면, 제2 정렬 패턴(AP2) 및 제2 레이아웃 패턴(P2)을 포함하는 제2 마스크(M2)가 제공된다(단계 S43). 제2 마스크(M2) 상에는, 제2 정렬 패턴(AP2)이 예를 들어, 제2 레이아웃 패턴(P2)에 연결될 수도 있다. 제2 마스크(M2)는 포토레지스트 층(PR)의 오버레이 부분(OL) 및 제2 부분(PR2)(예를 들어, 우측 부분)을 덮는다. 오버레이 부분(OL)은, 제1 마스크(M1)(도 16a에 도시됨) 및 제2 마스크(M2)에 의해 순차적으로 덮이는 영역이다. 즉, 오버레이 부분(OL)은 제1 부분(PR1)의 일부이고, 제1 마스크(M1)의 제1 오버레이 영역(OL1)에 대응한다. 오버레이 부분(OL)을 제외하고, 포토레지스트 층(PR)의 제1 부분(PR1)(예를 들어, 좌측 부분)은, 제2 마스크(M2)에 의해 덮이지 않는다. 제2 마스크(M2)는 제2 오버레이 영역(OL2)을 포함하고, 제2 오버레이 영역(OL2)은 오버레이 부분(OL)에 대응한다. 제2 정렬 패턴(AP2)은 제2 오버레이 영역(OL2)에 분포된다. 일부 실시형태에서, 제2 마스크(M1)의 제2 정렬 패턴(AP2)은, 복수의 제4 광-투과 영역(T4)을 갖는 제4 차광 패턴을 포함할 수도 있다. 그 후, 제2 마스크(M2)를 통한 제2 노광 프로세스 및 제2 현상 프로세스(단계 S44)는, 포토레지스트 층(PR)의 오버레이 부분(OL)에 복수의 제2 배선 개구(OP2)를 형성하도록 수행된다. 일부 실시형태에서, 제2 노광 프로세스 및 제2 현상 프로세스가 수행된 후에, 포토레지스트 층(PR)에 제1 정렬 개구(OP3)와 정렬된 제2 정렬 개구(OP4)가 더 형성될 수도 있다. 제2 마스크(M2)의 제2 정렬 패턴(AP2)은, 제2 노광 프로세스를 수행할 때, 포토레지스트 층(PR)의 오버레이 부분(OL)에 형성된 제1 정렬 개구(OP3)와 실질적으로 정렬되거나 이에 대응한다. 즉, 제4 광-투과 영역(T4)은, 제2 노광 프로세스를 수행할 때 포토레지스트 층(PR)의 오버레이 부분(OL)에 형성된 제1 정렬 개구(OP3)와 실질적으로 정렬된다. 제2 마스크(M2)의 제2 정렬 패턴(AP2)을 차폐함으로써, 포토레지스트 층(PR)이 패터닝되고, 제4 광-투과 영역(T4)에 대응하는 제2 정렬 개구(OP4)가 포토레지스트 층(PR)의 오버레이 부분(OL)에 형성될 수도 있다. 도 20b에 도시된 바와 같이, 도전 층(C)(도 16e에 도시됨)은 포토레지스트 층(PR)에 형성된 제1 정렬 개구(OP3) 및 제2 정렬 개구(OP4)에 의해 부분적으로 노출된다.
제2 노광 프로세스 및 제2 현상 프로세스를 수행한 후에, 포토레지스트 층(PR)에 형성된 제1 정렬 개구(OP3)와 제2 정렬 개구(OP4)는 오버레이 부분(OL)에서 서로 정렬된다. 도 20b에 도시된 바와 같이, 제2 정렬 개구(OP4)는 제1 정렬 개구(OP3)로부터 이격될 수도 있다. 또한, 정렬 시프트(즉, 오버레이 시프트)에 기인하여, 제1 배선 개구(OP1)와 제2 배선 개구(OP2) 사이에 오버레이 오프셋이 발생할 수도 있다.
도 19, 도 20b 및 도 20c에 도시된 바와 같이, 제1 정렬 개구(OP3) 및 제2 정렬 개구(OP4)를 형성한 후에, 제1 정렬 개구(OP3) 및 제2 정렬 개구(OP4)에 예를 들어 도금 프로세스를 통해 적어도 하나의 정렬 마크[예를 들어, 정렬 마크(AM1 및 AM2)]가 형성된다. 즉, 정렬 마크(AM1 및 AM2)는 제1 정렬 개구(OP3) 및 제2 정렬 개구(OP4)에 의해 부분적으로 노출되는 도전 층(C)(도 16e에 도시됨) 상에 형성된다(예를 들어, 도금된다). 일부 실시형태에서, 도전성 배선 및 정렬 마크(AM1 및 AM2)는 동일한 도금 프로세스에 의해 형성될 수도 있다.
도 20c에 도시된 바와 같이, 포토레지스트 층(PR)의 제1 정렬 개구(OP3) 및 제2 정렬 개구(OP4)에 정렬 마크(AM1 및 AM2)를 형성한 후에(단계 S50), 포토레지스트 층(PR)의 제1 부분(PR1) 및 제2 부분(PR2)이 제거된다. 제1 부분(PR1) 및 제2 부분(PR2)을 제거한 후에, 정렬 마크(AM1 및 AM2)에 의해 덮이지 않은 도전 층(C)[도 16e에 도시됨]의 일부는, 층간 유전체(122)가 노출될 때까지 예를 들어, 에칭 프로세스를 통해 제거된다. 일부 대안적인 실시형태에서, 도전 층(C)(도 16e에 도시됨)의 형성 프로세스 및 패터닝 프로세스는 생략될 수도 있다.
일부 실시형태에서, 정렬 마크(AM1)는 정렬 노치를 가지며, 정렬 마크(AM2)는 정렬 노치 내로 연장된다. 일부 실시형태에서, 정렬 마크(AM2)는 정렬 노치를 가지며, 정렬 마크(AM1)는 정렬 노치 내로 연장된다. 정렬 마크(AM1 및 AM2)의 형상은 본 개시 내용으로 제한되지 않는다. 정렬 마크(AM1 및 AM2)는 오버레이 부분(OL)에서 서로 이격되고, 정렬 시프트(즉, 오버레이 시프트)로 인해 정렬 마크들(AM1 및 AM2) 사이에 오버레이 오프셋이 발생할 수도 있다. 마스크(M1 및/또는 M2)의 정렬 시프트는 정렬 마크들(AM1 및 AM2) 사이의 거리에 의해 용이하게 판정될 수도 있음에 주목하여야 한다. 정렬 마크들(AM1 및 AM2) 사이의 거리는 약 5 마이크로미터일 수도 있다.
전술한 제조 프로세스가, 재배선 회로 구조물(220)에서 재배선 도전 층(224)을 제조하는 것으로 설명되었지만, 전술한 제조 프로세스는 또한 재배선 회로 구조물(220)에 층간 유전체(222)(도 9에 도시됨)를 제조하는데 이용될 수도 있다.
일부 실시형태에 따르면, 포토레지스트 층을 패터닝하는 단계와 상기 포토레지스트 층에 도전성 배선을 형성하는 단계를 포함하는, 도전성 배선을 제조하기 위한 방법이 제공된다. 포토레지스트 층을 패터닝하는 단계는 다음 단계들을 포함한다. 제1 레이아웃 패턴을 포함하는 제1 마스크가 제공된다. 제1 마스크를 통한 제1 노광 프로세스 및 제1 현상 프로세스는, 포토레지스트 층의 제1 부분에 복수의 제1 배선 개구를 형성하도록 수행되며, 여기서 포토레지스트 층의 제1 부분은 제1 마스크에 의해 덮인다. 제2 레이아웃 패턴을 포함하는 제2 마스크가 제공된다. 제2 마스크를 통한 제2 노광 프로세스 및 제2 현상 프로세스는 포토레지스트 층의 제2 부분에 복수의 제2 배선 개구를 형성하도록 수행되며, 여기서 상기 포토레지스트 층의 상기 제1 부분 및 상기 제2 부분의 오버레이 부분은 상기 제2 마스크에 의해 덮이고, 상기 제1 배선 개구 및 상기 제2 배선 개구는 상기 오버레이 부분에서 연통되고, 상기 제2 마스크의 상기 제2 레이아웃 패턴은 실질적으로 상기 제2 노광 프로세스를 수행할 때 상기 포토레지스트 층에 형성된 제1 배선 개구와 정렬된다. 도전성 배선은 포토레지스트 층의 제1 배선 개구 및 제2 개구에 형성된다.
일부 대안적인 실시형태에 따르면, 포토레지스트 층을 패터닝하는 단계와 상기 포토레지스트 층에 정렬 마크를 형성하는 단계, 상기 포토레지스트 층에 상기 도전성 배선을 형성하는 단계를 포함하는 도전성 배선을 제조하기 위한 방법이 제공된다. 포토레지스트 층을 패터닝하는 단계는 다음 단계들을 포함한다. 제1 정렬 패턴 및 제1 레이아웃 패턴을 포함하는 제1 마스크가 제공된다. 제1 마스크를 통한 제1 노광 프로세스 및 제1 현상 프로세스는, 포토레지스트 층의 제1 부분에 제1 정렬 개구 및 복수의 제1 배선 개구를 형성하도록 수행되며, 여기서 포토레지스트 층의 제1 부분은 제1 마스크에 의해 덮여진다. 제2 정렬 패턴 및 제2 레이아웃 패턴을 포함하는 제2 마스크가 제공된다. 제2 마스크를 통한 제2 노광 프로세스 및 제2 현상 프로세스는, 포토레지스트 층의 제2 부분에 복수의 제2 배선 개구를 형성하도록 수행되며, 여기서 포토레지스트 층의 제1 부분과 제2 부분의 오버레이 부분이 상기 제2 마스크에 의해 덮여지고, 상기 제2 마스크의 상기 제2 정렬 패턴은, 상기 제2 노광 프로세스를 수행할 때 상기 포토레지스트 층에 형성된 상기 제1 정렬 개구와 실질적으로 정렬된다. 정렬 마크는 제1 정렬 개구에 형성된다. 제1 배선 개구 및 제2 배선 개구에 도전성 배선이 형성된다.
일부 대안적인 실시형태에 따르면, 다음의 단계들을 포함하는 칩 패키지를 제조하기 위한 방법이 제공된다. 절연 캡슐은 적어도 하나의 집적 회로 구성요소의 측벽을 측방향으로 캡슐화하도록 형성된다. 도전 층은 적어도 하나의 집적 회로 구성요소 및 절연 캡슐 상에 형성된다. 포토레지스트 층은 도전 층 상에 형성되고, 다단계 노광 프로세스 및 현상 프로세스가 수행되어 포토레지스트 층을 패터닝한다. 정렬 마스크는 상기 포토레지스 층에 형성된다. 포토레지스트 층에는 복수의 도전성 배선이 형성된다. 다단계 노광 프로세스 및 현상 프로세스는 포토레지스트 층을 패터닝하도록 수행되며, 상기 다단계 노광 프로세스 및 현상 프로세스는 다음의 단계들을 포함한다. 제1 정렬 패턴 및 제1 레이아웃 패턴을 포함하는 제1 마스크가 제공된다. 제1 마스크를 통한 제1 단계 노광 프로세스 및 제1 현상 프로세스는, 포토레지스트 층의 제1 부분에 제1 정렬 개구 및 복수의 제1 배선 개구를 형성하도록 수행되며, 여기서 포토레지스트 층의 제1 부분은 제1 마스크에 의해 덮여진다. 제2 정렬 패턴 및 제2 레이아웃 패턴을 포함하는 제2 마스크가 제공된다. 제2 마스크를 통한 제2 단계 노광 프로세스 및 제2 현상 프로세스는, 포토레지스트 층의 제2 부분에 복수의 제2 배선 개구를 형성하도록 수행되며, 여기서 포토레지스트 층의 제1 부분 및 제2 부분의 일부는, 상기 제2 마스크에 의해 덮이고, 상기 제2 마스크의 제2 정렬 패턴은, 상기 제2 단계 노광 프로세스를 수행할 때 상기 포토레지스트 층에 형성된 상기 제1 정렬 개구와 실질적으로 정렬된다. 정렬 마크는 제1 정렬 개구에 형성된다. 제1 배선 개구 및 제2 배선 개구에 도전성 배선이 형성되며, 여기서 도전성 배선은 적어도 하나의 집적 회로 구성요소에 전기적으로 접속된다.
<부기>
1. 도전성 배선의 제조 방법으로서,
포토레지스트 층을 패터닝하는 단계로서,
제1 레이아웃 패턴을 포함하는 제1 마스크를 제공하는 단계;
상기 포토레지스트 층의 제1 부분에 복수의 제1 배선 개구를 형성하기 위해 제1 마스크를 통한 제1 노광 프로세스 및 제1 현상 프로세스를 수행하는 단계 - 상기 포토레지스트 층의 제1 부분은 상기 제1 마스크에 의해 덮여짐 -;
제2 레이아웃 패턴을 포함하는 제2 마스크를 제공하는 단계; 및
상기 포토레지스트 층의 제2 부분에 복수의 제2 배선 개구를 형성하기 위해 제2 마스크를 통한 제2 노광 프로세스 및 제2 현상 프로세스를 수행하는 단계 - 상기 포토레지스트 층의 상기 제1 부분 및 상기 제2 부분의 오버레이 부분은 상기 제2 마스크에 의해 덮여지고, 상기 제1 배선 개구 및 상기 제2 배선 개수는 상기 오버레이 부분에서 연통되고, 상기 제2 마스크의 상기 제2 레이아웃 패턴은, 상기 제2 노광 프로세스를 수행할 때 상기 포토레지스트 층에 형성된 상기 제1 배선 개구와 정렬됨 -
를 포함하는, 상기 포토레지스트 층을 패터닝하는 단계와,
상기 제1 배선 개구 및 상기 제2 배선 개구에 상기 도전성 배선을 형성하는 단계
를 포함하는 도전성 배선의 제조 방법.
2. 제1항에 있어서, 상기 제1 마스크의 상기 제1 레이아웃 패턴은, 상기 제1 배선 개구에 대응하는 복수의 제1 광-투과 영역을 갖는 제1 차광(light-shielding) 패턴을 포함하고, 상기 제2 마스크의 상기 제2 레이아웃 패턴은, 상기 제2 배선 개구에 대응하는 복수의 제2 광-투과 영역을 갖는 제2 차광 패턴을 포함하는 것인 도전성 배선의 제조 방법.
3. 제1항에 있어서, 상기 제1 마스크는 상기 오버레이 부분에 대응하는 제1 오버레이 영역을 포함하고, 상기 제2 마스크는 상기 오버레이 부분에 대응하는 제2 오버레이 영역을 포함하는 것인 도전성 배선의 제조 방법.
4. 제1항에 있어서, 상기 오버레이 부분에 형성된 상기 제1 배선 개구의 제1 폭은, 상기 제2 마스크에 의해 덮이지 않은 상기 제1 부분에 형성된 상기 제1 배선 개구의 제2 폭보다 큰 것인 도전성 배선의 제조 방법.
5. 제1항에 있어서, 상기 도전성 배선은, 상기 제1 배선 개구에 형성된 복수의 제1 도전성 세그먼트와 상기 제2 배선 개구에 형성된 복수의 제2 도전성 세그먼트를 포함하는 것인 도전성 배선의 제조 방법.
6. 제5항에 있어서, 상기 제1 도전성 세그먼트와 상기 제2 도전성 세그먼트 사이에 오버레이 오프셋이 발생하는 것인 도전성 배선의 제조 방법.
7. 도전성 배선의 제조 방법에 있어서,
포토레지스트 층을 패터닝하는 단계로서,
제1 정렬 패턴 및 제1 레이아웃 패턴을 포함하는 제1 마스크를 제공하는 단계;
상기 포토레지스트 층의 제1 부분에 제1 정렬 개구 및 복수의 제1 배선 개구를 형성하기 위해 제1 마스크를 통한 제1 노광 프로세스 및 제1 현상 프로세스를 수행하는 단계 - 상기 포토레지스트 층의 제1 부분은 상기 제1 마스크에 의해 덮여짐 -;
제2 정렬 패턴 및 제2 레이아웃 패턴을 포함하는 제2 마스크를 제공하는 단계; 및
상기 포토레지스트 층의 제2 부분에 복수의 제2 배선 개구를 형성하기 위해 제2 마스크를 통한 제2 노광 프로세스 및 제2 현상 프로세스를 수행하는 단계 - 상기 포토레지스트 층의 상기 제1 부분 및 상기 제2 부분의 오버레이 부분은 상기 제2 마스크에 의해 덮여지고, 상기 제2 마스크의 상기 제2 정렬 패턴은 상기 제2 노광 프로세스를 수행할 때 상기 포토레지스트 층에 형성된 상기 제1 정렬 개구와 정렬됨 -
를 포함하는, 상기 포토레지스트 층을 패터닝하는 단계와,
상기 제1 정렬 개구에 정렬 마크를 형성하는 단계와,
상기 제1 배선 개구 및 상기 제2 배선 개구에 상기 도전성 배선을 형성하는 단계
를 포함하는 도전성 배선의 제조 방법.
8. 제7항에 있어서, 상기 제2 노광 프로세스 및 상기 제2 현상 프로세스를 수행함으로써, 상기 포토레지스트 층에 상기 제1 정렬 개구와 정렬된 제2 정렬 개구를 더 형성하고, 상기 정렬 마크는 상기 제1 정렬 개구 및 상기 제2 정렬 개구에 형성되는 것인 도전성 배선의 제조 방법.
9. 제7항에 있어서, 상기 제2 노광 프로세스 및 상기 제2 현상 프로세스를 수행함으로써, 상기 포토레지스트 층에 상기 제1 정렬 개구와 이격된 제2 정렬 개구를 더 형성하고, 상기 정렬 마크는 상기 제1 정렬 개구 및 상기 제2 정렬 개구에 형성되는 것인 도전성 배선의 제조 방법.
10. 제9항에 있어서, 제1 정렬 마크는 정렬 노치를 가지며, 제2 정렬 마크는 상기 정렬 노치 내로 연장되는 것인 도전성 배선의 제조 방법.
11. 제9항에 있어서, 제2 정렬 마크는 정렬 노치를 가지며, 제1 정렬 마크는 상기 정렬 노치 내로 연장되는 것인 도전성 배선의 제조 방법.
12. 제7항에 있어서, 상기 제1 마스크의 상기 제1 레이아웃 패턴은, 상기 제1 배선 개구에 대응하는 복수의 제1 광-투과 영역을 갖는 제1 차광 패턴을 포함하고, 상기 제2 마스크의 상기 제2 레이아웃 패턴은, 상기 제2 배선 개구에 대응하는 복수의 제2 광-투과 영역을 갖는 제2 차광 패턴을 포함하는 것인 도전성 배선의 제조 방법.
13. 제7항에 있어서, 상기 제1 마스크는 상기 오버레이 부분에 대응하는 제1 오버레이 영역을 포함하고, 상기 제2 마스크는 상기 오버레이 부분에 대응하는 제2 오버레이 영역을 포함하고, 상기 제1 정렬 패턴은 상기 제1 마스크의 상기 제1 오버레이 영역에 분포되고, 상기 제2 정렬 패턴은 상기 제2 마스크의 상기 제2 오버레이 영역에 분포되고, 상기 제2 마스크의 상기 제2 오버레이 영역은 상기 포토레지스트 층에 형성된 상기 제1 정렬 개구를 덮는 것인 도전성 배선의 제조 방법.
14. 칩 패키지의 제조 방법에 있어서,
적어도 하나의 집적 회로 구성요소의 측벽을 측 방향으로 캡슐화하기 위한 절연 캡슐을 형성하는 단계와,
상기 적어도 하나의 집적 회로 구성요소 및 상기 절연 캡슐 상에 도전 층을 형성하는 단계와,
상기 도전 층 상에 포토레지스트 층을 형성하고 상기 포토레지스트 층을 패터닝하기 위해 다단계 노광 및 현상 프로세스를 수행하는 단계 - 상기 포토레지스트 층을 패터닝하기 위해 상기 다단계 노광 및 현상 프로세스를 수행하는 단계는,
제1 정렬 패턴 및 제1 레이아웃 패턴을 포함하는 제1 마스크를 제공하는 단계;
상기 포토레지스트 층의 제1 부분에 제1 정렬 개구 및 복수의 제1 배선 개구를 형성하기 위해 제1 마스크를 통한 제1 단계 노광 프로세스 및 제1 현상 프로세스를 수행하는 단계 - 상기 포토레지스트 층의 제1 부분은 상기 제1 마스크에 의해 덮여짐 -;
제2 정렬 패턴 및 제2 레이아웃 패턴을 포함하는 제2 마스크를 제공하는 단계;
상기 포토레지스트 층의 제2 부분에 복수의 제2 배선 개구를 형성하기 위해 제2 마스크를 통한 제2 단계 노광 프로세스 및 제2 현상 프로세스를 수행하는 단계 - 상기 포토레지스트 층의 상기 제1 부분 및 상기 제2 부분의 일부는, 상기 제2 마스크에 의해 덮여지고, 상기 제2 마스크의 제2 정렬 패턴은 상기 제2 단계 노광 프로세스를 수행할 때 상기 포토레지스트 층에 형성된 상기 제1 정렬 개구와 정렬됨 -
를 포함하는 것인, 상기 도전 층 상에 포토레지스트 층을 형성하고 상기 포토레지스트 층을 패터닝하기 위해 다단계 노광 및 현상 프로세스를 수행하는 단계와,
상기 제1 정렬 개구에 정렬 마크를 형성하는 단계와,
상기 제1 배선 개구 및 상기 제2 배선 개구에 복수의 도전성 배선을 형성하는 단계
를 포함하며,
상기 도전성 배선은 상기 적어도 하나의 집적 회로 구성요소에 전기적으로 연결되는 것인 칩 패키지의 제조 방법.
15. 제14항에 있어서, 상기 제2 노광 프로세스 및 상기 제2 현상 프로세스를 수행함으로써 상기 포토레지스트 층에 상기 제1 정렬 개구와 정렬된 제2 정렬 개구를 더 형성하고, 상기 정렬 마크는 상기 제1 정렬 개구 및 상기 제2 정렬 개구에 형성되는 것인 칩 패키지의 제조 방법.
16. 제14항에 있어서, 상기 제2 단계 노광 프로세스 및 상기 제2 현상 프로세스를 수행함으로써 상기 포토레지스트 층에 상기 제1 정렬 개구와 이격된 제2 정렬 개구를 더 형성하고, 상기 정렬 마크는 상기 제1 정렬 개구 및 상기 제2 정렬 개구에 형성되는 것인 칩 패키지의 제조 방법.
17. 제16항에 있어서, 제1 정렬 마크는 정렬 노치를 가지며, 제2 정렬 마크는 상기 정렬 노치 내로 연장되는 것인 칩 패키지의 제조 방법.
18. 제16항에 있어서, 제2 정렬 마크는 정렬 노치를 가지며, 상기 제1 정렬 마크는 상기 정렬 노치 내로 연장되는 것인 칩 패키지의 제조 방법.
19. 제14항에 있어서, 상기 제1 마스크의 상기 제1 레이아웃 패턴은, 상기 제1 배선 개구에 대응하는 복수의 제1 광-투과 영역을 갖는 제1 차광 패턴을 포함하고, 상기 제2 마스크의 상기 제2 레이아웃 패턴은, 상기 제2 배선 개구에 대응하는 복수의 제2 광-투과 영역을 갖는 제2 차광 패턴을 포함하는 것인 칩 패키지의 제조 방법.
20. 제14항에 있어서, 상기 제1 마스크는, 오버레이 부분에 대응하는 제1 오버레이 영역을 포함하고, 상기 제2 마스크는 상기 오버레이 부분에 대응하는 제2 오버레이 영역을 포함하고, 상기 제1 정렬 패턴은 상기 제1 마스크의 상기 제1 오버레이 영역에 분포되고, 상기 제2 정렬 패턴은 상기 제2 마스크의 상기 제2 오버레이 영역에 분포되고, 상기 제2 마스크의 상기 제2 오버레이 영역은, 상기 포토레지스트 층에 형성된 상기 제1 정렬 개구를 덮는 것인 칩 패키지의 제조 방법.
앞에서는 당업자들이 본 개시의 양태를 더 잘 이해할 수 있도록 몇몇 실시형태의 피처를 개략 설명하였다. 당업자들은 이들이 본 명세서에 소개된 실시형태의 동일한 목적을 수행하고 및/또는 동일한 이점을 성취하기 위해 다른 프로세스 및 구조물을 설계하거나 수정하기 위한 기초로서 본 개시 내용을 용이하게 사용할 수도 있다는 것을 알 수 있다. 당업자들은 또한 이러한 등가의 구성들이 본 개시 내용의 사상 및 범주로부터 벗어나지 않는다는 것과, 이들이 본 개시 내용의 사상 및 범주로부터 벗어나지 않고 본 명세서의 다양한 변경, 치환, 및 교체를 행할 수도 있다는 것을 인식해야 한다.

Claims (10)

  1. 도전성 배선의 제조 방법으로서,
    포토레지스트 층을 패터닝하는 단계로서,
    제1 레이아웃 패턴을 포함하는 제1 마스크를 제공하는 단계;
    상기 포토레지스트 층의 제1 부분에 복수의 제1 배선 개구를 형성하기 위해 제1 마스크를 통한 제1 노광 프로세스 및 제1 현상 프로세스를 수행하는 단계 - 상기 포토레지스트 층의 제1 부분은 상기 제1 마스크에 의해 덮여짐 -;
    제2 레이아웃 패턴을 포함하는 제2 마스크를 제공하는 단계; 및
    상기 포토레지스트 층의 제2 부분에 복수의 제2 배선 개구를 형성하기 위해 제2 마스크를 통한 제2 노광 프로세스 및 제2 현상 프로세스를 수행하는 단계 - 상기 포토레지스트 층의 상기 제1 부분 및 상기 제2 부분의 오버레이 부분은 상기 제2 마스크에 의해 덮여지고, 상기 제1 배선 개구 및 상기 제2 배선 개수는 상기 오버레이 부분에서 연통되고, 상기 제2 마스크의 상기 제2 레이아웃 패턴은, 상기 제2 노광 프로세스를 수행할 때 상기 포토레지스트 층에 형성된 상기 제1 배선 개구와 정렬됨 -
    를 포함하는, 상기 포토레지스트 층을 패터닝하는 단계와,
    상기 제1 배선 개구 및 상기 제2 배선 개구에 상기 도전성 배선을 형성하는 단계
    를 포함하는 도전성 배선의 제조 방법.
  2. 제1항에 있어서, 상기 제1 마스크의 상기 제1 레이아웃 패턴은, 상기 제1 배선 개구에 대응하는 복수의 제1 광-투과 영역을 갖는 제1 차광(light-shielding) 패턴을 포함하고, 상기 제2 마스크의 상기 제2 레이아웃 패턴은, 상기 제2 배선 개구에 대응하는 복수의 제2 광-투과 영역을 갖는 제2 차광 패턴을 포함하는 것인 도전성 배선의 제조 방법.
  3. 제1항에 있어서, 상기 제1 마스크는 상기 오버레이 부분에 대응하는 제1 오버레이 영역을 포함하고, 상기 제2 마스크는 상기 오버레이 부분에 대응하는 제2 오버레이 영역을 포함하는 것인 도전성 배선의 제조 방법.
  4. 제1항에 있어서, 상기 오버레이 부분에 형성된 상기 제1 배선 개구의 제1 폭은, 상기 제2 마스크에 의해 덮이지 않은 상기 제1 부분에 형성된 상기 제1 배선 개구의 제2 폭보다 큰 것인 도전성 배선의 제조 방법.
  5. 제1항에 있어서, 상기 도전성 배선은, 상기 제1 배선 개구에 형성된 복수의 제1 도전성 세그먼트와 상기 제2 배선 개구에 형성된 복수의 제2 도전성 세그먼트를 포함하는 것인 도전성 배선의 제조 방법.
  6. 제5항에 있어서, 상기 제1 도전성 세그먼트와 상기 제2 도전성 세그먼트 사이에 오버레이 오프셋이 발생하는 것인 도전성 배선의 제조 방법.
  7. 도전성 배선의 제조 방법에 있어서,
    포토레지스트 층을 패터닝하는 단계로서,
    제1 정렬 패턴 및 제1 레이아웃 패턴을 포함하는 제1 마스크를 제공하는 단계;
    상기 포토레지스트 층의 제1 부분에 제1 정렬 개구 및 복수의 제1 배선 개구를 형성하기 위해 제1 마스크를 통한 제1 노광 프로세스 및 제1 현상 프로세스를 수행하는 단계 - 상기 포토레지스트 층의 제1 부분은 상기 제1 마스크에 의해 덮여짐 -;
    제2 정렬 패턴 및 제2 레이아웃 패턴을 포함하는 제2 마스크를 제공하는 단계; 및
    상기 포토레지스트 층의 제2 부분에 복수의 제2 배선 개구를 형성하기 위해 제2 마스크를 통한 제2 노광 프로세스 및 제2 현상 프로세스를 수행하는 단계 - 상기 포토레지스트 층의 상기 제1 부분 및 상기 제2 부분의 오버레이 부분은 상기 제2 마스크에 의해 덮여지고, 상기 제2 마스크의 상기 제2 정렬 패턴은 상기 제2 노광 프로세스를 수행할 때 상기 포토레지스트 층에 형성된 상기 제1 정렬 개구와 정렬됨 -
    를 포함하는, 상기 포토레지스트 층을 패터닝하는 단계와,
    상기 제1 정렬 개구에 정렬 마크를 형성하는 단계와,
    상기 제1 배선 개구 및 상기 제2 배선 개구에 상기 도전성 배선을 형성하는 단계
    를 포함하는 도전성 배선의 제조 방법.
  8. 제7항에 있어서, 상기 제2 노광 프로세스 및 상기 제2 현상 프로세스를 수행함으로써, 상기 포토레지스트 층에 상기 제1 정렬 개구와 정렬된 제2 정렬 개구를 더 형성하고, 상기 정렬 마크는 상기 제1 정렬 개구 및 상기 제2 정렬 개구에 형성되는 것인 도전성 배선의 제조 방법.
  9. 제7항에 있어서, 상기 제2 노광 프로세스 및 상기 제2 현상 프로세스를 수행함으로써, 상기 포토레지스트 층에 상기 제1 정렬 개구와 이격된 제2 정렬 개구를 더 형성하고, 상기 정렬 마크는 상기 제1 정렬 개구 및 상기 제2 정렬 개구에 형성되는 것인 도전성 배선의 제조 방법.
  10. 칩 패키지의 제조 방법에 있어서,
    적어도 하나의 집적 회로 구성요소의 측벽을 측 방향으로 캡슐화하기 위한 절연 캡슐을 형성하는 단계와,
    상기 적어도 하나의 집적 회로 구성요소 및 상기 절연 캡슐 상에 도전 층을 형성하는 단계와,
    상기 도전 층 상에 포토레지스트 층을 형성하고 상기 포토레지스트 층을 패터닝하기 위해 다단계 노광 및 현상 프로세스를 수행하는 단계 - 상기 포토레지스트 층을 패터닝하기 위해 상기 다단계 노광 및 현상 프로세스를 수행하는 단계는,
    제1 정렬 패턴 및 제1 레이아웃 패턴을 포함하는 제1 마스크를 제공하는 단계;
    상기 포토레지스트 층의 제1 부분에 제1 정렬 개구 및 복수의 제1 배선 개구를 형성하기 위해 제1 마스크를 통한 제1 단계 노광 프로세스 및 제1 현상 프로세스를 수행하는 단계 - 상기 포토레지스트 층의 제1 부분은 상기 제1 마스크에 의해 덮여짐 -;
    제2 정렬 패턴 및 제2 레이아웃 패턴을 포함하는 제2 마스크를 제공하는 단계;
    상기 포토레지스트 층의 제2 부분에 복수의 제2 배선 개구를 형성하기 위해 제2 마스크를 통한 제2 단계 노광 프로세스 및 제2 현상 프로세스를 수행하는 단계 - 상기 포토레지스트 층의 상기 제1 부분 및 상기 제2 부분의 일부는, 상기 제2 마스크에 의해 덮여지고, 상기 제2 마스크의 제2 정렬 패턴은 상기 제2 단계 노광 프로세스를 수행할 때 상기 포토레지스트 층에 형성된 상기 제1 정렬 개구와 정렬됨 -
    를 포함하는 것인, 상기 도전 층 상에 포토레지스트 층을 형성하고 상기 포토레지스트 층을 패터닝하기 위해 다단계 노광 및 현상 프로세스를 수행하는 단계와,
    상기 제1 정렬 개구에 정렬 마크를 형성하는 단계와,
    상기 제1 배선 개구 및 상기 제2 배선 개구에 복수의 도전성 배선을 형성하는 단계
    를 포함하며,
    상기 도전성 배선은 상기 적어도 하나의 집적 회로 구성요소에 전기적으로 연결되는 것인 칩 패키지의 제조 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10636757B2 (en) * 2017-08-29 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit component package and method of fabricating the same
US10748861B2 (en) * 2018-05-16 2020-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and manufacturing method thereof
US10748831B2 (en) * 2018-05-30 2020-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor packages having thermal through vias (TTV)
KR102499039B1 (ko) * 2018-11-08 2023-02-13 삼성전자주식회사 캐리어 기판 및 상기 캐리어 기판을 이용한 반도체 패키지의 제조방법
CN111128754A (zh) * 2019-12-04 2020-05-08 通富微电子股份有限公司 一种扇出型封装方法及扇出型封装器件
KR20220099333A (ko) * 2021-01-06 2022-07-13 에스케이하이닉스 주식회사 반도체 장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63275115A (ja) * 1987-05-06 1988-11-11 Nec Corp 半導体装置のパタ−ン形成方法
JPH0645581A (ja) * 1992-07-22 1994-02-18 Toshiba Corp 半導体装置の製造方法
KR20020075415A (ko) * 2000-12-14 2002-10-04 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 집적 회로 제조용 웨이퍼, 정렬 타겟 형성용 레티클, 정렬타겟 형성 방법
JP5466715B2 (ja) * 2009-01-27 2014-04-09 インターナショナル・ビジネス・マシーンズ・コーポレーション マスク−ウエハ間の相関をとる方法及びマスク−ウエハ間の相関をとるための構造パターンを有するマスク
KR20150030134A (ko) * 2013-09-11 2015-03-19 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 버퍼 층 내의 가이딩 트렌치를 갖는 집적 팬아웃 구조
KR20150137969A (ko) * 2014-05-29 2015-12-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 패키지들을 위한 정렬 마크 설계
JP2015230962A (ja) * 2014-06-05 2015-12-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US20130307153A1 (en) 2012-05-18 2013-11-21 International Business Machines Corporation Interconnect with titanium-oxide diffusion barrier
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9535316B2 (en) 2013-05-14 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Photomask with three states for forming multiple layer patterns with a single exposure
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US10049986B2 (en) 2015-10-30 2018-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of making the same
US9741669B2 (en) 2016-01-26 2017-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Forming large chips through stitching
US9899342B2 (en) * 2016-03-15 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package, redistribution circuit structure, and method of fabricating the same
US9991207B2 (en) * 2016-03-24 2018-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Test key strcutures, integrated circuit packages and methods of forming the same
US10163805B2 (en) * 2016-07-01 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method for forming the same
US10163802B2 (en) * 2016-11-29 2018-12-25 Taiwan Semicondcutor Manufacturing Company, Ltd. Fan-out package having a main die and a dummy die, and method of forming
CN107093584B (zh) 2017-05-05 2019-11-19 上海中航光电子有限公司 阵列基板、显示面板、显示装置以及阵列基板的制作方法
US10276428B2 (en) * 2017-08-28 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method of fabricating semiconductor package
US10319707B2 (en) * 2017-09-27 2019-06-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor component, package structure and manufacturing method thereof

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63275115A (ja) * 1987-05-06 1988-11-11 Nec Corp 半導体装置のパタ−ン形成方法
JPH0645581A (ja) * 1992-07-22 1994-02-18 Toshiba Corp 半導体装置の製造方法
KR20020075415A (ko) * 2000-12-14 2002-10-04 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 집적 회로 제조용 웨이퍼, 정렬 타겟 형성용 레티클, 정렬타겟 형성 방법
JP5466715B2 (ja) * 2009-01-27 2014-04-09 インターナショナル・ビジネス・マシーンズ・コーポレーション マスク−ウエハ間の相関をとる方法及びマスク−ウエハ間の相関をとるための構造パターンを有するマスク
KR20150030134A (ko) * 2013-09-11 2015-03-19 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 버퍼 층 내의 가이딩 트렌치를 갖는 집적 팬아웃 구조
KR20150137969A (ko) * 2014-05-29 2015-12-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 패키지들을 위한 정렬 마크 설계
JP2015230962A (ja) * 2014-06-05 2015-12-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置

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Publication number Publication date
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