CN111128754A - 一种扇出型封装方法及扇出型封装器件 - Google Patents

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CN111128754A CN201911228820.5A CN201911228820A CN111128754A CN 111128754 A CN111128754 A CN 111128754A CN 201911228820 A CN201911228820 A CN 201911228820A CN 111128754 A CN111128754 A CN 111128754A
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王耀尘
李尚轩
夏鑫
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Abstract

本申请提供了一种扇出型封装方法及扇出型封装器件，所述扇出型封装方法包括：在至少一个芯片的功能面一侧形成图案化的胶层，所述胶层上设置有多个通孔，一个通孔对应于所述功能面上的一个第一焊盘；在每个所述通孔内形成球下金属块，所述球下金属块的高度小于所述通孔的深度；在每个所述球下金属块背离所述功能面一侧形成第二焊盘，所述第二焊盘和所述球下金属块的高度之和不超过所述通孔的深度；去除所述胶层，其中，所述第二焊盘在所述功能面上的正投影不超过对应位置处的所述球下金属块在所述功能面上的正投影。通过上述方式，本申请能够降低制作成本和工艺复杂程度。

Description

一种扇出型封装方法及扇出型封装器件
技术领域
本申请涉及封装技术领域，特别是涉及一种扇出型封装方法及扇出型封装器件。
背景技术
现有的扇出型封装器件一般通过焊球与外部器件电连接，而目前形成焊球的方式包括植球工艺，具体过程可以为：利用丝网印刷技术将焊料印刷到晶圆上。由于丝网印刷技术所采用的网板是微米级的薄板，晶圆和刮刀与网板的接触都会造成网板的弹性变形，因此在丝网印刷过程中需要对网板的压力和弹性变形的进行精确控制和补偿；同时网板的清洁度会影响植球的质量。此外，为了确保植球的精度，还需要考虑传动机构的精度、图像定位系统的精度和算法、网板的厚度、孔径等参数。上述一系列都会增加植球工艺的风险和提高工艺的制作成本。因此，目前需要提供一种新的扇出型封装器件与外部器件电连接的方式。
发明内容
本申请主要解决的技术问题是提供一种扇出型封装方法及扇出型封装器件，能够降低制作成本和工艺复杂程度。
为解决上述技术问题，本申请采用的一个技术方案是：提供一种扇出型封装方法，所述扇出型封装方法包括：在至少一个芯片的功能面一侧形成图案化的胶层，所述胶层上设置有多个通孔，一个通孔对应于所述功能面上的一个第一焊盘；在每个所述通孔内形成球下金属块，所述球下金属块的高度小于所述通孔的深度；在每个所述球下金属块背离所述功能面一侧形成第二焊盘，所述第二焊盘和所述球下金属块的高度之和不超过所述通孔的深度；去除所述胶层，其中，所述第二焊盘在所述功能面上的正投影不超过对应位置处的所述球下金属块在所述功能面上的正投影。
其中，所述在至少一个芯片的功能面一侧形成图案化的胶层之前，所述扇出型封装方法还包括：在所述芯片的所述功能面一侧形成再分布线层；在所述再分布线层远离所述芯片一侧形成多个导电连接件；在所述芯片的所述功能面一侧以及位于所述功能面和非功能面之间的侧面形成塑封层，其中，所述塑封层的第一表面与所述导电连接件齐平，所述导电连接件的一端与对应位置处的所述第一焊盘电连接，所述导电连接件的另一端与所述对应位置处的所述球下金属块电连接。
其中，所述在所述芯片的所述功能面一侧形成再分布线层，包括：提供圆片，所述圆片设有若干矩阵排列的所述芯片，所述芯片之间设置有划片槽；在若干所述芯片的所述功能面上形成所述再分布线层；所述在所述芯片的所述功能面一侧以及位于所述功能面和所述非功能面之间的侧面形成塑封层之前，所述扇出型封装方法还包括：对所述芯片的所述非功能面一侧进行研磨；沿所述圆片的所述划片槽进行切割，以获得单颗所述芯片。
其中，所述在所述芯片的所述功能面一侧以及位于所述功能面和所述非功能面之间的侧面形成塑封层包括：将至少一个所述芯片的所述非功能面与载板固定；在所述载板设有所述芯片一侧形成塑封层，所述塑封层包裹至少一个所述芯片以及所述导电连接件；研磨所述塑封层远离所述载板一侧表面，直至所述导电连接件从所述塑封层中露出；去除所述载板。
其中，所述在所述芯片的所述功能面一侧以及位于所述功能面和所述非功能面之间的侧面形成塑封层之后，所述扇出型制备方法还包括：在所述塑封层远离所述功能面一侧表面形成钝化层，所述钝化层对应所述导电连接件的位置设置有第二开口；在所述钝化层以及从所述钝化层中露出的所述导电连接件的表面形成金属溅射层；所述在至少一个芯片的功能面一侧形成图案化的胶层包括，在所述金属溅射层表面形成图案化的所述胶层；所述去除所述胶层之后，所述扇出型封装方法还包括：去除未被所述球下金属块覆盖的所述金属溅射层；研磨所述芯片的所述非功能面，在所述非功能面上贴附胶膜。
为解决上述技术问题，本申请采用的另一个技术方案是：提供一种扇出型封装器件，所述扇出型封装器件包括：至少一个芯片，所述芯片包括相对设置的功能面和非功能面，所述功能面上设置有多个第一焊盘；多个球下金属块，位于所述芯片的所述功能面一侧，且一所述球下金属块与一所述第一焊盘电连接；多个第二焊盘，分别位于所述球下金属块远离所述第一焊盘一侧，且所述第二焊盘在所述功能面上的正投影不超过对应位置处的所述球下金属块在所述功能面上的正投影。
其中，所述第二焊盘在所述功能面上的正投影与对应位置处的所述球下金属块在所述功能面上的正投影重合。
其中，所述扇出型封装器件还包括：再分布线层，位于所述芯片的所述功能面与所述球下金属块之间；多个导电连接件，位于所述再分布线层远离所述功能面一侧，且所述导电连接件的一端与对应位置处的所述第一焊盘电连接，所述导电连接件的另一端与对应位置处的所述球下金属块电连接；塑封层，覆盖所述芯片的所述功能面一侧以及位于所述功能面和所述非功能面之间的侧面，且所述塑封层的第一表面与所述导电连接件齐平。
其中，所述扇出型封装器件还包括：钝化层，覆盖所述塑封层的所述第一表面，且对应所述导电连接件的位置设置有第二开口；多个溅射金属块，位于所述钝化层与所述球下金属块之间，且所述球下金属块在所述功能面上的正投影不超过对应位置处的所述溅射金属块在所述功能面上的正投影。
其中，所述扇出型封装器件还包括：胶膜，覆盖所述芯片的所述非功能面。
本申请的有益效果是：本申请所提供的扇出型封装方法包括：先在至少一个芯片的功能面一侧形成图案化的胶层，胶层上设置有多个通孔，一个通孔对应于功能面上的一个第一焊盘；在每个通孔内形成球下金属块，球下金属块的高度小于所述通孔的深度；在每个球下金属块背离功能面一侧形成第二焊盘，第二焊盘和球下金属块的高度之和不超过通孔的深度；去除所述胶层，其中，第二焊盘在功能面上的正投影不超过对应位置处的球下金属块在功能面上的正投影。该方式与现有的扇出型封装方法相比，减少了后道工艺中植球相关的工序，用在最后一层球下金属块上形成第二焊盘的方式取代，无需考虑网板的压力控制和对弹性变形的进行精确控制和补偿等方面，很大程度上降低了工艺风险，节约了生产成本，从而提高芯片的良率，保证扇出型封装器件的稳定性和品质，且能够广泛应用到半导体封装行业。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1为本申请扇出型封装方法一实施方式的流程示意图；
图2为图1中步骤S101-步骤S104对应的一实施方式的结构示意图；
图3为图1中步骤S101之前扇出型封装方法一实施方式的流程示意图；
图4为图3中步骤S201-步骤S203对应的一实施方式的结构示意图；
图5为圆片一实施方式的结构示意图；
图6为图3中步骤S203对应的一实施方式的流程示意图；
图7为图6中步骤S301-步骤S304一实施方式的结构示意图；
图8为本申请扇出型封装器件一实施方式的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参阅图1-图2，图1为本申请扇出型封装方法一实施方式的流程示意图，图2为图1中步骤S101-步骤S104对应的一实施方式的结构示意图。该扇出型封装方法包括：
S101：在至少一个芯片10的功能面100一侧形成图案化的胶层12，胶层12上设置有多个通孔120，一个通孔120对应于功能面100上的一个第一焊盘102。
具体地，如图2a所示，上述图案化的胶层12可以为图案化的光刻胶层，上述步骤S101的具体过程可以为：在至少一个芯片10的功能面100一侧涂布形成一层光刻胶层，然后通过曝光、显影工序在光刻胶层上形成多个通孔120，且一个通孔120对应于功能面100上的一个第一焊盘102。
S102：在每个通孔120内形成球下金属块11，球下金属块11的高度小于通孔120的深度。
具体地，如图2b所示，上述可采用电镀等方式在通孔120内形成球下金属块11。
S103：在每个球下金属块11背离功能面100一侧形成第二焊盘13，第二焊盘13和球下金属块11的高度之和不超过通孔120的深度。
具体地，如图2c所示，上述可采用电镀等方式在通孔120内形成第二焊盘13，第二焊盘13与球下金属块11的材质可以相同或者不同，本申请对此不作限定。
S104：去除胶层12，其中，第二焊盘13在功能面100上的正投影不超过对应位置处的球下金属块11在功能面100上的正投影。
具体地，如图2d所示，上述去除胶层12的方式可以为利用剥离液溶解去除。
上述采用胶层12可以较好地限定球下金属块11和第二焊盘13的位置。该方式与现有的扇出型封装方法相比，减少了后道工艺中植球相关的工序，用在最后一层球下金属块11上形成第二焊盘13的方式取代，无需考虑网板的压力控制和对弹性变形的进行精确控制和补偿等方面，很大程度上降低了工艺风险，节约了生产成本，从而提高芯片的良率，保证扇出型封装器件的稳定性和品质，且能够广泛应用到半导体封装行业。
在一个实施方式中，在上述步骤S101之前，请参阅图3-图4，图3为图1中步骤S101之前扇出型封装方法一实施方式的流程示意图，图4为图3中步骤S201-步骤S203对应的一实施方式的结构示意图。本申请所提供的扇出型封装方法还包括：
S201：在芯片10的功能面100一侧形成再分布线层14。
具体地，如图4a所示，再分布线层14可以为介电层，其材质可以为光刻胶等，具体过程可以为：先在芯片10的功能面100一侧形成涂布形成介电层，通过曝光显影形成需要的图形，例如，在对应第一焊盘102的位置形成第一开口140。
在其他实施例中，再分布线层14还可为其他形式，例如，再分布线层14包括层叠设置的介电层、种子层和金属再布线层，具体制备过程可以为：先在芯片10的功能面100一侧形成介电层，介电层对应第一焊盘102的位置设置有第一过孔；然后在介电层背对功能面100一侧形成种子层，种子层覆盖介电层表面以及未被介电层覆盖的功能面100，种子层的材质可以为钛、铝、铜、金、银其中的一种或几种的混合物；接着在种子层背对芯片10的一侧表面形成掩膜层，并在掩膜层对应第一焊盘102的位置设置第二过孔；在第二过孔内形成金属再布线层，金属再布线层的材质可以为金属铜等；去除掩膜层以及金属再布线层以外的种子层；其中，第一焊盘102、种子层、金属再布线层电连接。
S202：在再分布线层14远离芯片10一侧形成导电连接件16。
具体地，如图4b所示，导电连接件16可以为铜柱，其可采用电镀等方式形成；当再分布线层14为介电层时，导电连接件16可以透过第一开口140与第一焊盘102电连接；当再分布线层14包括层叠设置的介电层、种子层、金属再布线层时，导电连接件16通过金属再布线层、种子层与第一焊盘102电连接。此外，在本实施例中，可以对单颗芯片10单独进行上述步骤S201-步骤S202操作，但效率较低。而由于单颗芯片10通常由圆片20切割形成。如图5所示，图5为圆片一实施方式的结构示意图。圆片20上设置有若干矩阵排列的芯片10，芯片10之间设置有划片槽22。
为了提高生产效率，上述步骤S201可以具体包括：A、提供如图5所示的圆片20；B、在若干芯片10的功能面100上形成再分布线层14以及导电连接件16；C、对芯片10的非功能面(图5中未示意)一侧进行研磨，例如，此时可以研磨掉圆片20厚度的一半；D、沿圆片20的划片槽22进行切割，以获得单颗芯片10，单颗芯片10上可以设置有多个第一焊盘102和对应的导电连接件16。
S203：在芯片10的功能面100一侧以及位于功能面100和非功能面104之间的侧面106形成塑封层18，其中，塑封层18的第一表面180与导电连接件16齐平，导电连接件16的一端与对应位置处的第一焊盘102电连接，导电连接件16的另一端与对应位置处的球下金属块11电连接。
具体地，如图4c和2d所示。上述塑封层18的材质可以为环氧树脂等，可采用压合成型的方式形成上述塑封层18。在实际制作过程中，压合形成上述塑封层18时，塑封层18的高度超出导电连接件16，此时需要将超出导电连接件16的部分塑封层18研磨去除，以使得塑封层18的第一表面180与导电连接件16齐平。
此外，在本实施例中，扇出型封装器件中可以包含一个或者多个芯片10，请参阅图6-图7，图6为图3中步骤S203对应的一实施方式的流程示意图，图7为图6中步骤S301-步骤S304一实施方式的结构示意图，上述步骤S203具体包括：
S301：将至少一个芯片10的非功能面104与载板15固定。
具体地，如图7a所示，载板15可以为硬性基板，载板15面向芯片10的一侧可以贴附有双面胶，通过键合机台将切割好且测试良好的芯片10均匀粘贴到载板15上。
S302：在载板15设有芯片10一侧形成塑封层18，塑封层18包裹至少一个芯片10以及导电连接件16。
具体地，如图7b所示，可以通过制模复合物密封载板15，将其压合成型，以形成塑封层18。
S303：研磨塑封层18远离载板15一侧表面，直至导电连接件16从塑封层18中露出。具体地，如图7c所示。
S304：去除载板15。具体地，如图7d所示，例如，可以通过载板15脱胶，将载板15与芯片10之间的双面胶剥离，以获得塑封后的多个芯片10。
在又一个实施方式中，为了便于球下金属块11的形成，请继续参阅图2a，上述步骤S203之后，本申请所提供的扇出型制备方法还包括：A、在塑封层18远离功能面100一侧表面形成钝化层17，钝化层17对应导电连接件16的位置设置有第二开口(未标示)，此时导电连接件16的端部可以从该第二开口中露出。该钝化层17的材质可以为聚合物等。B、在钝化层17以及从钝化层17中露出的导电连接件16的表面形成金属溅射层19，金属溅射层19的材质可以为钛、铝、铜、金、银其中的一种或几种的混合物，其形成工艺可以为溅射工艺。
进一步，上述步骤S101中在至少一个芯片10的功能面100一侧形成图案化的胶层12包括，在金属溅射层19表面形成图案化的胶层12。
进一步，上述步骤S104去除胶层12之后，请参阅图8，图8为本申请扇出型封装器件一实施方式的结构示意图。本申请所提供的扇出型封装方法还包括：去除未被球下金属块11覆盖的金属溅射层19，具体可采用蚀刻等方式去除。而为了使扇出型封装器件形成六面包覆结构，上述扇出型封装方法还包括：研磨芯片10的非功能面104，在非功能面104上贴附胶膜30。此外，贴附胶膜30之后，还可进行对胶膜30烘烤、镭射打印、切割、包装等工序。
下面从扇出型封装器件结构的角度，对本申请作进一步说明。请继续参阅图8，本申请所提供的扇出型封装器件包括：至少一个芯片10、多个球下金属块11和多个第二焊盘13。具体地，芯片10包括相对设置的功能面100和非功能面104，功能面100上设置有多个第一焊盘102。多个球下金属块11位于芯片10的功能面100一侧，且一球下金属块11与一第一焊盘102电连接。多个第二焊盘13分别位于球下金属块11远离第一焊盘102一侧，且第二焊盘13在功能面100上的正投影不超过对应位置处的球下金属块11在功能面100上的正投影。该设计方式可以与现有的扇出型封装器件相比，减少了焊球对应的植球相关的工序，用在最后一层球下金属块11上形成第二焊盘13的方式取代，无需考虑网板的压力控制和对弹性变形的进行精确控制和补偿等方面，很大程度上降低了工艺风险，节约了生产成本，从而提高芯片的良率，保证扇出型封装器件的品质。
优选地，第二焊盘13在功能面100上的正投影与对应位置处的球下金属块11在功能面100上的正投影重合。该设计方式在工艺上易于实现，且结构简单。
在又一个实施方式中，请继续参阅图8，上述扇出型封装器件还包括再分布线层14、多个导电连接件16和塑封层18。
具体地，再分布线层14，位于芯片10的功能面100与球下金属块11之间；在一个实施方式中，再分布线层14包括介电层，介电层对应第一焊盘102的位置设置有第一开口(未标示)。在又一个实施方式中，再分布线层14包括层叠设置的介电层、种子层和金属再布线层，介电层对应第一焊盘102的位置设置有第一通孔，种子层覆盖介电层以及从介电层中露出的第一焊盘102，金属再布线层覆盖种子层。
多个导电连接件16位于再分布线层14远离功能面100一侧，且导电连接件16的一端与对应位置处的第一焊盘102电连接，导电连接件16的另一端与对应位置处的球下金属块11电连接；导电连接件16可以为铜柱等。
塑封层18覆盖芯片10的功能面100一侧以及位于功能面100和非功能面104之间的侧面106，且塑封层18的第一表面180与导电连接件16齐平；该塑封层18的材质可以为环氧树脂等。
上述设计方式可以对芯片10的第一焊盘102进行重新布置，且可以对芯片10的功能面100以及侧面106实现保护。
在又一个实施方式中，请再次参阅图8，本申请所提供的扇出型器件还包括：钝化层17和多个溅射金属块32。
具体地，钝化层17覆盖塑封层18的第一表面180，且对应导电连接件16的位置设置有第二开口(未标示)；钝化层17的材质可以为聚合物等。多个溅射金属块32位于钝化层17与球下金属块11之间，且球下金属块11在功能面100上的正投影不超过对应位置处的溅射金属块32在功能面100上的正投影。该设计方式中的溅射金属块32可以使得后续形成球下金属块11时较为容易。
在又一个实施方式中，请再次参阅图8，本申请所提供的扇出型封装器件还包括胶膜30，覆盖芯片10的非功能面104。当然，胶膜30也可进一步覆盖塑封层18与非功能面104齐平的一侧表面。该胶膜30的设计方式可以使得扇出型封装器件形成六面包覆的保护结构。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种扇出型封装方法，其特征在于，所述扇出型封装方法包括：
在至少一个芯片的功能面一侧形成图案化的胶层，所述胶层上设置有多个通孔，一个通孔对应于所述功能面上的一个第一焊盘；
在每个所述通孔内形成球下金属块，所述球下金属块的高度小于所述通孔的深度；
在每个所述球下金属块背离所述功能面一侧形成第二焊盘，所述第二焊盘和所述球下金属块的高度之和不超过所述通孔的深度；
去除所述胶层，其中，所述第二焊盘在所述功能面上的正投影不超过对应位置处的所述球下金属块在所述功能面上的正投影。
2.根据权利要求1所述的扇出型封装方法，其特征在于，所述在至少一个芯片的功能面一侧形成图案化的胶层之前，所述扇出型封装方法还包括：
在所述芯片的所述功能面一侧形成再分布线层；
在所述再分布线层远离所述芯片一侧形成多个导电连接件；
在所述芯片的所述功能面一侧以及位于所述功能面和非功能面之间的侧面形成塑封层，其中，所述塑封层的第一表面与所述导电连接件齐平，所述导电连接件的一端与对应位置处的所述第一焊盘电连接，所述导电连接件的另一端与所述对应位置处的所述球下金属块电连接。
3.根据权利要求2所述的扇出型封装方法，其特征在于，
所述在所述芯片的所述功能面一侧形成再分布线层，包括：
提供圆片，所述圆片设有若干矩阵排列的所述芯片，所述芯片之间设置有划片槽；在若干所述芯片的所述功能面上形成所述再分布线层；
所述在所述芯片的所述功能面一侧以及位于所述功能面和所述非功能面之间的侧面形成塑封层之前，所述扇出型封装方法还包括：
对所述芯片的所述非功能面一侧进行研磨；沿所述圆片的所述划片槽进行切割，以获得单颗所述芯片。
4.根据权利要求2所述的扇出型封装方法，其特征在于，所述在所述芯片的所述功能面一侧以及位于所述功能面和所述非功能面之间的侧面形成塑封层包括：
将至少一个所述芯片的所述非功能面与载板固定；
在所述载板设有所述芯片一侧形成塑封层，所述塑封层包裹至少一个所述芯片以及所述导电连接件；
研磨所述塑封层远离所述载板一侧表面，直至所述导电连接件从所述塑封层中露出；
去除所述载板。
5.根据权利要求2所述的扇出型封装方法，其特征在于，
所述在所述芯片的所述功能面一侧以及位于所述功能面和所述非功能面之间的侧面形成塑封层之后，所述扇出型制备方法还包括：
在所述塑封层远离所述功能面一侧表面形成钝化层，所述钝化层对应所述导电连接件的位置设置有第二开口；
在所述钝化层以及从所述钝化层中露出的所述导电连接件的表面形成金属溅射层；
所述在至少一个芯片的功能面一侧形成图案化的胶层包括，在所述金属溅射层表面形成图案化的所述胶层；
所述去除所述胶层之后，所述扇出型封装方法还包括：
去除未被所述球下金属块覆盖的所述金属溅射层；
研磨所述芯片的所述非功能面，在所述非功能面上贴附胶膜。
6.一种扇出型封装器件，其特征在于，所述扇出型封装器件包括：
至少一个芯片，所述芯片包括相对设置的功能面和非功能面，所述功能面上设置有多个第一焊盘；
多个球下金属块，位于所述芯片的所述功能面一侧，且一所述球下金属块与一所述第一焊盘电连接；
多个第二焊盘，分别位于所述球下金属块远离所述第一焊盘一侧，且所述第二焊盘在所述功能面上的正投影不超过对应位置处的所述球下金属块在所述功能面上的正投影。
7.根据权利要求6所述的扇出型封装器件，其特征在于，
所述第二焊盘在所述功能面上的正投影与对应位置处的所述球下金属块在所述功能面上的正投影重合。
8.根据权利要求6所述的扇出型封装器件，其特征在于，所述扇出型封装器件还包括：
再分布线层，位于所述芯片的所述功能面与所述球下金属块之间；
多个导电连接件，位于所述再分布线层远离所述功能面一侧，且所述导电连接件的一端与对应位置处的所述第一焊盘电连接，所述导电连接件的另一端与对应位置处的所述球下金属块电连接；
塑封层，覆盖所述芯片的所述功能面一侧以及位于所述功能面和所述非功能面之间的侧面，且所述塑封层的第一表面与所述导电连接件齐平。
9.根据权利要求8所述的扇出型封装器件，其特征在于，所述扇出型封装器件还包括：
钝化层，覆盖所述塑封层的所述第一表面，且对应所述导电连接件的位置设置有第二开口；
多个溅射金属块，位于所述钝化层与所述球下金属块之间，且所述球下金属块在所述功能面上的正投影不超过对应位置处的所述溅射金属块在所述功能面上的正投影。
10.根据权利要求8所述的扇出型封装器件，其特征在于，所述扇出型封装器件还包括：
胶膜，覆盖所述芯片的所述非功能面。
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* Cited by examiner, † Cited by third party
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CN112820653A (zh) * 2020-12-30 2021-05-18 南通通富微电子有限公司 扇出型封装方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107180795A (zh) * 2016-03-11 2017-09-19 台湾积体电路制造股份有限公司 包括电压调节器的集成扇出封装件及其形成方法
CN107689356A (zh) * 2016-08-05 2018-02-13 台湾积体电路制造股份有限公司 具有减薄的衬底的封装件
CN109427658A (zh) * 2017-08-31 2019-03-05 台湾积体电路制造股份有限公司 掩模组件和用于制造芯片封装件的方法
CN109920765A (zh) * 2019-02-14 2019-06-21 南通通富微电子有限公司 一种扇出型封装器件

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107180795A (zh) * 2016-03-11 2017-09-19 台湾积体电路制造股份有限公司 包括电压调节器的集成扇出封装件及其形成方法
CN107689356A (zh) * 2016-08-05 2018-02-13 台湾积体电路制造股份有限公司 具有减薄的衬底的封装件
CN109427658A (zh) * 2017-08-31 2019-03-05 台湾积体电路制造股份有限公司 掩模组件和用于制造芯片封装件的方法
CN109920765A (zh) * 2019-02-14 2019-06-21 南通通富微电子有限公司 一种扇出型封装器件

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112820653A (zh) * 2020-12-30 2021-05-18 南通通富微电子有限公司 扇出型封装方法

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