CN109920765A - 一种扇出型封装器件 - Google Patents
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Abstract
本申请公开了一种扇出型封装器件，所述封装器件包括：至少一个芯片，所述芯片包括正面和背面，所述正面设置有焊盘，且对应所述焊盘的位置设置有光阻；塑封层，覆盖所述芯片的侧面及正面，且不覆盖所述芯片的背面。通过上述方式，本申请能够增强对芯片正面的保护。
Description
技术领域
本申请涉及半导体封装技术领域，特别是涉及一种扇出型封装器件。
背景技术
扇出型封装由于具有小型化、低成本和高集成度等优点，正迅速成为新型半导体封装技术中的热点。
现有的扇出型封装通常是将芯片的背面嵌入塑封层中，然后在芯片的正面形成介电层和重布线层，重布线层与芯片的正面的焊盘之间电连接。
本申请的发明人在长期研究过程中发现，现有的扇出型封装器件在芯片的四周侧面和背面均有塑封料保护，但在芯片的正面仅有介电层保护，当其受到应力的冲击时容易造成芯片的正面线路受损，进而导致功能失效，降低芯片的良率，影响产品的品质。
发明内容
本申请主要解决的技术问题是提供一种扇出型封装器件，能够增强对芯片正面的保护。
为解决上述技术问题，本申请采用的一个技术方案是：提供一种扇出型封装器件，所述封装器件包括：至少一个芯片，所述芯片包括正面和背面，所述正面设置有焊盘，且对应所述焊盘的位置设置有光阻；塑封层，覆盖所述芯片的侧面及正面，且不覆盖所述芯片的背面。
其中，所述塑封层远离所述芯片的一侧在同一水平面上。
其中，所述塑封层覆盖所述光阻；或者，所述塑封层与所述光阻在同一水平面上，且所述光阻从所述塑封层中露出。
其中，所述芯片的厚度小于等于100微米。
其中，所述封装器件还包括：载盘，位于所述芯片的所述背面；胶膜，位于所述载盘与所述芯片之间，用于固定所述载盘和所述芯片。
为解决上述技术问题，本申请采用的另一个技术方案是：提供一种扇出型封装器件，所述封装器件包括：至少一个芯片，所述芯片包括正面和背面，所述正面设置有焊盘；塑封层，覆盖所述芯片的侧面及正面，且对应所述焊盘的位置设置有连通所述焊盘和外界的蚀刻过孔。
其中，所述塑封层远离所述芯片的一侧在同一水平面上。
其中，所述封装器件还包括：金属再布线层，位于所述塑封层远离所述芯片一侧，且与所述焊盘电连接；所述金属再布线层远离所述芯片的一侧在同一水平面上。
其中，所述封装器件还包括：第一介电层，位于所述金属再布线层与所述塑封层之间，且所述第一介电层对应所述焊盘的位置设置有第一开口；第二介电层，位于所述金属再布线层远离所述芯片一侧，且所述第二介电层对应所述金属再布线层一侧设置有第二开口；焊球，位于所述第二开口内，所述焊球、所述金属再布线层电连接。
其中，所述第一介电层还延伸至所述蚀刻过孔的内壁，且覆盖部分所述焊盘。
其中，所述封装器件还包括：保护膜，位于所述芯片的背面。
本申请的有益效果是：区别于现有技术的情况，本申请所提供的扇出型封装器件中芯片的背面固定在载盘的第一侧上，芯片的正面设置有焊盘，且对应焊盘的位置设置有光阻；载盘的第一侧上形成的塑封层覆盖芯片及光阻，此时芯片的正面除光阻外的区域均被塑封层覆盖；芯片正面的塑封层可以很大程度上降低芯片受到应力冲击时对芯片正面线路的影响，提高了芯片的良率，且提高了产品的品质。
此外，由于芯片正面的塑封层在同一水平面上，从而降低了现有技术中芯片和塑封层的交界处存在的高度差；后期在该塑封层表面上形成的金属再布线层远离芯片的一侧也可处在同一水平面上，从而降低了现有技术中金属再布线层存在的高低差。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1为现有技术中扇出型封装方法一实施方式的流程示意图；
图2为图1中步骤S101-步骤S106对应的一实施方式的结构示意图；
图3为现有技术中扇出型封装器件一实施方式的结构示意图；
图4为本申请扇出型封装方法一实施方式的流程示意图；
图5为图4中步骤S201-步骤S207对应的一实施方式的结构示意图；
图6为图4中步骤S207之后对应的扇出型封装器件一实施方式的结构示意图；
图7为图4中步骤S202之前本申请扇出型封装方法另一实施方式的流程示意图；
图8为图7中步骤S301-步骤S304对应的一实施方式的结构示意图；
图9为本申请扇出型封装器件一实施方式的结构示意图；
图10为本申请扇出型封装器件另一实施方式的结构示意图；
图11为本申请扇出型封装器件另一实施方式的结构示意图；
图12为本申请扇出型封装器件另一实施方式的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
下面先介绍一下现有技术中扇出型封装方法及扇出型封装器件的结构。
请参阅图1-图2，图1为现有技术中扇出型封装方法一实施方式的流程示意图，图2为图1中步骤S101-步骤S106对应的一实施方式的结构示意图，该封装方法包括：
S101：提供载盘10，载盘10包括相背设置的第一侧100和第二侧102。具体地，请参阅图2a。一般情况下，载盘10的第一侧100表面还设置有胶膜12，例如，双面胶等，以使得后期芯片14能够与载盘10初步固定。
S102：将至少一个芯片14的正面140固定在载盘10的第一侧100上，其中，芯片14设置有正面140及背面142，正面140设置有焊盘144。具体地，请参阅图2b，芯片14的正面140可以与胶膜12固定，进而与载盘10固定。
S103：在载盘10的第一侧100形成塑封层16，塑封层16覆盖芯片14的侧面(未标示)及背面142。具体地，请参阅图2c。
S104：撤去载盘10。具体地，请参阅图2d，当载盘10的第一侧100上覆盖有胶膜12时，可以直接通过揭去胶膜12的方式实现去除载盘10。
S105：在芯片14的正面140形成第一绝缘层18，第一绝缘层18对应焊盘144的位置形成第一过孔(未标示)。具体地，请参阅图2e。
S106：在第一绝缘层18远离芯片14一侧形成金属再布线层11，金属再布线层11与焊盘144电连接。具体地，请参阅图2f。
当然，在现有技术中，请参阅图3，图3为现有技术中扇出型封装器件一实施方式的结构示意图。该扇出型封装器件在上述图2f的基础上还可以包括第二绝缘层13，位于金属再布线层11背离芯片14一侧，且第二绝缘层13上设置有第二过孔(未标示)；焊球15，位于第二过孔内，焊球15与金属再布线层11电连接。
从上述内容可以看出，现有技术中，芯片14的正面140仅覆盖有第一绝缘层18，或第一绝缘层18与第二绝缘层13，当其受到应力的冲击时，芯片14的正面140的线路容易受损导致功能失效，降低芯片良率，影响产品的品质。
另外，当载盘10上贴合有胶膜12时，在上述步骤S103中形成塑封层16时，若载盘10上设置有至少两个芯片14，且两个芯片14的高度不同，则在塑封模具的压力的作用下，两个芯片14受到不同的应力，不同高度的芯片14陷入胶膜12中的深度不同，当塑封层16形成后，芯片14与塑封层16的交界处(例如，图2c中箭头所指区域)会存在高低差，该高低差的存在对后续的制程，例如，形成第一绝缘层18、形成金属再布线层11等等都会造成不良影响。
下面开始介绍本申请所提供的扇出型封装方法，请参阅图4-图5，图4为本申请扇出型封装方法一实施方式的流程示意图，图5为图4中步骤S201-步骤S207对应的一实施方式的结构示意图，该封装方法包括：
S201：提供载盘20，载盘20包括相背设置的第一侧200和第二侧202。
具体地，如图5a所示，载盘20的材质可以是金属、硅、塑料等偏硬性的材质，且载盘20的第一侧200的水平性较好。
另外，在本实施例中，上述步骤S201之后还包括：在载盘20的第一侧200表面设置胶膜22，胶膜22为可去除胶膜，且其具有粘附性，例如，胶膜22为双面胶等；后期芯片24可以与胶膜22粘附，进而实现与载盘20的位置初步固定。
S202：将至少一个芯片24的背面240固定在载盘20的第一侧200上，其中，芯片24设置有正面242及背面240，正面242设置有焊盘244，且对应焊盘244的位置设置有光阻26。
具体地，如图5b所示，在本实施例中，可以将多个(例如，一个、两个、三个等)芯片24均匀的粘贴到载盘20上。多个芯片24的类型可以相同或者不同，例如，图5b中载盘20上包含两种类型的芯片24，分别为第一芯片24a和第二芯片24b。
在一个实施方式中，请参阅图7-图8，图7为图4中步骤S202之前本申请扇出型封装方法另一实施方式的流程示意图，图8为图7中步骤S301-步骤S304对应的一实施方式的结构示意图，在上述步骤S202之前，本申请所提供的封装方法还包括：
S301：提供至少一个圆片30，圆片30设有正面300及背面302，圆片30设有若干矩阵排列的芯片24，芯片24之间设有划片槽304；芯片24的正面(未标示)即圆片30的正面300，芯片24的背面(未标示)即圆片30的背面302。
具体地，如图8a所示，芯片24为硅基底、锗基底等。芯片24内形成有半导体器件(图未示)及焊盘244，半导体器件与焊盘244可以位于芯片24的同一侧表面，也可以位于芯片24的不同侧表面。当半导体器件与焊盘244位于芯片24的不同侧表面时，利用贯穿芯片24的通孔将焊盘24与半导体器件电连接。
此外，在本实施例中，圆片30个数可以为一个、两个、三个等，例如，圆片30可以包括第一圆片和第二圆片，第一圆片和第二圆片的类型不同。
S302：在芯片24的焊盘244上形成光阻26。
具体地，如图8b所示，可以在圆片30的正面300进行光阻涂布、曝光、显影工序，以在芯片24的焊盘244上形成光阻26。光阻26可以是正向光阻或者负向光阻。
S303：研磨圆片30的背面302，以使得圆片30的厚度小于等于阈值。
具体地，如图8c所示，上述阈值可以是100微米，研磨后圆片30的厚度可以是50微米、80微米、100微米等，通过降低圆片30的厚度以降低后期芯片24的导通电阻。
S304：对圆片30的划片槽304进行切割，以获得单颗芯片24。
具体地，如图8d所示，在本实施例中，可以采用等离子、激光、或刀片在圆片30的划片槽304处进行一次或者多次切割，以获得多个单颗芯片24。
在另一个实施例中，当圆片30包括第一圆片和第二圆片时，上述步骤S304包括：对第一圆片切割获得第一芯片24a，对第二圆片切割获得第二芯片24b。上述步骤S202具体包括：将至少一个第一芯片24a的背面(未标示)和至少一个第二芯片24b的背面(未标示)固定在载盘20的第一侧200上。由于第一芯片24a和第二芯片24b的类型可能不同，因此，载盘20上所有光阻26背向载盘20的一端可能不在同一水平面上，
S203：在载盘20的第一侧200上形成塑封层28，塑封层28覆盖芯片24及光阻26。
具体地，如图5c所示，塑封层28的材质可以为环氧树脂等。在本实施例中，芯片24的正面242除光阻26外的区域均被塑封层28覆盖；芯片24正面242的塑封层28可以很大程度上降低芯片24受到应力冲击时对芯片24正面242线路的影响，提高了芯片24的良率，且提高了产品的品质。需要说明的是，图5c所形成的扇出型封装器件结构可单独售卖，也可进行后续处理后售卖。
在其他实施例中，请继续参阅图4，本申请所提供的封装方法还进一步包括：S204：去除载盘20。
具体地，如图5d所示，当载盘20上设置有胶膜22时，可以通过去除胶膜22使得载盘20去除。需要说明的是，图5d中所形成的扇出型封装器件结构可单独售卖，也可进行后续处理后售卖。
在又一个实施例中，请继续参阅图4，本申请所提供的封装方还包括：S205：研磨塑封层28背对芯片24的表面，以使得光阻26露出。
具体地，如图5e所示，在本实施例中，所有光阻26背向芯片24的一端可能不在同一水平面上，可以通过研磨塑封层28的方式使所有的光阻26露出；在所有光阻26露出后，可以停止研磨，或者继续研磨一段距离。此外，在本实施例中，在研磨塑封层28时，可以在芯片24的背面附着一载板，或者，将上述步骤S205与步骤S204的顺序调换，即研磨完塑封层28后再去除载盘20。由于芯片24的正面242的多余的塑封层28通过研磨的方式去除，可以使得芯片24正面242的塑封层28在同一水平面上，从而降低了现有技术中芯片24和塑封层28的交界处存在的高度差。需要说明的是，图5e中所形成的扇出型封装器件结构可单独售卖，也可进行后续处理后售卖。
在又一个实施例中，请继续参阅图4，本申请所提供的封装方还包括：
S206：去除光阻26。
具体地，如图5f所示，例如，可以通过剥离的方式使光阻26去除。光阻26去除后，塑封层28上相当于形成蚀刻过孔(未标示)。
S207：在芯片24的正面242形成图案化的金属再布线层21，其中，金属再布线层21与焊盘244电连接，金属再布线层21远离芯片24的一侧在同一水平面上。
具体地，如图5g所示，在本实施例中，通过研磨的方式使塑封层28远离芯片24的一侧在同一水平面上，继而使得后续在该塑封层28上形成的金属再布线层21远离芯片24的一侧在同一水平面上。
在另一个实施例中，请继续参阅图5g，上述步骤S207之前，本申请所提供的封装方法还包括：在塑封层28远离芯片24一侧形成第一介电层23，且第一介电层23对应焊盘244的位置设置有第一开口(未标示)；在本实施例中，第一介电层23可以覆盖塑封层28的蚀刻过孔的侧壁，且覆盖部分焊盘244。上述步骤S207具体包括：在第一介电层23远离芯片24一侧形成图案化的金属再布线层21，金属再布线层21填充蚀刻过孔，且与焊盘244电连接。需要说明的是，图5g中所形成的扇出型封装器件结构可单独售卖，该扇出型封装器件可直接通过金属再布线层21与外部器件电连接。
当然，在其他实施例中，请参阅图6，图6为图4中步骤S207之后对应的扇出型封装器件一实施方式的结构示意图。上述步骤S207之后，本申请所提供的封装方法还包括：
A、请参阅图6a，在金属再布线层21上形成第二介电层25，且第二介电层25上设置有第二开口(未标示)；第一介电层23和第二介电层25将金属再布线层21形成包裹起来的效果。且当第一介电层23和第二介电层25采用低介电系数材料时，可以降低金属再布线层21的漏电电流，降低导线之间的电容效应；此外，还可以降低金属再布线层21发热，增强芯片24的功能，提高封装器件的品质。
B、请参阅图6b，在第二开口内植焊球27，焊球27、金属再布线层21电连接。在本实施例中，可以采用植球机在第二开口内植焊球27。需要说明的是，图6b中所形成的扇出型封装器件结构可单独售卖，该扇出型封装器件可直接通过焊球27与外部器件电连接。
在又一个实施方式中，为增强对上述扇出型封装器件的保护，请参阅图6c，本申请所提供的封装方法还包括：在芯片24的背面240设置保护膜29。保护膜29的材质可以是类似于塑封层28的材质，例如，环氧树脂等，经过该步骤可以将扇出型封装器件形成六面包覆的形式，以增强对扇出型封装器件的保护。需要说明的是，上述设置保护膜29的步骤可以在去除载板20后的任一步骤。
在另一个实施方式中，图4中步骤S202中将至少一个芯片24的背面240固定在载盘20的第一侧200上，包括：将至少两个芯片24的背面240固定在载盘20的第一侧200上；上述在芯片24的背面240设置保护膜29之后，本申请所提供的封装方法还包括：请参阅图6d，切割至少两个芯片24之间的区域以形成单个封装器件，其中，单个封装器件中包含至少一个(例如，一个、两个、三个等)芯片24。
下面从结构方面，对本申请利用上述步骤形成的扇出型封装器件做进一步说明。请参阅图9，图9为本申请扇出型封装器件一实施方式的结构示意图。本申请所提供的扇出型封装器件包括：
至少一个芯片24，芯片24包括正面242和背面240，正面242设置有焊盘244，且对应焊盘244的位置设置有光阻26；在本实施例芯片24的数量可以为多个，且多个芯片24的类型可以相同或者不同，例如，芯片24包括第一芯片24a和第二芯片24b。芯片24的厚度小于等于100微米，例如50微米、80微米、100微米等。
塑封层28，覆盖芯片24的侧面及正面242，且不覆盖芯片24的背面240。在本实施例中，塑封层28的材质可以为环氧树脂等。在本实施例中，芯片24的正面242除光阻26外的区域均被塑封层28覆盖；芯片24正面242的塑封层28可以很大程度上降低芯片24受到应力冲击时对芯片24正面242线路的影响，提高了芯片24的良率，且提高了产品的品质。
在一个实施例，塑封层28远离芯片24的一侧在同一水平面上。如图9所示，塑封层28可以覆盖光阻26。当然，在其他实施例中，如图10所示，图10为本申请扇出型封装器件另一实施方式的结构示意图，塑封层28a与光阻26a在同一水平面上，且光阻26a从塑封层28a中露出。在本实施例中，由于芯片24正面242的塑封层28/28a在同一水平面上，从而降低了现有技术中芯片24和塑封层28/28a的交界处存在的高度差。
在又一个实施例中，请参阅图11，图11为本申请封装器件另一实施方的结构示意，该封装器件还包括：载盘20，位于芯片24的背面240；胶膜22，位于载盘20与芯片24之间，用于固定载盘20和芯片24。
需要说明的是，上述图9-图11所提供的封装器件的结构可直接售卖，下游厂家购买到上述封装器件后可对其继续进行后续处理。
当然，在本申请中，也可将其制备成完整的封装器件进行售卖。请参阅图12，图12为本申请扇出型封装器件另一实施方式的结构示意图。
该扇出型封装器件包括：
至少一个芯片24，芯片24包括正面242和背面240，正面242设置有焊盘244；在本实施例中，芯片24的数量可以为多个，且多个芯片24的类型可以相同或者不同。芯片24的厚度小于等于100微米，例如50微米、80微米、100微米等。
塑封层28，覆盖芯片24的侧面及正面242，且对应焊盘244的位置设置有连通焊盘244和外界的蚀刻过孔(未标示)。在本实施例中，塑封层28的材质可以为环氧树脂等，塑封层28远离芯片24的一侧在同一水平面上。在本实施例中，芯片24的正面242除对应焊盘244外的区域均被塑封层28覆盖；芯片24正面242的塑封层28可以很大程度上降低芯片24受到应力冲击时对芯片24正面242线路的影响，提高了芯片24的良率，且提高了产品的品质。
请继续参阅图12，本申请所提供的封装器件还包括：金属再布线层21，位于塑封层28远离芯片24一侧，且与焊盘244电连接；金属再布线层24远离芯片24的一侧在同一水平面上。在本实施例中，由于芯片24正面242的塑封层28在同一水平面上，从而降低了现有技术中芯片24和塑封层28的交界处存在的高度差。
在另一个实施例中，本申请所提供的封装器件还包括：第一介电层23，位于金属再布线层21与塑封层28之间，且第一介电层23对应焊盘244的位置设置有第一开口(未标示)，在本实施例中，第一介电层23还延伸至塑封层28的蚀刻过孔的内壁，且覆盖部分焊盘244。第二介电层25，位于金属再布线层21远离芯片24一侧，且第二介电层25对应金属再布线层21一侧设置有第二开口(未标示)；焊球27，位于第二开口内，焊球27、金属再布线层21电连接。在本实施例中，当第一介电层23和第二介电层25采用低介电系数材料时，可以降低金属再布线层21的漏电电流，降低导线之间的电容效应；此外，还可以降低金属再布线层21发热，增强芯片24的功能，提高封装器件的品质。
在又一个实施例中，请再次参阅图12，本申请所提供的封装器件还包括：保护膜29，位于芯片24的背面240。保护膜29的材质可以是类似于塑封层28的材质，例如，环氧树脂等，该保护膜29的设置可以将扇出型封装器件形成六面包覆的形式，以增强对扇出型封装器件的保护。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。
Claims (11)
1.一种扇出型封装器件，其特征在于，所述封装器件包括：
至少一个芯片，所述芯片包括正面和背面，所述正面设置有焊盘，且对应所述焊盘的位置设置有光阻；
塑封层，覆盖所述芯片的侧面及正面，且不覆盖所述芯片的背面。
2.根据权利要求1所述的封装器件，其特征在于，
所述塑封层远离所述芯片的一侧在同一水平面上。
3.根据权利要求1所述的封装器件，其特征在于，
所述塑封层覆盖所述光阻；或者，
所述塑封层与所述光阻在同一水平面上，且所述光阻从所述塑封层中露出。
4.根据权利要求1所述的封装器件，其特征在于，所述芯片的厚度小于等于100微米。
5.根据权利要求1所述的封装器件，其特征在于，所述封装器件还包括：
载盘，位于所述芯片的所述背面；
胶膜，位于所述载盘与所述芯片之间，用于固定所述载盘和所述芯片。
6.一种扇出型封装器件，其特征在于，所述封装器件包括：
至少一个芯片，所述芯片包括正面和背面，所述正面设置有焊盘；
塑封层，覆盖所述芯片的侧面及正面，且对应所述焊盘的位置设置有连通所述焊盘和外界的蚀刻过孔。
7.根据权利要求6所述的封装器件，其特征在于，
所述塑封层远离所述芯片的一侧在同一水平面上。
8.根据权利要求7所述的封装器件，其特征在于，
所述封装器件还包括：金属再布线层，位于所述塑封层远离所述芯片一侧，且与所述焊盘电连接；所述金属再布线层远离所述芯片的一侧在同一水平面上。
9.根据权利要求6所述的封装器件，其特征在于，所述封装器件还包括：
第一介电层，位于所述金属再布线层与所述塑封层之间，且所述第一介电层对应所述焊盘的位置设置有第一开口；
第二介电层，位于所述金属再布线层远离所述芯片一侧，且所述第二介电层对应所述金属再布线层一侧设置有第二开口；
焊球，位于所述第二开口内，所述焊球、所述金属再布线层电连接。
10.根据权利要求9所述的封装器件，其特征在于，所述第一介电层还延伸至所述蚀刻过孔的内壁，且覆盖部分所述焊盘。
11.根据权利要求6所述的封装器件，其特征在于，所述封装器件还包括：
保护膜，位于所述芯片的背面。
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|---|---|---|---|---|
| CN111128754A (zh) * | 2019-12-04 | 2020-05-08 | 通富微电子股份有限公司 | 一种扇出型封装方法及扇出型封装器件 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102376590A (zh) * | 2010-08-05 | 2012-03-14 | 矽品精密工业股份有限公司 | 芯片尺寸封装件及其制法 |
| CN103681371A (zh) * | 2013-12-26 | 2014-03-26 | 江阴长电先进封装有限公司 | 一种硅基圆片级扇出封装方法及其封装结构 |
| CN104051287A (zh) * | 2013-03-15 | 2014-09-17 | 台湾积体电路制造股份有限公司 | 扇出互连结构及其形成方法 |
| US20150162289A1 (en) * | 2013-12-09 | 2015-06-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Protective Layer for Contact Pads in Fan-out Interconnect Structure and Method of Forming Same |
| CN105206592A (zh) * | 2015-09-01 | 2015-12-30 | 华进半导体封装先导技术研发中心有限公司 | 扇出型封装的结构和制作方法 |
| CN105244307A (zh) * | 2015-09-01 | 2016-01-13 | 华进半导体封装先导技术研发中心有限公司 | 扇出型封装结构的制作方法 |
-
2019
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102376590A (zh) * | 2010-08-05 | 2012-03-14 | 矽品精密工业股份有限公司 | 芯片尺寸封装件及其制法 |
| CN104051287A (zh) * | 2013-03-15 | 2014-09-17 | 台湾积体电路制造股份有限公司 | 扇出互连结构及其形成方法 |
| US20150162289A1 (en) * | 2013-12-09 | 2015-06-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Protective Layer for Contact Pads in Fan-out Interconnect Structure and Method of Forming Same |
| CN103681371A (zh) * | 2013-12-26 | 2014-03-26 | 江阴长电先进封装有限公司 | 一种硅基圆片级扇出封装方法及其封装结构 |
| CN105206592A (zh) * | 2015-09-01 | 2015-12-30 | 华进半导体封装先导技术研发中心有限公司 | 扇出型封装的结构和制作方法 |
| CN105244307A (zh) * | 2015-09-01 | 2016-01-13 | 华进半导体封装先导技术研发中心有限公司 | 扇出型封装结构的制作方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111128754A (zh) * | 2019-12-04 | 2020-05-08 | 通富微电子股份有限公司 | 一种扇出型封装方法及扇出型封装器件 |
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| Publication number | Publication date |
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