CN104051287A - 扇出互连结构及其形成方法 - Google Patents
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Abstract
本发明公开了一种方法包括在管芯的顶面上方形成牺牲膜层,该管芯在顶面具有接触焊盘。将管芯接合到载具,且模塑料形成在管芯和牺牲膜层上方。模塑料沿着管芯的侧壁延伸。露出牺牲膜层。通过去除牺牲膜层的至少一部分露出接触焊盘。第一聚合物层形成在管芯上方,且重分布层(RDL)形成在管芯上方且电连接至接触焊盘。本发明还公开了扇出互连结构及其形成方法。
Description
本申请要求于2013年3月15日提交的名称为“Cost-Reducing Fan-OutInterconnect Structure”的美国临时专利申请第61/793,930号的优先权,其全部内容结合于此作为参考。
技术领域
本发明涉及半导体技术领域,更具体地,涉及扇出互连结构及其形成方法。
背景技术
常用的集成电路结构由包括有源器件(如,晶体管和电容器)的管芯构成。这些器件最初是彼此分隔开的,之后在有源器件的上方形成互连结构以创建功能电路。在互连结构的顶部,金属焊盘形成且暴露于相应管芯的表面。通过金属焊盘形成电气连接以将管芯连接至封装衬底或另一个管芯。
在常规的封装技术方面,如扇出封装技术,重分布层(RDL)可形成在管芯上方且电连接至金属焊盘。然后,可形成输入/输出(I/O)焊盘,如焊球以通过RDL电连接至金属焊盘。该封装技术的有利特点是可能形成扇出封装件,也就是说,管芯上的I/O焊盘可重分布至比管芯大的面积,因此,可增加封装在管芯的表面上的I/O焊盘的数量。
发明内容
为了解决现有技术中所存在的问题,根据本发明的一个方面,提供了一种集成电路封装的方法,包括:
在管芯的顶面上方形成牺牲膜层,所述管芯在所述顶面具有接触焊盘;
将所述管芯接合到载具;
在所述管芯和所述牺牲膜层上方形成模塑料,所述模塑料沿所述管芯的侧壁延伸;
露出所述牺牲膜层;
通过去除所述牺牲膜层的至少一部分露出所述接触焊盘;
在所述管芯上方形成第一聚合物层;以及
在所述管芯上方形成重分布层(RDL),所述RDL电连接至所述接触焊盘。
在可选实施例中,所述方法进一步包括:在形成所述牺牲膜层之前,在所述管芯上方形成第二聚合物层;图案化所述第二聚合物层,以产生露出部分所述接触焊盘的第一开口,其中,形成所述牺牲膜层包括用牺牲膜层材料填充所述第一开口;去除所述牺牲膜的上部,以露出所述第二聚合物层的上表面;以及,在形成所述RDL之前,图案化所述第一聚合物层和所述第二聚合物层,以形成露出部分所述接触焊盘的第二开口,其中,形成所述RDL包括用金属材料填充所述第二开口,以电连接至所述接触焊盘。
在可选实施例中,露出所述牺牲膜层包括研磨所述第二聚合物层的上部。
在可选实施例中,所述方法进一步包括:在所述管芯和所述第一聚合物层之间形成第三聚合物层,其中,所述第三聚合物层包括将所述RDL电连接至所述接触焊盘的导电柱。
在可选实施例中,形成所述第一聚合物层包括将所述第一聚合物层的顶面形成为高于所述模塑料的顶面以及将所述第一聚合物层的底面形成为低于所述模塑料的顶面。
在可选实施例中,形成所述RDL包括形成延伸穿过所述第一聚合物层的导电通孔。
在可选实施例中,形成所述牺牲膜层包括使用聚合物、聚合物基光刻胶或聚酰亚胺基光刻胶。
在可选实施例中,去除所述牺牲膜层包括使用碱基化学制品或n甲基吡咯烷酮(NMP)作为剥落化学制品。
在可选实施例中,露出所述牺牲膜层包括研磨所述模塑料的上部。
在可选实施例中,形成所述RDL包括在所述第一聚合物层上方形成金属线部分,所述金属线部分具有与所述模塑料垂直重叠的横向部分。
在可选实施例中,形成所述牺牲膜层包括使用热或紫外光释放膜,并且去除所述牺牲膜层包括将所述牺牲膜层暴露于热或紫外光。
根据本发明的另一方面,还提供了一种集成电路(IC)结构,包括:
管芯,包括:
衬底;
位于所述衬底上方的互连结构;和
位于所述互连结构上方的接触焊盘;
模塑料,围绕所述管芯的侧壁,所述模塑料的顶面高于所述管芯的顶面;以及
重分布层(RDL),位于所述管芯上方,所述RDL包括直接连接至所述接触焊盘的连续通孔结构,其中,所述连续通孔结构由导电材料形成。
在可选实施例中,所述IC进一步包括:位于所述管芯上方的第一聚合物层和第二聚合物层,其中,所述第一聚合物层的顶面与所述模塑料的顶面齐平,所述第二聚合物层的顶面高于所述管芯的顶面,并且所述连续通孔延伸穿过所述第一聚合物层和所述第二聚合物层。
在可选实施例中,所述连续通孔结构的侧壁具有介于约30度至约88.5度之间的角度。
根据本发明的又一方面,还提供了一种集成电路(IC)结构,包括:
管芯,包括接触焊盘;
模塑料,围绕所述管芯的侧壁,其中,所述管芯的顶面低于所述模塑料的顶面;以及
重分布层(RDL),位于所述管芯上方,所述RDL包括连接至所述接触焊盘的通孔,并且所述通孔具有高于所述模塑料的顶面的上部和低于所述模塑料的顶面延伸的下部。
在可选实施例中,从所述模塑料的顶面到所述管芯的顶面的距离大于约0.1微米。
在可选实施例中,从所述模塑料的顶面到所述管芯的顶面的距离大于约1微米。
在可选实施例中,从所述模塑料的顶面到所述管芯的顶面的距离小于约20微米。
在可选实施例中,从所述模塑料的顶面到所述管芯的顶面的距离小于约120微米。
在可选实施例中,位于所述管芯上方的所述模塑料的边缘基本垂直。
附图说明
为了更全面地理解实施例及其优势,现将结合附图所进行的以下描述作为参考,其中:
图1是根据各个实施例的集成电路结构的截面图;
图2A至图2I是根据各个实施例的制造集成电路结构的中间阶段的截面图;
图3A和图3B是根据各个可选实施例的集成电路结构的截面图;以及
图4A至图4H是根据各个可选实施例的制造集成电路结构的中间阶段的截面图。
具体实施方式
下面,详细讨论本发明各实施例的制造和使用。然而,应该理解,本发明提供了许多可以在各种具体环境中实现的可应用的发明概念。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式,而不用于限制本发明的范围。
在对应的具体环境中描述各个实施例,即,扇出封装技术,诸如扇出晶圆级封装(FO-WLP)。
图1示出了根据各个实施例的集成电路(IC)结构100的一部分的截面图。IC结构100包括管芯102和位于管芯102上方的RDL110。RDL110的横向部分可延伸出管芯102的边缘并延伸至模塑料112的上方。因此,所得到的IC结构100可被称为扇出封装件。管芯102包括金属焊盘104。通过金属焊盘104,RDL110连接至管芯102中的器件(未示出)。
为了示例说明的目的,将IC100的一部分放大(100A),如图1所示。聚合物层106和108形成在管芯102的上方。RDL110延伸穿过聚合物层106和108以与金属焊盘104接触。很显然,RDL110通过金属焊盘104直接连接至管芯102,且IC结构100不包括RDL110和金属焊盘104之间的额外的金属柱。RDL110可具有侧壁110A和110B。侧壁110A和110B可以是倾斜的,且在一些实施例中,侧壁110A和110B的倾斜度介于大约30度到88.5度之间。侧壁110A和110B的适当角度可取决于RDL110的布图设计。例如,为侧壁110A和110B选择接近88.5度的角度,这样可实现小间距设计以及在聚合物层106和108中允许更多数量的互连结构。通过消除对RDL110和金属焊盘104之间的金属柱的需求,可降低IC100的制造成本。
图2A至图2I示出了根据各个实施例的制造IC结构(如,IC结构100)的中间阶段的截面图。图2A示出了管芯102的截面图,其包括衬底、有源器件和互连结构(未示出)。衬底可以是块体硅衬底,虽然也可以使用包括III族、IV族和V族元素的其他半导体材料。可在衬底的顶面上形成有源器件,诸如晶体管。可在有源器件和衬底上方形成互连结构。
互连结构可包括形成在衬底上方的层间介电层(ILD),各金属间介电层(IMD)形成在ILD上方。ILD和IMD可由具有k值(例如,小于大约4.0)的低k介电材料形成。例如,ILD和IMD可由例如氧化硅、SiCOH等构成。
接触焊盘104形成在互连结构上方且通过互连结构中的各个金属线和通孔可电连接至有源器件。接触焊盘104可由金属材料构成,因此以下称其为金属焊盘104。金属焊盘104可以是铝焊盘,虽然也可使用其他金属材料。此外,钝化层(未示出)可形成在互连结构和金属焊盘104上方且可由诸如氧化硅、非掺杂的硅酸盐玻璃、氮氧化硅等的非有机材料构成。金属焊盘104的横向宽度介于大约10μm到大约100μm之间。在钝化层的覆盖金属焊盘104的部分中可形成开口,露出部分金属焊盘104。钝化层的部分也可覆盖金属焊盘104的边缘部分。通过任何合适的方法可形成管芯102的各个部件,但在此不作进一步详细的描述。虽然图2A示出了单个管芯102,但是也可将各个实施例应用于具有多个管芯的晶圆。
图2A也示出了在管芯102的顶面上方形成聚合物层106。聚合物层106可由诸如聚酰亚胺(PI)、聚苯并恶唑(PBO)、苯并环丁烯(BCB)、环氧树脂、硅树脂、丙烯酸酯、纳米填充的苯酚树脂、硅氧烷、氟化聚合物、聚降冰片烯等的材料形成。例如,使用旋涂技术可形成聚合物层106。聚合物层106的厚度可小于大约20μm。例如,组合使用光刻技术和蚀刻技术图案化聚合物层106。聚合物层106的图案化形成了露出部分金属焊盘104的开口114。
图2B示出了在聚合物层106和填充开口114(参见图2A)上方形成牺牲膜层122。牺牲膜层122可由诸如聚合物、聚合物基光刻胶或聚酰亚胺基光刻胶的介电材料形成。使用诸如旋涂等合适的技术可沉积牺牲膜层122。此外,在沉积牺牲膜层122之后,可在合适的温度条件下固化牺牲膜层122。可选地,牺牲膜层122可以是层压膜。例如,牺牲膜层122可以是使用粘着层接合到管芯102的基体膜。例如,基体膜可以是聚对苯二甲酸乙二醇酯(PET)基体膜,且粘着层可以是例如紫外线(UV)或热激活释放膜。
在图2C中,具有牺牲膜层122的多个管芯102(如,管芯102A和102B)可设置在载具124的上方。载具124可由合适的材料形成,例如,玻璃。使用粘着层126作为界面,可将管芯102A和102B的底面粘贴到载具124。粘着层126可由临时粘着材料形成,诸如紫外(UV)带、蜡、胶等。此外,在管芯粘结薄膜(DAF)放置在载具124上之前,可选择性地在管芯102(未示出)下方形成管芯粘结薄膜(DAF)。DAF能够提高管芯102和载具124之间的粘合性。
模塑料112可用于填充管芯102(例如,管芯102A和102B)之间的间隙。模塑料112可以是任何合适的材料,诸如环氧树脂、模制底部填充料等。形成模塑料112的合适方法可包括压缩模制、转移模制(transfermolding)、液体封装模制等。例如,模塑料112可以液体的形式分布在管芯102A和102B之间。然后,进行固化工艺以凝固模塑料112。填充的模塑料112可溢过管芯102,这样使得模塑料112覆盖管芯102A和102B的顶面。
在图2D中,可对模塑料112和牺牲膜层122进行平坦化工艺,如研磨工艺(例如,化学机械抛光(CMP)或机械研磨),以露出聚合物层106。作为研磨工艺的部分,也可去除聚合物层106的上部以取得期望的厚度。在研磨工艺之后,聚合物层106的厚度可介于例如大约5μm到大约15μm之间。在研磨工艺期间,使用聚合物层106和牺牲膜层122的剩余部分代替金属柱用作金属焊盘104和管芯102的屏蔽层,从而降低制造成本。
在图2E中,从管芯102A和102B去除牺牲膜层122,以穿过聚合物层106露出金属焊盘104。牺牲膜层122的去除可包括选择性地去除牺牲膜层的材料,而不会明显地去除聚合物层106或管芯102A和102B的材料的蚀刻工艺(如,湿蚀刻)。这个可通过选择合适的蚀刻用剥落化学制品,如碱基化学制品来实现。在一个实施例中,聚合物层106由PBO形成,且牺牲膜层122由聚合物/聚酰亚胺基光刻胶形成,可使用氢氧化钾(KOH)、n甲基吡咯烷酮(NMP)等作为剥落化学制品来去除牺牲膜层122。
在图2F中,第二聚合物层108形成在聚合物层106的上方。聚合物层108可与聚合物层106大致相似,且位于聚合物层106上方的聚合物层108的厚度可小于大约20μm。此外,聚合物层108的形成可填充聚合物层106中的开口(例如,开口114)。之后,(例如,通过光刻工艺和蚀刻工艺)可图案化或再图案化聚合物层108和106,以通过多个开口(未示出)露出金属焊盘104。使用相同的光刻工艺和蚀刻工艺可完成聚合物层106和108的图案化。然而,聚合物层108中的部分开口(即多个开口中的一些)可宽于聚合物层106中的部分开口。例如,这个可通过控制光刻工艺和蚀刻工艺的多个条件(例如,焦深、曝光能量等)来实现。
在管芯102A和102B上方分别形成RDL110。通过金属焊盘104可将RDL110电连接至管芯102A和102B中的各种器件。RDL110可由铜或铜合金形成,虽然也可使用其他金属,诸如铝、金等。使用任何合适的方法在相同的工艺步骤中可形成RDL110。例如,RDL110的形成可包括晶种层且使用掩膜层来限定RDL110的形状。聚合物层106中的RDL110的通孔部分在聚合物层106的顶面上的横向宽度可介于大约10μm和大约110μm之间,这取决于通孔的接触金属焊盘104的部分的横向宽度。也就是说,聚合物层106的顶面的RDL110的通孔部分的横向尺寸可略微宽于宽度w2。同样地,取决于宽度w1和w2,聚合物层108中的RDL110的部分的横向宽度(用w3示出)介于大约12μm到大约120μm之间。也就是说,聚合物层108中的RDL110的部分的横向尺寸可略微宽于宽度w1和w2。因此,通过使用RDL110,金属焊盘104的接触表面积可重分布为更宽的表面积。
很显然,无需使用RDL110和金属焊盘104之间的额外的金属柱或通孔就可将RDL110连接至金属焊盘104。虽然每个管芯102的上方仅显示出一个RDL110,但是,在可选的实施例中,在RDL110的上方可形成多个RDL且多个RDL可互连至RDL110。
图2G示出了在RDL110上方形成导电凸块130。在电连接至RDL110的部分的凸块下金属化层(UBM)上方可形成导电凸块130。UBM可由导电材料形成,诸如铜、铜合金、钛、钛合金等。导电凸块130可以是可回流凸块,诸如焊料球,其可包括Sn-Ag、Sn-Cu、Sn-Ag-Cu等。可选地,导电凸块130可以是非可回流凸块,诸如铜凸块等。导电凸块130形成为将诸如晶圆、器件管芯、中介板、印刷电路板(PCB)等的其他封装组件电连接且接合到管芯102。
在图2H中,从管芯102A和102B去除载具124和粘着层126。在一个实施例中,粘着层126由UV带形成,且通过将粘着层126暴露于UV光来去除管芯102A和102B。在图2I中,可以使管芯102A和102B分割来封装IC封装件。管芯102A和102B的分割可包括使用合适的取放工具,诸如取放工具132。在管芯102的俯视图(未示出)中,模塑料112可与管芯102的侧壁接触且环绕管芯102。
图3A和3B示出了根据可选实施例的IC结构200的截面图。IC结构200包括具有金属焊盘204的管芯202和位于管芯202的上方且和金属焊盘204连接的RDL208。RDL208的横向部分可延伸出管芯202且位于模塑料210上方,以形成扇出封装件。管芯202可包括(如图3B所示)或不包括(如图3A所示)具有金属柱212的聚合物层215,金属柱212位于金属焊盘204的上方且连接至金属焊盘204。金属柱212可以是铜柱,然而也可使用其他金属,诸如铝、金等。聚合物层215可与聚合物层106和108大致相似(参见图1)。
为了示例说明的目的,放大IC200的一部分(200A),如图3A和3B所示。聚合物层206包括模塑料210上方的第一部分和延伸越过模塑料210的顶面的第二部分。RDL208可延伸穿过聚合物层206且电连接至金属焊盘204。RDL208可直接连接到金属焊盘204(如图3A所示)或通过聚合物层215中的金属柱212连接到金属焊盘204(如图3B所示)。很显然,从模塑料的顶面对管芯202的顶面进行开槽。此外,管芯202上方的模塑料210的边缘可大致垂直且可具有介于大约85度到95度之间的角度。开槽的且垂直的界面能够提高聚合物层206和管芯202之间的粘合性。
图4A至图4H示出了根据各个可选实施例制造IC结构的中间阶段的截面图。在图4A中,提供多个管芯202(标记为202A和202B)于晶圆201中。管芯202包括接触焊盘204,其可由金属材料形成(因此,下文称接触焊盘204为金属焊盘204),且可用于连接管芯202中的多个器件(未示出)。管芯202可与图1和图2A至图2I中的管芯102大致相似。可选地,管芯202还可包括具有连接至金属焊盘204的金属柱(未示出)的顶聚合物层。虽然图4A示出了晶圆201,但是也可将各个实施例应用于单个管芯。
在图4B中,在管芯202的顶面上方形成牺牲膜层214。牺牲膜层214可与牺牲膜层122大致相似。也就是说,例如,牺牲膜层214可以是使用旋涂技术形成的聚合物或聚酰亚胺基光刻胶。可选地,牺牲膜层214可以是使用粘着层(如,UV或热激活隔离膜)接合到管芯202的诸如PET基础膜的层压膜。
在图4C中,可将管芯202分割。例如,图4C示出了与管芯202B分隔开的管芯202A。此外,可选择性地在管芯202的底面下方形成管芯粘着膜(DAF)216。
在图4D中,使用粘着层220(如,光热转换释放层(LTHC),胶层等)可将管芯202A和202B的底面附接到载具218。此外,聚合物层222可形成在载具218上方,使得管芯202可适当地与载具218对准。
在图4E中,模塑料210可用于填充管芯202之间的间隙。模塑料210可以是任何合适的材料,诸如环氧树脂、模制底部填充材料等。形成模塑料210的合适方法可包括压缩模制、转移模制、液体封装模制等。例如,模塑料210可以液体形式分布在管芯202之间。然后,进行固化工艺以凝固模塑料210。填充的模塑料210可溢出管芯202,使得模塑料210覆盖管芯202的顶面。
在图4F中,可使用研磨工艺(如,CMP或回蚀刻技术)去除模塑料210的多余部分,使得模塑料210的顶面与牺牲膜层213的顶面齐平。研磨也可去除部分牺牲膜层214以获得期望的厚度。在模塑料210的研磨期间,牺牲膜层214用作管芯202的保护层。
在图4G中,去除牺牲膜层214,露出金属焊盘204。去除牺牲膜层214的方法取决于它的组成。例如,如果牺牲膜层214是涂覆层,诸如光刻胶,那么通过选择合适的蚀刻化学制品(如KOH)使用湿蚀刻技术选择性地去除牺牲膜层214。如果牺牲膜层214是层压层,诸如在粘着层上方的基础膜,那么可通过释放粘着层来去除牺牲膜层214。例如,可通过将粘着层暴露于诸如热气、热板、红外线灯、UV光等合适的环境中来实现。
如图4G所示,从模塑料210的顶面对管芯202的顶面进行开槽,开槽距离为D。距离D可大于大约0.1μm或甚至大于大约1μm。距离D的尺寸取决于牺牲膜层214的组成。例如,如果牺牲膜层214是涂覆层,距离D可小于大约20μm。在可选实例中,如果牺牲膜层214是层压层,距离D可小于大约120μm。此外,在管芯202上方的模塑料210的边缘的形状可以是基本垂直的。也就是说,邻近管芯202且位于管芯202上方的模塑料210的侧壁可以是倾斜的,倾斜角度介于大约85度到95度之间。
在图4H中,聚合物层206和RDL208可形成在模塑料210上方,以直接电连接至金属焊盘204。聚合物层206和RDL208可分别与聚合物层108和RDL110大致相似(参见图2F)。虽然在每个管芯202的上方仅示出一个RDL208,但是在可选实施例中,多个RDL可形成在RDL208上方且互连至RDL208。然后,在RDL208上方可形成导电凸块,诸如接合球(未示出),且管芯202可以被分割。
根据一个实施例,一种集成电路封装的方法包括在管芯的顶面上方形成牺牲膜层,该管芯在顶面具有接触焊盘。将管芯接合至载具,在管芯和牺牲膜层上方形成模塑料。模塑料沿着管芯的侧壁延伸。牺牲膜层露出。通过去除牺牲膜层的至少一部分露出接触焊盘。在管芯的上方形成第一聚合物层,重分布层(RDL)形成在管芯上方且电连接至接触焊盘。
根据另一个实施例,集成电路结构包括具有衬底的管芯、位于衬底上方的互连结构和位于互连结构上方的接触焊盘。模塑料围绕管芯的侧壁。模塑料的顶面高于管芯的顶面。IC结构还包括位于管芯上方的重分布层(RDL)。RDL包括直接连接至接触焊盘的连续通孔结构。连续通孔结构由导电材料形成。
根据又一个实施例,一种集成电路(IC)结构包括具有接触焊盘的管芯和围绕管芯的侧壁的模塑料。管芯的顶面低于模塑料的顶面。IC结构还包括位于管芯上方的重分布层(RDL)。RDL包括连接至金属焊盘的通孔,并且,通孔具有高于模塑料的上部和低于模塑料的顶面延伸的下部。
尽管已经详细地描述了本发明及其优势,但应该理解,可以在不背离所附权利要求限定的本发明的精神和范围的情况下,在此可作出各种改变,替换和更改。
而且,本申请的范围并不旨在限于本说明书中描述的工艺、机器、制造、物质组成、装置、方法和步骤的特定实施例。作为本领域普通技术人员将从本发明中轻易地理解,根据本发明,现有的或今后开发的用于执行与在此所述的相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造、物质组成、装置、方法或步骤可以被使用。因此,所附权利要求旨在包括它们范围内的这些工艺、机器、制造、物质组成、装置、方法或步骤。
Claims (10)
1.一种集成电路封装的方法,包括:
在管芯的顶面上方形成牺牲膜层,所述管芯在所述顶面具有接触焊盘;
将所述管芯接合到载具;
在所述管芯和所述牺牲膜层上方形成模塑料,所述模塑料沿所述管芯的侧壁延伸;
露出所述牺牲膜层;
通过去除所述牺牲膜层的至少一部分露出所述接触焊盘;
在所述管芯上方形成第一聚合物层;以及
在所述管芯上方形成重分布层(RDL),所述RDL电连接至所述接触焊盘。
2.根据权利要求1所述的方法,进一步包括:
在形成所述牺牲膜层之前,在所述管芯上方形成第二聚合物层;
图案化所述第二聚合物层,以产生露出部分所述接触焊盘的第一开口,其中,形成所述牺牲膜层包括用牺牲膜层材料填充所述第一开口;
去除所述牺牲膜的上部,以露出所述第二聚合物层的上表面;以及
在形成所述RDL之前,图案化所述第一聚合物层和所述第二聚合物层,以形成露出部分所述接触焊盘的第二开口,其中,形成所述RDL包括用金属材料填充所述第二开口,以电连接至所述接触焊盘。
3.根据权利要求2所述的方法,其中,露出所述牺牲膜层包括研磨所述第二聚合物层的上部。
4.根据权利要求1所述的方法,进一步包括:在所述管芯和所述第一聚合物层之间形成第三聚合物层,其中,所述第三聚合物层包括将所述RDL电连接至所述接触焊盘的导电柱。
5.一种集成电路(IC)结构,包括:
管芯,包括:
衬底;
位于所述衬底上方的互连结构;和
位于所述互连结构上方的接触焊盘;
模塑料,围绕所述管芯的侧壁,所述模塑料的顶面高于所述管芯的顶面;以及
重分布层(RDL),位于所述管芯上方,所述RDL包括直接连接至所述接触焊盘的连续通孔结构,其中,所述连续通孔结构由导电材料形成。
6.根据权利要求5所述的IC,进一步包括:位于所述管芯上方的第一聚合物层和第二聚合物层,其中,所述第一聚合物层的顶面与所述模塑料的顶面齐平,所述第二聚合物层的顶面高于所述管芯的顶面,并且所述连续通孔延伸穿过所述第一聚合物层和所述第二聚合物层。
7.根据权利要求5所述的IC,其中,所述连续通孔结构的侧壁具有介于约30度至约88.5度之间的角度。
8.一种集成电路(IC)结构,包括:
管芯,包括接触焊盘;
模塑料,围绕所述管芯的侧壁,其中,所述管芯的顶面低于所述模塑料的顶面;以及
重分布层(RDL),位于所述管芯上方,所述RDL包括连接至所述接触焊盘的通孔,并且所述通孔具有高于所述模塑料的顶面的上部和低于所述模塑料的顶面延伸的下部。
9.根据权利要求8所述的IC结构,其中,从所述模塑料的顶面到所述管芯的顶面的距离大于约0.1微米。
10.根据权利要求8所述的IC结构,其中,从所述模塑料的顶面到所述管芯的顶面的距离大于约1微米。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109390465A (zh) * | 2017-08-02 | 2019-02-26 | 台湾积体电路制造股份有限公司 | 集成电路和形成集成电路的方法 |
CN109860065A (zh) * | 2019-02-14 | 2019-06-07 | 南通通富微电子有限公司 | 一种扇出型封装方法 |
CN109920765A (zh) * | 2019-02-14 | 2019-06-21 | 南通通富微电子有限公司 | 一种扇出型封装器件 |
US11393793B2 (en) | 2020-01-02 | 2022-07-19 | Samsung Electronics Co., Ltd. | Thin semiconductor package |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101584033A (zh) * | 2006-12-20 | 2009-11-18 | 泰塞拉公司 | 具有柔顺性的微电子组件及其方法 |
US20100244240A1 (en) * | 2009-03-24 | 2010-09-30 | Christopher James Kapusta | Stackable electronic package and method of making same |
CN102347251A (zh) * | 2010-07-30 | 2012-02-08 | 台湾积体电路制造股份有限公司 | 嵌入式晶圆级接合方法 |
CN102468189A (zh) * | 2010-11-15 | 2012-05-23 | 联合科技(股份有限)公司 | 半导体封装以及封装半导体器件的方法 |
CN102754196A (zh) * | 2010-02-16 | 2012-10-24 | 赛普拉斯半导体公司 | 利用传输电介质的板化封装 |
-
2013
- 2013-10-09 CN CN201310467504.XA patent/CN104051287B/zh active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101584033A (zh) * | 2006-12-20 | 2009-11-18 | 泰塞拉公司 | 具有柔顺性的微电子组件及其方法 |
US20100244240A1 (en) * | 2009-03-24 | 2010-09-30 | Christopher James Kapusta | Stackable electronic package and method of making same |
CN102754196A (zh) * | 2010-02-16 | 2012-10-24 | 赛普拉斯半导体公司 | 利用传输电介质的板化封装 |
CN102347251A (zh) * | 2010-07-30 | 2012-02-08 | 台湾积体电路制造股份有限公司 | 嵌入式晶圆级接合方法 |
CN102468189A (zh) * | 2010-11-15 | 2012-05-23 | 联合科技(股份有限)公司 | 半导体封装以及封装半导体器件的方法 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109390465A (zh) * | 2017-08-02 | 2019-02-26 | 台湾积体电路制造股份有限公司 | 集成电路和形成集成电路的方法 |
US11315861B2 (en) | 2017-08-02 | 2022-04-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming a homogeneous bottom electrode via (BEVA) top surface for memory |
CN109860065A (zh) * | 2019-02-14 | 2019-06-07 | 南通通富微电子有限公司 | 一种扇出型封装方法 |
CN109920765A (zh) * | 2019-02-14 | 2019-06-21 | 南通通富微电子有限公司 | 一种扇出型封装器件 |
US11393793B2 (en) | 2020-01-02 | 2022-07-19 | Samsung Electronics Co., Ltd. | Thin semiconductor package |
US11887971B2 (en) | 2020-01-02 | 2024-01-30 | Samsung Electronics Co., Ltd. | Thin semiconductor package |
Also Published As
Publication number | Publication date |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant |