TWM610828U - 半導體元件封裝結構 - Google Patents

Abstract

本創作公開一種半導體元件封裝結構。在半導體元件封裝結構包括半導體元件、模封層以及導電導熱層。半導體元件具有一主動面、與主動面相對的一底面以及連接於所述主動面與底面之間的一側表面。半導體元件包括至少一接墊，其設置於主動面。模封層包覆半導體元件的側表面，而裸露出半導體元件的底面。模封層具有兩相對的第一表面與第二表面，第二表面與半導體元件的底面共平面。導電導熱層設置在所述半導體元件的底面與模封層的第二表面。

Description

半導體元件封裝結構

本創作涉及一種半導體元件封裝結構，特別是涉及一種半導體元件封裝結構。

在現有的封裝技術中，通常會通過打線接合(wire bonding)技術或者表面黏著技術(surface-mount technology)，使晶片設置在引線框架(lead frame)或者封裝基板上，再利用塑封料(molding compound)將晶片與引線框架或者封裝基板共同封裝，而形成電子元件封裝結構，其例如是方形扁平無引腳封裝(Quad Flat None-lead Package，QFN)結構或者是雙側扁平無引腳封裝(Dual Flat No-Lead Package，DFN)結構。然而，具有引線框架或者是封裝基板的電子封裝結構的體積難以再進一步縮減。

為了進一步縮減電子元件封裝結構的體積，晶圓級晶片尺寸封裝 (Wafer Level Chip Scale Package, WLCSP)製程以及扇出晶圓級封裝(Fan-Out WLP)製程成為在封裝晶片時經常採用的技術手段。在進行晶圓級晶片尺寸封裝製程或者是扇出晶圓級封裝製程中，為了盡可能減少晶片封裝後的體積，會先將整個晶圓薄化，再對薄化後的晶圓進行切割。在形成多個分離的晶片之後，再一次對多個晶片進行封裝。

在中華民國專利公告號I683415的專利案所提供的晶片封裝體的製造方法中，先切割晶圓上表面形成多個凹槽，再於凹槽內形成圖案化光阻層，之後再由晶圓下表面進行薄化。之後，於晶圓下表面形成絕緣層之後，再沿著各凹槽切割圖案化光阻層與絕緣層，已形成多個晶片封裝體。

然而，利用上述製程來製作晶片封裝體時，受限於切割工具的寬度，凹槽的寬度需要大於切割工具的寬度，才能避免在切割圖案化光阻層與絕緣層時損害到晶片。另外，晶圓的切割道的寬度必須要比凹槽的寬度更寬，才能避免在形成凹槽時，損壞到晶片。也就是說，利用上述製程來封裝晶片，晶圓的切割道寬度將受限於後續的製程而無法被縮減。如此，晶圓的一部分區域將被預留做為切割道而無法用於製作元件，導致一片晶圓所能製造出的晶片數量降低，也不利於降低製程成本。

另外，晶圓的厚度越薄，越容易翹曲或者破裂。特別是要將晶圓減薄至100μm以下時，不僅晶圓的厚度更難精準控制，且晶圓也因為變薄而更容易翹曲，導致破片率增加，從而提高製程難度與成本。也就是說，由於薄化晶圓時的製程條件限制，造成晶片很難再進一步減薄，也限制電子封裝結構的體積進一步被縮小的可能性。

本創作所要解決的技術問題在於，針對現有技術的不足提供一種半導體元件封裝結構，可在半導體元件的底面與側表面形成保護，並可縮減半導體元件封裝結構的體積。

了解決上述的技術問題，本創作所採用的其中一技術方案是提供一種半導體元件封裝結構。在半導體元件封裝結構包括半導體元件、模封層以及導電導熱層。半導體元件具有一主動面、與主動面相對的一底面以及連接於所述主動面與底面之間的一側表面。半導體元件包括至少一接墊，其設置於主動面。模封層包覆半導體元件的側表面，而裸露出半導體元件的底面。模封層具有兩相對的第一表面與第二表面，第二表面與半導體元件的底面共平面。導電導熱層設置在所述半導體元件的底面與模封層的第二表面。

為了解決上述的技術問題，本創作所採用的另外一技術方案是提供一種半導體元件封裝結構。在半導體元件封裝結構包括半導體元件以及模封層。半導體元件具有一主動面、與主動面相對的一底面以及連接於所述主動面與底面之間的一側表面。半導體元件包括至少一接墊，其設置於主動面。模封層包覆半導體元件的側表面以及底面。模封層的厚度是介於10至50μm，並具有兩相對的第一表面與第二表面。

本創作的其中一有益效果在於，本創作所提供的捲繞型固態電解電容器封裝結構及其製作方法，其能通過“模封層包覆半導體元件的側表面，而裸露出半導體元件的底面，模封層具有兩相對的第一表面與第二表面，第二表面與半導體元件的底面共平面，且導電導熱層設置在所述半導體元件的底面與模封層的第二表面”或者“模封層包覆半導體元件的側表面以及底面，其中，模封層的厚度是介於10至50μm”的技術方案，以縮減半導體元件封裝結構的體積，又可對半導體元件提供較好的保護，並提高製程良率。

為使能更進一步瞭解本創作的特徵及技術內容，請參閱以下有關本創作的詳細說明與圖式，然而所提供的圖式僅用於提供參考與說明，並非用來對本創作加以限制。

以下是通過特定的具體實施例來說明本創作所公開有關“半導體元件封裝結構”的實施方式，本領域技術人員可由本說明書所公開的內容瞭解本創作的優點與效果。本創作可通過其他不同的具體實施例加以施行或應用，本說明書中的各項細節也可基於不同觀點與應用，在不背離本創作的構思下進行各種修改與變更。另外，本創作的附圖僅為簡單示意說明，並非依實際尺寸的描繪，事先聲明。以下的實施方式將進一步詳細說明本創作的相關技術內容，但所公開的內容並非用以限制本創作的保護範圍。另外，本文中所使用的術語“或”，應視實際情況可能包括相關聯的列出項目中的任一個或者多個的組合。

[第一實施例]

參閱圖1，其顯示本創作實施例的半導體元件封裝結構的製造方法的流程圖。本創作實施例的半導體元件封裝結構的製造方法可用以封裝不同種類的晶片，如：功率晶片或二極體晶片。

如圖1所示，在步驟S100中，提供一晶圓，其中，晶圓定義出多個半導體元件以及相互交錯的多個切割區，其中，每一半導體元件包括設置在主動面上的至少一接墊。請配合參照圖2及圖3，圖2為本創作實施例的晶片封裝元件的製造方法在步驟S100的示意圖，圖3為圖2沿線III-III的局部剖面示意圖。

在本創作實施例中，晶圓1已經完成元件製作的製程，且在晶圓1的上表面1a定義出多個半導體元件10以及相互交錯的多個切割區11。構成晶圓1的材料通常為矽，但也可以是其他半導體材料，例如砷化鎵或氮化鎵。

詳細而言，多個切割區11包括沿著不同方向延伸的多個切割區11，且多個切割區11相互交錯。多個半導體元件10以陣列方式排列。位於同一列(也就是沿著第一方向D1排列)中的任兩相鄰的半導體元件10，或者位於同一行(也就是沿著第二方向D2排列)中的任兩相鄰的半導體元件10，都是通過切割區11而相互分隔。

另外，在本實施例中，切割區11(在第一方向D1或第二方向D2)的寬度w1約介於40μm至100μm。在本實施例中，切割區11具有較小的寬度w1，而允許晶圓1具有更多的半導體元件10。

如圖3所示，在本創作實施例中，每一個半導體元件10具有一主動面10a、與主動面10a相反的底面10b以及連接於主動面10a與底面10b之間的側表面10c。另外，每一個半導體元件10具有設置在主動面10a上的至少一接墊100(圖2中繪示兩個為例)。值得一提的是，可以在晶圓階段，也就是晶圓未被切割之前，就預先形成半導體元件10的重分佈線路結構。

重分佈線路結構可包括圖案化介電層(圖未示)以及至少一接墊100。圖案化介電層可覆蓋半導體元件10的主動面10a並具有至少一開口。至少一接墊100被形成於開口內，以電性連接於半導體元件10的端點。

在一實施例中，接墊100的材料例如是鈦、銅、銀、鎳、錫、金或其任意組合，但本創作並不限於前述舉例。另外，在一實施例中，每一接墊100的厚度約5μm至100μm。須說明的是，在晶圓被切割之前，可以先將晶圓的厚度減薄至100μm至250μm。因此，本創作實施例的半導體元件10的厚度也是大約100μm至250μm。

在本實施例中，以多個半導體元件10的其中一部分為例來說明本創作實施例的半導體元件封裝結構的製造方法。請再參照圖1，在步驟S110中，將晶圓設置在暫時性黏著層上，並沿著多個切割區切割晶圓，以形成多個彼此分離的半導體元件。在步驟S120中，擴張多個半導體元件之間的間距。

請配合參照圖4，其為本創作實施例的半導體元件封裝結構的製造方法在步驟S120。需先說明的是，在一實施例中，在將晶圓1放置在暫時性黏著層P11上時，是以晶圓1的底面朝向暫時性黏著層P11設置。據此，在對晶圓1切割之後，如圖4所示，每一半導體元件10的主動面10a朝上，而以底面10b黏著於暫時性黏著層P11上。

另外，須在對晶圓1進行切割時，由於切割寬度的限制，並不會將整個切割區11都移除。因此，在切割晶圓1之後，任兩相鄰的半導體元件10之間的間距d1實質上會小於切割區11的寬度w1。進一步而言，任兩相鄰的半導體元件10之間的間距d1約介於40μm至80μm。

如圖4所示，在對晶圓切割而形成多個分離的半導體元件10之後，通過對暫時性黏著層P11施加水平方向(也就是沿著圖2中的第一方向D1與第二方向D2)的拉力，以擴張多個半導體元件10之間的間距d1。在一實施例中，在擴張後，任兩個半導體元件10之間的間距d1’約100μm至200μm。

在另一實施例中，在對晶圓1進行切割前，晶圓1也可以下表面1b朝上而設置在暫時性黏著層P11上。因此，請參照圖5，當多個半導體元件10被設置在暫時性黏著層P11上時，是以主動面10a朝向暫時性黏著層P11設置。之後，執行擴張步驟，以增加兩相鄰的半導體元件10之間的間距d1。

請再參照圖1，在步驟S130中，將擴張後的多個半導體元件全部設置在承載板上。請參照圖6，其為本創作實施例的半導體元件封裝結構的製造方法在步驟S130的示意圖。如圖6所示，每一半導體元件10的主動面10a朝向承載板P1。值得注意的是，在本創作實施例中，在擴張多個半導體元件10的間距d1’之後，並未特別進行挑選半導體元件10的步驟，而是將半導體元件10全部轉移設置在承載板P1上。

請參照圖6，多個半導體元件10被設置在承載板P1上。在一實施例中，在本實施例中，承載板P1具有一底板P10以及另一暫時性黏著層P11，且底板P10的材料例如是矽晶圓、玻璃、陶瓷、高分子或者金屬，本創作並不限制。

若進行擴張時，多個半導體元件10是以主動面10a朝上而設置在暫時性黏著層P11上，可在執行擴張後，先將具有另一暫時性黏著層P11的承載板P1面向多個半導體元件10的主動面10a設置，以使多個半導體元件10的主動面10a貼合於承載板P1的暫時性黏著層P11。

之後，再將原本黏著於多個半導體元件10底面10b的暫時性黏著層P11解黏。解黏的方式可依據暫時性黏著層P11的材料而選擇利用加熱、照射紫外光或者是雷射光等方式，來去除暫時性黏著層P11的黏性。舉例而言，暫時性黏著層為UV解黏膠層，則可通過照射紫外光，可降低暫時性黏著層的黏著力，但本創作並不以此為限。據此，當多個半導體元件10設置在承載板P1上時，是以主動面10a朝向承載板P1而設置。

在另一實施例中，如進行擴張時，是如圖5所示，多個半導體元件10是以主動面10a朝向暫時性黏著層P11設置，可在進行擴張之後，將暫時性黏著層P11連同黏著於其上的多個半導體元件10直接設置在底板P10上。

請再參照圖1，在步驟S140中，形成模封材料覆蓋多個半導體元件，以形成一初始封裝體。請配合參照圖7，圖7為本創作實施例的半導體元件封裝結構的製造方法在步驟S140的示意圖。模封材料2填入多個半導體元件10之間，以連接多個半導體元件10。模封材料2與多個半導體元件10共同形成初始封裝體M1。模封材料2例如是高分子材料或是複合材料，其中高分子材料例如：聚醯亞胺(Polyimide, PI)、苯丙環丁烯(Benzocyclobutene, BCB)、環氧樹脂或矽膠等，而複合材料例如是玻璃纖維強化熱固性塑膠、團狀模壓材料等具有黏著性的絕緣材料或介電材料。可以利用模壓成型或是注塑成型(injection molding)製程形成模封材料2。

在本實施例中，模封材料2覆蓋每一個半導體元件10的底面10b，但並未覆蓋每一半導體元件10的主動面10a。也就是說，模封材料2包覆每一半導體元件10的側表面10c以及底面10b。

如圖7所示，初始封裝體M1具有一第一側與一第二側，每一半導體元件10的主動面10a與底面10b分別對應於第一側與第二側。如圖5所示，每一半導體元件10的主動面10a是對應於初始封裝體M1的第一側，且初始封裝體M1是以第一側接觸承載板P1的暫時性黏著層P11。進一步而言，模封材料2具有第一表面2a以及與第一表面2a相對的第二表面2b。在本實施例中，模封材料2的第一表面2a與半導體元件10的主動面10a會共同接觸承載板P1的暫時性黏著層P11。

請參照圖1，在步驟S150中，分離初始封裝體與承載板。在步驟S160中，對初始封裝體執行一切割步驟，以形成多個半導體元件封裝結構。請配合參照圖8，圖8為本創作實施例的半導體元件封裝結構的製造方法在步驟S160的示意圖。分離初始封裝體M1與承載板P1。詳細而言，當暫時黏著層P11為UV解黏膠層時，可以先利用紫外光(UV光)照射可剝離黏著層，降低可剝離黏著層P11與初始封裝體M1之間的黏著力，進而使初始封裝體M1可由承載板P1的可剝離黏著層P11脫離。

如圖8所示，在將承載板P1與初始封裝體M1分離之後，對初始封裝體M1執行一切割步驟L1，以形成多個半導體元件封裝結構m1。請參照圖9，圖9為本創作第一實施例的半導體元件封裝結構的剖面示意圖。本實施例的半導體元件封裝結構m1包括半導體元件10以及模封層2A。

如前所述，半導體元件10具有主動面10a、與主動面10a相對的底面10b以及連接於主動面10a與底面10b之間的側表面10c。半導體元件10例如是功率晶片或者是其他種類的晶片，本創作並不限制。半導體元件10並具有位於主動面10a上的至少一接墊100。

在切割初始封裝體M1之後，包覆每一半導體元件10周圍的模封材料2形成圖9的模封層2A。據此，模封層2A包覆半導體元件10的側表面10c以及底面10b，而可對半導體元件10提供保護。在本實施例中，模封層2A的厚度T1是介於10至50μm。另外，模封層2A具有兩相對的一第一表面2a與一第二表面2b。如圖7所示，半導體元件10的主動面10a以及接墊100都會裸露於模封層2A的第一表面2a。在本實施例中，半導體元件10的主動面10a會與模封層2A的第一表面2a切齊。另外，接墊100的厚度約5μm至100μm，並凸出於主動面10a，因此，接墊100的頂面會高於模封層2A的第一表面2a。

請參照圖10，顯示本創作另一實施例的半導體封裝元件製造方法的流程圖。本實施例的製造方法與圖1所示的製造方法相同的步驟不再贅述。本實施例中，在分離初始封裝體與承載板之後，還進一步執行步驟S170。在步驟S170中，由初始封裝體的第二側執行一薄化步驟，以使每一半導體元件裸露於初始封裝體的所述第二側。

請參照圖11，顯示本創作另一實施例的半導體元件封裝結構在步驟S170中的示意圖。詳細而言，在對初始封裝體M1執行薄化步驟時，是由模封材料2的第二表面2b朝向第一表面2a來薄化初始封裝體M1，以去除模封材料2的一部分並薄化每一半導體元件10。如此，半導體元件10具有更薄的厚度t2。在一實施例中，初始封裝體M1的厚度可被減薄至25μm至75μm。也就是說，在初始封裝體M1中的每一半導體元件10的厚度t2也被薄化至25μm至75μm。另外，在薄化後的初始封裝體M1中，每一半導體元件10的底面10b’會裸露於模封材料2’的第二表面2b’，且會與模封層2’的第二表面2b’切齊。

須說明的是，由於半導體元件10是被包覆在模封材料2內，因此在薄化初始封裝體M1時，模封材料2可對半導體元件10提供保護，避免半導體元件10在薄化時被損壞。也就是說，本創作實施例所提供的方法不僅可以使半導體元件10的厚度更薄，並且可降低半導體元件10的破片率。

請參照圖12，在執行步驟S170之後，可以直接執行步驟S160，以形成多個半導體元件封裝結構。進一步而言，請參照圖11與圖12，在對圖11的初始封裝體M1執行切割步驟L1之後，可形成如圖12所示的半導體元件封裝結構m2。

本實施例的半導體元件封裝結構m2中，模封層2B只包覆半導體元件10的側表面10c，並未覆蓋半導體元件10的主動面10a以及底面10b’。換言之，半導體元件10的主動面10a會裸露於模封層2B的第一表面2a，且模封層2B的第一表面2a會與半導體元件10的主動面10a切齊。另外，半導體元件10的底面10b’會裸露於模封層2B的第二表面2b’。

須說明的是，相較於前一實施例，利用本創作實施例的製造方法所製造的半導體元件封裝結構m2的總厚度可以更薄。具體而言，半導體元件封裝結構m2的總厚度可介於25μm至75μm。

請再參照圖10，在執行步驟S170之後，本實施例的製造方法還可執行步驟S180。在步驟S180中，在初始封裝體的第二側形成一導電導熱層，其中，導電導熱層直接接觸每一半導體元件的底面。

請參照圖13，其為本創作第三實施例的半導體元件封裝結構的製造方法在步驟S170的示意圖。圖13可接續步驟S170，也就是在減薄初始封裝體M1之後，形成導電導熱層3於初始封裝體M1的第二側。進一步而言，導電導熱層3會形成在模封材料2’的第二表面2b’，以及每一半導體元件10的底面10b’。

導電導熱層3的材料例如是鈦、銅、銀、鎳、錫、金或其任意組合。此外，每一導電導熱層3可以具有疊層結構，如：鈦/銅、鈦/鎳/銀、鈦/銅/鎳/錫或者鈦/銅/鎳/金的疊層結構。導電導熱層3的厚度大約是1μm至5μm。之後，如圖11所示，對初始封裝體M1以及導電導熱層3執行切割步驟L1。

請參照圖14，圖14為本創作第三實施例的半導體元件封裝結構的剖面示意圖。相較於圖10的半導體元件封裝結構m2，本實施例的半導體元件封裝結構m3還進一步包括導電導熱層3，且導電導熱層3是設置在半導體元件10的底面10b’與模封層2B的第二表面2b’。導電導熱層3可對半導體元件10提供保護，並可用於對半導體元件10散熱。

須說明的是，在圖14的實施例中，半導體元件10的導電接面是位於半導體元件10的主動面10a。然而，在其他實施例中，半導體元件10的導電接面也可能位於其底面10b。據此，半導體元件10的導電接面的數量以及位置是根據半導體元件10的種類而決定，本創作並不限制。據此，當半導體元件10的底部具有用以電性連接外部的導電接面時，導電導熱層3可做為焊墊，以使半導體元件10可電性連接於另一電子裝置或者電路板。

另外，本實施例的半導體元件封裝結構m3中，半導體元件10的厚度是介於25至75μm，而導電導熱層3的厚度約1μm至5μm，因此半導體元件封裝結構m3的總厚度可小於100μm。相較於圖7的實施例，半導體元件封裝結構m2,m3的總厚度可以更薄。具體而言，半導體元件封裝結構m2, m3的總厚度可介於25 μm至100 μm。

另外，須說明的是，形成模封材料2的步驟也可以在將多個半導體元件10設置在承載板P1上之前執行。請參照圖15，其為本創作另一實施例的半導體元件封裝結構的製造方法流程圖。

本實施例的步驟S200至步驟S220分別與圖10的步驟S100至S120相同，在此並不贅述。在步驟S230中，形成模封材料覆蓋多個半導體元件，以形成初始封裝體，並將多個半導體元件全部設置在承載板上。請配合參照圖16以及圖17，其顯示圖15的半導體元件封裝結構的製造方法在步驟S230的示意圖。

如圖16所示，在本實施例中，將多個半導體元件10夾設在一第一片狀模封材21與一第二片狀模封材22之間，且第一片狀模封材21、第二片狀模封材22與任兩個半導體元件10之間共同定義出一空隙H1。

進一步而言，在切割晶圓而形成多個彼此分離的半導體元件10之後，可先將多個半導體元件10設置在如圖4或者圖5所示的暫時性黏著層P11上，再設置第一片狀模封材21。由於第一片狀模封材21也具有黏著性，而可固定多個半導體元件10，因此在設置第一片狀模封材21之後，可先移除暫時性黏著層P11，再設置第二片狀模封材22，以使多個半導體元件10被夾設在第一片狀模封材21與第二片狀模封材22之間。

請參照圖16，由半導體元件10的兩相反側，壓合第一片狀模封材21與第二片狀模封材22，以形成填入空隙H1並完全包覆每一半導體元件10的模封材料2。在本實施例中，先將第二片狀模封材22、多個半導體元件10以及第一片狀模封材21一併設置在承載板P1上，再進行壓合。

請參照圖17，通過上述步驟，多個半導體元件10會埋入模封材料2內，而可形成初始封裝體M2。如圖17所示，在本實施例中，模封材料2覆蓋每一個半導體元件10的底面10b與主動面10a。初始封裝體M2具有第一側與第二側，且位於模封材料2內的每一半導體元件10的主動面10a與底面10b會分別朝向第一側與第二側。在本實施例中，模封材料2的第一表面2a即位於初始封裝體M2的第一側，而模封材料2的第二表面2b是位於初始封裝體M2的第二側。

請再參照圖15，在步驟S240中，分離初始封裝體與承載板；在步驟S250中，由初始封裝體的第一側執行薄化步驟。請配合參照圖18，在本實施例中，由初始封裝體M2的第一側對初始封裝體M2執行薄化步驟，以裸露每一半導體元件10的接墊100。也就是說，一部分覆蓋在半導體元件10的接墊100上的模封材料2會被去除。請參照圖19，對初始封裝體M2執行薄化步驟之後，模封材料2’的第一表面2a’會與半導體元件10的接墊100的表面齊平。須說明的是，在對初始封裝體M2薄化時，一部分接墊100也可能會一併被移除。

請再參照圖15，在一實施例中，在執行步驟S250之後，可以直接執行步驟S280。如圖19所示，對初始封裝體M2執行切割步驟L1之後，可形成多個半導體元件封裝結構。

請參照圖20，為本創作第四實施例的半導體元件封裝結構的剖面示意圖。半導體元件封裝結構m4包括半導體元件10以及模封層2C。在本實施例中，模封層2C包覆半導體元件10的主動面10a、側表面10c以及底面10b，但裸露出半導體元件10的接墊100。在一實施例中，模封層2C的厚度是介於10至50μm。據此，在本實施例的半導體元件封裝結構m4中，半導體元件10的所有表面(包括主動面10a、側表面10c以及底面10b)都會被模封層2C包覆，而被較完整的保護。

另外，模封層2C具有兩相對的第一表面2a’與第二表面2b。第一表面2a’與半導體元件10的主動面10a之間形成一高度差h1，且高度差h1介於10μm至80μm。如圖18所示，第一表面2a’會與接墊100的表面切齊。

請再參照圖15，在執行步驟S250之後，本創作實施例的製造方法可進一步執行步驟S260以及步驟S270，再執行步驟S280。進一步而言，在步驟S260中，由初始封裝體的第二側執行一薄化步驟，以使每一半導體元件裸露於初始封裝體的所述第二側。在步驟S270中，形成一導電導熱層於初始封裝體的第二側，其中，導電導熱層覆蓋並接觸每一半導體元件的底面。

請配合參照圖21，其顯示本創作實施例的半導體元件封裝結構的製造方法在步驟S260的示意圖。須說明的是，圖21的步驟可接續步驟S250(可參考圖18)。也就是說，在由初始封裝體M2的第一側對初始封裝體M2執行薄化步驟之後，再由初始封裝體M2的第二側對初始封裝體M2執行另一薄化步驟，以裸露每一半導體元件10的底面10b’。據此，在本實施例中，初始封裝體M2經過兩階段薄化步驟。在薄化後的初始封裝體M2中，每一半導體元件10的底面10b’會裸露於模封材料2”的第二表面2b’，且會與模封層2”的第二表面2b’切齊。

請參照圖22，圖22為本創作又一實施例的半導體元件封裝結構的製造方法在步驟S270的示意圖。在減薄初始封裝體M2之後，形成導電導熱層3於初始封裝體M1的第二側。進一步而言，導電導熱層3會形成在模封材料2’的第二表面2b’，以及每一半導體元件10的底面10b’。

導電導熱層3的材料例如是鈦、銅、銀、鎳、錫、金或其任意組合。此外，每一導電導熱層3可以具有疊層結構，如：鈦/銅、鈦/鎳/銀、鈦/銅/鎳/錫或者鈦/銅/鎳/金的疊層結構。導電導熱層3的厚度大約是1μm至5μm。之後，如圖20所示，對初始封裝體M1以及導電導熱層3執行切割步驟L1。

請參照圖23，圖23為本創作第五實施例的半導體元件封裝結構的剖面示意圖。本實施例的半導體元件封裝結構m5包括半導體元件10、模封層2”以及導電導熱層3。本實施例的模封層2D包覆半導體元件10的主動面10a以及側表面10c，但並未覆蓋半導體元件10的底面10b’。模封層2D具有第一表面2a’與第二表面2b’。模封層2D的第一表面2a’會與半導體元件10的主動面10a之間形成高度差h1，但是第一表面2a’與接墊100的表面會平齊。

另外，模封層2D的第二表面2b’與半導體元件10的底面10b’切齊。導電導熱層3設置在模封層2D的第二表面2b’與半導體元件10的底面10b’上。進一步而言，在本實施例中，導電導熱層3直接接觸於半導體元件10的底面10b’以及模封層2D的第二表面2b’。導電導熱層3可對半導體元件10提供保護，並可用於對半導體元件10散熱。當半導體元件10的底部具有用以電性連接外部的導電接面時，導電導熱層3可做為焊墊，以使半導體元件10可電性連接於另一電子裝置或者電路板。

另外，本實施例的半導體元件封裝結構m3中，半導體元件10的厚度是介於25至75μm，而導電導熱層3的厚度約1μm至5μm，因此半導體元件封裝結構m3的總厚度可小於100μm。

須說明的是，在另一實施例的製造方法中，步驟S270也可以省略。如圖15所示，在執行步驟S260之後，直接執行步驟S280。利用前述製造方法所形成的半導體元件封裝結構中，並不會具有導電導熱層3，且模封層包覆半導體元件10的主動面10a以及側表面10c，但裸露出半導體元件10的底面10b’。

[實施例的有益效果]

本創作的其中一有益效果在於，本創作所提供的半導體元件封裝結構及其製造方法，其能通過“將晶圓設置在一暫時性黏著層上，並沿著多個切割區切割晶圓，以形成多個彼此分離的半導體元件”、“擴張多個半導體元件之間的間距＂、“將擴張後的多個半導體元件全部設置在承載板上”以及“形成一模封材料覆蓋多個所述半導體元件，以形成一初始封裝體”的技術方案，可以使切割區11的寬度w1被進一步縮減，提升晶圓1中半導體元件10的數量，進而降低製造成本。

進一步而言，在本創作實施例的製造方法中，在切割晶圓1之後，可先擴張多個半導體元件10的間距，再將全部的半導體元件10設置到承載板P1進行模封。如此，切割區11的寬度w1不會受限於後續的模封製程與切割工具寬度限制，而可以被進一步縮減。如此，晶圓1所能用於製作半導體元件10的區域可增加，而增加同一片晶圓1中的半導體元件10的數量，降低製造成本。

另外，本創作實施例所提供的製造方法可形成無基板、無導線架、且無打線的半導體元件封裝結構m1~m5，且模封材料2(2’、2”)也可對半導體元件10提供保護，提升半導體元件封裝結構m1~m5的良率。

另一方面，本實施例並非通過在晶圓階段對晶圓進行薄化，來縮減體積，而是在將晶圓切割成多個半導體元件10，並形成模封材料2(2’、2”)包覆半導體元件10之後，才直接對初始封裝體M1(M2)執行薄化。據此，半導體元件封裝結構m1~m5中的半導體元件10的厚度t1可在薄化初始封裝體M1(M2)的步驟中決定，而不是在薄化晶圓的步驟決定。相較於利用減薄整個晶圓來控制厚度的現有技術手段而言，薄化初始封裝體M1(M2)更能精準地控制半導體元件10的厚度t1、t2或半導體元件封裝結構m1~ m5的總厚度。另外，本創作實施例所採用的技術手段較不容易導致半導體元件10破損，可降低薄化製程難度及成本。

另外，利用本創作實施例所提供的半導體元件封裝結構的製造方法，可以進一步使半導體元件10被薄化至100μm以下，從而使半導體元件封裝結構m1~m5的尺寸可再被縮減。整體而言，相較於現有的封裝技術，利用本創作實施例的製造方法所製造的半導體元件封裝結構m1~m5不具有封裝基板、導線架及打線，因此半導體元件封裝結構m1~m5的總厚度可以更薄，而具有更小的體積。也就是說，半導體元件封裝結構m1~m5的體積極接近於未封裝的晶片尺寸。

以上所公開的內容僅為本創作的優選可行實施例，並非因此侷限本創作的申請專利範圍，所以凡是運用本創作說明書及圖式內容所做的等效技術變化，均包含於本創作的申請專利範圍內。

1:晶圓 1a:上表面 1b:下表面 m1~m5:半導體元件封裝結構 10:半導體元件 10a:主動面 10b、10b’:底面 10c:側表面 100:接墊 11:切割區 w1:切割區寬度 t1、t2:半導體元件厚度 2,2’,2”:模封材料 2A~2D:模封層 2a, 2a’:第一表面 2b, 2b’:第二表面 3:導電導熱層 M1,M2:初始封裝體 P1:承載板 P10:底板 P11:暫時性黏著層 L1:切割步驟 21:第一片狀模封材 22:第二片狀模封材 h1:高度差 T1:厚度 H1:空隙 d1、d1’:間距 D1:第一方向 D2:第二方向

圖1為本創作實施例的半導體元件封裝結構的製造方法的流程圖。

圖2為本創作實施例的半導體元件封裝結構的製造方法在步驟S100之前的示意圖。

圖3為圖2沿線III-III的局部剖面示意圖。

圖4為本創作實施例的半導體元件封裝結構的製造方法在步驟S120的示意圖。

圖5為本創作另一實施例的半導體元件封裝結構的製造方法在步驟S120的示意圖。

圖6為本創作實施例的半導體元件封裝結構的製造方法在步驟S130的示意圖。

圖7為本創作實施例的半導體元件封裝結構的製造方法在步驟S140的示意圖。

圖8為本創作實施例的半導體元件封裝結構的製造方法在步驟S160的示意圖。

圖9為本創作第一實施例的半導體元件封裝結構的剖面示意圖。

圖10為本創作另一實施例的半導體元件封裝結構的製造方法的流程圖。

圖11為本創作實施例的半導體元件封裝結構的製造方法在圖10的步驟S170的示意圖。

圖12為本創作第二實施例的半導體元件封裝結構的剖面示意圖。

圖13為本創作實施例的半導體元件封裝結構的製造方法在圖10的步驟S180的示意圖。

圖14為本創作第三實施例的半導體元件封裝結構的剖面示意圖。

圖15為本創作另一實施例的半導體元件封裝結構的製造方法的流程圖。

圖16為本創作另一實施例的半導體元件封裝結構的製造方法在圖15的步驟S230的示意圖。

圖17為本創作另一實施例的半導體元件封裝結構的製造方法在圖15的步驟S230的示意圖。

圖18為本創作另一實施例的半導體元件封裝結構的製造方法在圖15的步驟S250的示意圖。

圖19為本創作另一實施例的半導體元件封裝結構的製造方法在圖15的步驟S280的示意圖。

圖20為本創作第四實施例的半導體元件封裝結構的剖面示意圖。

圖21為本創作又一實施例的半導體元件封裝結構的製造方法在圖15的步驟S260的示意圖。

圖22為本創作又一實施例的半導體元件封裝結構的製造方法在圖15的步驟S270的示意圖。

圖23為本創作第五實施例的半導體元件封裝結構的剖面示意圖。

m3:半導體元件封裝結構

10:半導體元件

10a:主動面

10b’:底面

10c:側表面

100:接墊

t2:半導體元件厚度

2B:模封層

2a:第一表面

2b’:第二表面

3:導電導熱層

Claims (13)

1. 一種半導體元件封裝結構，其包括： 一半導體元件，其具有一主動面、與所述主動面相對的一底面以及連接於所述主動面與所述底面之間的一側表面，其中，所述半導體元件包括至少一接墊，其設置於所述主動面； 一模封層，其包覆所述半導體元件的所述側表面，而裸露所述半導體元件的所述底面，所述模封層具有兩相對的一第一表面與一第二表面，所述第二表面與所述半導體元件的所述底面共平面；以及 一導電導熱層，其設置在所述半導體元件的所述底面與所述模封層的所述第二表面。
2. 如請求項1所述的半導體元件封裝結構，其中，所述半導體元件封裝結構的總厚度介於25 μm至150μm。
3. 如請求項1所述的半導體元件封裝結構，其中，所述半導體元件的所述主動面與所述模封層的一第一表面切齊。
4. 如請求項1所述的半導體元件封裝結構，其中，至少一所述接墊的厚度是5μm至100μm，所述模封層覆蓋所述主動面，但裸露至少一所述接墊，所述第一表面與所述半導體元件的所述主動面之間的一高度差是介於10μm至80μm，且所述第一表面與至少一所述接墊的表面切齊。
5. 如請求項1所述的半導體元件封裝結構，其中，所述導電導熱層的厚度是介於1μm至5μm，所述半導體元件的厚度是介於25至75μm。
6. 如請求項1所述的半導體元件封裝結構，其中，所述導電導熱層的材料為鈦、銅、銀、鎳、錫、金或其任意組合。
7. 如請求項1所述的半導體元件封裝結構，其中，所述導電導熱層具有鈦/銅、鈦/鎳/銀、鈦/銅/鎳/錫或者鈦/銅/鎳/金的疊層結構。
8. 如請求項1所述的半導體元件封裝結構，其中，所述導電導熱層直接接觸所述半導體元件的所述底面。
9. 一種半導體元件封裝結構，其包括： 一半導體元件，其具有一主動面、與所述主動面相對的一底面以及連接於所述主動面與所述底面之間的一側表面，其中，所述半導體元件包括至少一接墊，其設置於所述主動面；以及 一模封層，其包覆所述半導體元件的所述側表面以及所述底面，其中，所述模封層的厚度是介於10至50μm，並具有兩相對的一第一表面與一第二表面。
10. 如請求項9所述的半導體元件封裝結構，其中，所述半導體元件的所述主動面與所述模封層的一第一表面切齊。
11. 如請求項9所述的半導體元件封裝結構，其中，至少一所述接墊凸出於所述模封層的所述第一表面。
12. 如請求項9所述的半導體元件封裝結構，其中，至少一所述接墊的厚度是5μm至100μm，所述模封層覆蓋所述半導體元件的所述主動面，但裸露至少一所述接墊，所述第一表面與所述半導體元件的所述主動面之間的一高度差是介於10μm至80μm，且所述第一表面與至少一所述接墊的表面切齊。
13. 如請求項9所述的半導體元件封裝結構，其中，所述導電導熱層的厚度是介於1μm至5μm。

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