CN111725080A - 半导体装置封装及其制造方法 - Google Patents

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CN111725080A CN201910378465.3A CN201910378465A CN111725080A CN 111725080 A CN111725080 A CN 111725080A CN 201910378465 A CN201910378465 A CN 201910378465A CN 111725080 A CN111725080 A CN 111725080A
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layer
electronic device
encapsulant
redistribution layer
semiconductor device
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竺明宪
王启宇
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Advanced Semiconductor Engineering Inc
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Advanced Semiconductor Engineering Inc
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Abstract

一种半导体装置封装包含第一电子装置和第二电子装置。所述第一电子装置包含第一再分布层，所述第一再分布层包含电路层。所述第二电子装置安置在所述第一电子装置的所述第一再分布层上。所述第二电子装置包含囊封物和经图案化导电层。所述囊封物具有面向所述第一电子装置的所述第一再分布层的第一表面和与所述第一表面相对的第二表面。所述经图案化导电层安置在所述囊封物的所述第二表面处，并且经配置以电耦合到所述第一电子装置的所述第一再分布层的所述电路层。

Description

半导体装置封装及其制造方法
技术领域
本发明涉及半导体装置封装及其制造方法，并且涉及包含两个或大于两个堆叠模制结构的半导体装置封装及其制造方法。
背景技术
堆叠半导体装置封装可包含两个或大于两个堆叠电子装置。电子装置形成于衬底(例如，晶片)上。可以在制造期间模制电子装置中的每一个，并且因此可在电子装置中的至少一个上执行至少两个模制操作(molding operations)。在两个或大于两个模制操作期间衬底和一或多个上覆层可能遭受由于模制材料的热膨胀系数(coefficient of thermalexpansion,CTE)不匹配造成的弯曲，其可能在高温时发生。弯曲可以引起电子装置之间的不佳对准(poor alignment)。因此，弯曲可以是堆叠半导体装置封装的问题。
发明内容
在一些实施例中，一种半导体装置封装包含第一电子装置和第二电子装置。第一电子装置包含第一再分布层(redistribution layer,RDL)，所述第一再分布层包含电路层。第二电子装置安置在第一电子装置的第一RDL上。第二电子装置包含囊封物和经图案化导电层。囊封物具有面向第一电子装置的第一RDL的第一表面和与第一表面相对的第二表面。经图案化导电层安置在囊封物的第二表面处，并且经配置以电耦合到第一电子装置的第一RDL的电路层。
在一些实施例中，半导体装置封装包含第一电子装置、第二电子装置和中间层。第一电子装置包含RDL，所述RDL包含电路层和覆盖电路层的上部介电层。第二电子装置安置在第一电子装置上。第二电子装置包含囊封物和经图案化导电层。囊封物具有第一表面和与所述第一表面相对的第二表面。经图案化导电层安置在囊封物的第一表面处。中间层安置在第一电子装置的RDL的上部介电层与囊封物的第二表面之间，并且经配置以接合第一电子装置和第二电子装置。
在一些实施例中，用于制造半导体装置封装的方法包含以下操作。形成第一模制结构。第一模制结构包含第一载体、安置在第一载体上的经图案化导电层，以及安置在第一载体上并且囊封经图案化导电层的第一囊封物。形成第二模制结构。第二模制结构包含第二载体、半导体芯片、第二囊封物和RDL。安置半导体芯片在第二载体上。安置第二囊封物在第二载体上并且囊封半导体芯片。安置RDL在第二囊封物上。第一模制结构通过粘合剂层接合到第二模制结构，其中第一囊封物面向RDL。
附图说明
当结合附图阅读时，从以下详细描述容易理解本发明的一些实施例的方面。各种结构可能未按比例绘制，且各种结构的尺寸可出于论述的清楚起见任意增大或减小。
图1是根据本发明的一些实施例的半导体装置封装的截面图。
图1A是根据本发明的一些实施例的图1的第一RDL的上部介电层的俯视图。
图1B是根据本发明的一些实施例的图1的上部介电层和中间层的截面图。
图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I、图2J和图2K说明根据本发明的一些实施例的制造半导体装置封装的操作。
图3是根据本发明的一些实施例的半导体装置封装的截面图。
图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H和图4I说明根据本发明的一些实施例的制造半导体装置封装的操作。
具体实施方式
以下公开内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例来阐释本发明的某些方面。当然，这些只是实例且并不意图为限制性的。举例来说，在以下描述中，第一特征形成于第二特征上方或上可包含其中第一特征和第二特征形成或安置成直接接触的实施例，且也可包含其中额外特征形成或安置在第一特征与第二特征之间使得第一特征和第二特征并不直接接触的实施例。另外，本发明可能在各种实例中重复参考数字和/或字母。此重复是出于简化和清楚的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。
如本文中所使用，在本文中可使用例如“下方”、“低于”、“下部”、“上方”、“上部”、“下部”、“左侧”、“右侧”及类似者的空间相对术语以用于描述如图中所说明的一个元件或特征与另一元件或特征的关系的描述的简易性。除了图中所描绘的定向之外，空间相对术语意图涵盖在使用或操作中的装置的不同定向。装置可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词同样地可相应地进行解释。应理解，当一元件被称为“连接到”或“耦合到”另一元件时，其可直接连接或耦合到所述另一元件，或可存在中间元件。
本发明提供半导体装置封装及其制造方法。半导体装置封装包含两个或大于两个堆叠电子装置。电子装置可以是模制结构，所述模制结构在它们接合之前单独地模制，并且因此模制结构中的每一个可以经受一个模制操作。因此，可以避免使电子装置经受两个或大于两个高温模制操作。因此，可以缓解或避免弯曲问题，并且电子装置可以相应地很好地彼此对齐。
图1是根据本发明的一些实施例的半导体装置封装1的截面图。如图1中所示，半导体装置封装1包含第一电子装置10和堆叠在第一电子装置10上的第二电子装置30。第一电子装置10包含RDL12(也被称作第一RDL)。第一RDL12包含电路层12C和介电层，所述介电层例如安置在电路层12C上的上部介电层12D和安置在电路层12C之下的底部介电层12B。电路层12C可以是单层或多层的，并且电路层12C的材料可包含例如铜的金属、合金或其它合适的导电材料。上部介电层12D和底部介电层12B可各自包含无机介电层或有机介电层。在一些实施例中，上部介电层12D可(但是不必然)基本上完全覆盖电路层12C。
在一些实施例中，第一电子装置10可进一步包含另一RDL14(也被称作第二RDL)、半导体芯片16和囊封物18(encapsulant)(也被称作第二囊封物)。第二RDL14安置在第一RDL12之下并且电连接到第一RDL12。在一些实施例中，第二RDL14的表面粗糙度小于第一RDL12的表面粗糙度(例如，以约0.9或小于0.9的因数、以约0.8或小于0.8的因数，或以约0.7或小于0.7的因数)。第二RDL14包含例如介电层14D和电路层14C，所述电路层14C安置在介电层14D上、邻近于介电层14D或嵌入在介电层14D中且通过介电层14D暴露。第二RDL14可包含多个堆叠电路层14C和介电层14D。电路层14C的材料可包含例如铜的金属、合金，或其它合适的导电材料。介电层14D可包含无机介电层或有机介电层。
半导体芯片16安置在第一RDL12与第二RDL14之间。半导体芯片16包含例如有源芯片、无源芯片或其组合。第二囊封物18安置在第一RDL12与第二RDL14之间，并且第二囊封物18囊封半导体芯片16。在一些实施例中，半导体芯片16可以附接到第一RDL12，或者可以接触第一RDL12，并且半导体芯片16包含面向且电连接到第二RDL14的连接元件16C，例如，导电柱(conductive pillars)、导电突部(conductive studs)或导电凸块(conductivebumps)。第二囊封物18包含例如模制材料(molding compound)，所述模制材料与其它绝缘材料相比可以是较便宜的。举例而言，模制材料可包含例如聚酰亚胺的聚合树脂、环氧树脂或类似者。第二囊封物18可进一步包含例如填充物或颗粒(例如，氧化硅或类似者)。嵌入在第二囊封物18中的填充物或颗粒可以缓解第二囊封物18的弯曲。第二囊封物18可以是基本上不透明的(例如，可阻挡约80％或80％以上的光的传输、约90％或90％以上的光的传输，或约95％或95％以上的光的传输)。不透明的第二囊封物18可阻挡例如紫外光的光，使得可以保护半导体芯片16免受紫外损害(UV damage)。
第一电子装置10可进一步包含导电结构18C，例如，安置在第二囊封物18中的导电柱，并且通过所述导电结构18C电连接第一RDL12和第二RDL14。第一电子装置10可进一步包含通过导电衬垫15(例如，凸块下金属(under bump metallurgies,UBM))电连接到第二RDL14的连接器19(例如，焊料凸块)，并且所述连接器19经配置以用于外部连接。导电衬垫15可以接近于第二RDL14、邻近于第二RDL14或嵌入在第二RDL14中并且通过第二RDL14暴露。
第二电子装置30安置在第一电子装置10的第一RDL12上。第二电子装置30包含囊封物32(也被称作第一囊封物)和经图案化导电层34。第一囊封物32具有面向第一电子装置10的第一RDL12的第一表面321和与第一表面321相对的第二表面322。第一囊封物32包含例如模制材料，所述模制材料与其它绝缘材料相比可以是较便宜的。举例而言，模制材料可包含例如聚酰亚胺的聚合树脂、环氧树脂或类似者。第一囊封物32可进一步包含例如填充物或颗粒(例如，氧化硅或类似者)。嵌入在第一囊封物32中的填充物或颗粒可以缓解第一囊封物32的弯曲。第一囊封物32可以是不透明的(例如，可阻挡约80％或80％以上的光的传输、约90％或90％以上的光的传输，或约95％或95％以上的光的传输)。不透明的第一囊封物32可阻挡例如紫外光的光，使得可以保护半导体芯片16免受紫外损害。
经图案化导电层34安置在第一囊封物32的第二表面322处(例如，在第一囊封物32的第二表面322上、邻近于第一囊封物32的第二表面322，或嵌入在第一囊封物32的第二表面322中并且暴露在第一囊封物32的第二表面322处)。在一些实施例中，第二电子装置30可进一步包含安置在经图案化导电层34上的钝化层(passivation layer)36。钝化层36的材料包含例如有机材料，例如，聚酰亚胺或类似者。
在一些实施例中，第一电子装置10可包含(但不限于)扇出封装(fan-outpackage)，并且第二电子装置30可包含(但不限于)封装中的天线(antenna-in package,AIP)。第一电子装置10和第二电子装置30可以是其它类型的电子装置、芯片、半导体裸片、插入件(interposers)或类似者。
在一些实施例中，电路层12C可包含或可具有天线图案。在一些实施例中，第一电子装置10的电路层12C和第二电子装置30的经图案化导电层34可共同地形成天线的至少一部分。举例来说，第二电子装置30的经图案化导电层34可以电耦合到第一电子装置10的电路层12C。如本文中所使用，术语“电耦合到”是指电信号可以电容式地从一个导体传播到另一个导体同时所述导体通过绝缘体或介电层彼此物理地隔离的状态。在一些实施例中，电路层12C和经图案化导电层34的图案对准(例如，导电层12C的部分相应地安置在经图案化导电层34的部分上方)。举例而言，第一RDL12的电路层12C包含一或多个第一电极12E，并且经图案化导电层34包含与第一电极12E基本上对准(例如，相应地安置在第一电极12E上方)的一或多个第二电极34E。在一些实施例中，第一电极12E的边缘从第二电极34E的对应的边缘的偏移(offset)小于预定值，例如，约25微米(或者，例如，约20微米、约17.5微米、约15微米或更小)，使得电信号可以经由从电路层12C耦合到经图案化导电层34而传播，或反之亦然。在一些实施例中，第一电极12E的假想中心线从第二电极34E的假想中心线的偏移小于预定值，例如，约25微米(或者，例如，约20微米、约17.5微米、约15微米或更小)。在一些实施例中，可以基于不同的考虑因素单独地选定第一囊封物32和第二囊封物18的介电常数(dielectric constant,Dk)和耗散因数(dissipation factor,Df)。举例而言，安置在经图案化导电层34与电路层12C之间的第一囊封物32的介电常数(Dk)和/或耗散因数(Df)相对于第二囊封物18的介电常数(Dk)和/或耗散因数(Df)较低(例如，以约0.9或更小的因数、以约0.8或更小的因数，或以约0.7或更小的因数)以减少传输损耗。
在一些实施例中，半导体装置封装1进一步包含安置在第一RDL12的上部介电层12D与第一囊封物32的第一表面321之间的中间层40。中间层40也可被称作粘合剂层，其经配置以接合第一电子装置10和第二电子装置30(例如，在制造期间)。粘合剂层可包含胶、双面胶带或类似者。可以安置在经图案化导电层34与电路层12C之间的中间层40的介电常数(Dk)和/或耗散因数(Df)可基本上与第一囊封物32的介电常数(Dk)和/或耗散因数(Df)匹配以减少传输损耗(例如，经图案化导电层34与电路层12C之间的传输)。
图1A是根据本发明的一些实施例的第一RDL12的上部介电层12D的俯视图，并且图1B是根据本发明的一些实施例的上部介电层12D和中间层40的截面图。如图1A和图1B中所示，上部介电层12D可包含多个第一突出部12P，并且中间层40可包含与上部介电层12D的第一突出部12P啮合的多个第二突出部40P。在一些实施例中，第一突出部12P的高度可以是例如大于约1微米(例如，约1.5微米或更大、约2微米或更大，或约2.5微米或更大)。啮合的第一突出部12P和第二突出部40P有助于增强上部介电层12D与中间层40之间的粘附力，由此增强对准和可靠性。
在一些实施例中，第二电子装置30的经图案化导电层34可以电连接到第一电子装置10的电路层12C(例如，第二电子装置30的经图案化导电层34可以通过导电通孔或类似者电连接到第一电子装置10的电路层12C，所述导电通孔或类似者穿透第一囊封物32)。
图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I、图2J和图2K说明根据本发明的一些实施例的用于制造半导体装置封装的操作。参考图2A，提供载体50(也被称作第一载体)。载体50可包含例如光可穿透载体(例如，也就是说对光约80％或80％以上的透射性、对光约90％或90％以上的透射性，或对光约95％或95％以上的透射性)，例如，玻璃载体。经图案化导电层34(例如，具有一或多个第二电极34E)形成于载体50上。在一些实施例中，在经图案化导电层34的形成之前钝化层36可以形成在载体50上，并且经图案化导电层34可以形成在钝化层36上。
参考图2B，囊封物32(也被称作第一囊封物)形成在载体50上以囊封经图案化导电层34。因此，可以形成多个第二电子装置30(也被称作第二模制结构)。虽然在图2B中示出一个第二电子装置30，但是第二模制结构可包含多个第二电子装置30。在一些实施例中，第一囊封物32是基本上不透明的(例如，可阻挡约80％或80％以上的光的传输、约90％或90％以上的光的传输，或约95％或95％以上的光的传输)。在一些实施例中，第二模制结构可包含凸缘模制结构(flange molding structure)，其中第一囊封物32的尺寸(例如，长度)与载体50的尺寸(例如，长度)相比可以是较小的(例如，可以是约95％或95％以下、约90％或90％以下，或约85％或85％以下，使得光可穿透载体50的外围未被第一囊封物32覆盖以有助于连续操作中的对准操作。在一些实施例中，对准标记(未示出)可以形成在未被第一囊封物32覆盖的载体50的外围中以有助于对准操作。
参考图2C，提供另一载体52(也被称作第三载体)。载体52可包含例如光可穿透载体(例如，也就是说对光约80％或80％以上的透射性、对光约90％或90％以上的透射性，或对光约95％或95％以上的透射性)，例如，玻璃载体。RDL12(也被称作第一RDL)形成在载体52上。在一些实施例中，第一RDL12包含例如电路层12C和介电层12D(也被称作上部介电层)。在一些实施例中，可以形成其它电路层和/或介电层。
参考图2D，另一介电层12B(也被称作底部介电层)可以形成在电路层12C上，并且底部介电层12B部分暴露电路层12C。导电结构18C形成在电路层12C上且电连接到电路层12C，所述电路层从底部介电层12B暴露。导电结构18C可以通过电镀、沉积或其它合适的技术形成。在一些实施例中，另一对准标记(未示出)可以连同第一RDL12一起形成以有助于连续的对准操作。
参考图2E，半导体芯片16安置在第一RDL12上。在一些实施例中，半导体芯片16附接到第一RDL12，例如，通过裸片附接膜(die attach film)17，并且半导体芯片16包含多个连接元件16C。参考图2F，囊封物18(也被称作第二囊封物)形成在第一RDL12上以囊封半导体芯片16和导电结构18C。在一些实施例中，可以例如通过研磨部分地移除第二囊封物18，以暴露导电结构18C和连接元件16C的端部。
参考图2G，另一RDL14(也被称作第二RDL)形成于第二囊封物18上，并且电连接到导电结构18C和连接元件16C。第二RDL14包含例如介电层14D和电路层14C，所述电路层14C安置在介电层14D上、邻近于介电层14D或嵌入在介电层14D中且通过介电层14D暴露。第二RDL14可包含多个堆叠电路层14C和介电层14D。在一些实施例中，导电衬垫15(例如UBM)可以形成在第二RDL14上且电连接到第二RDL14以用于接收其它电气组件。
参考图2H，第二RDL14接合到另一载体54(也被称作第二载体)，并且从第一RDL12移除载体52以暴露上部介电层12D。载体54可包含(例如)光可穿透载体(例如，也就是说对光约80％或80％以上的透射性、对光约90％或90％以上的透射性，或对光约95％或95％以上的透射性)，例如，玻璃载体。在一些实施例中，上部介电层12D经图案化以形成第一突出部(例如，如图1A和图1B中所示)。因此，形成一或多个第一电子装置10(也被称作第一模制结构)。在一些实施例中，第一模制结构可包含完整模制结构(full molding structure)，其中第二囊封物18的尺寸可以与载体54的尺寸基本上相同。虽然说明了一个第一电子装置10，但是第一模制结构可包含多个第一电子装置10。
参考图2I，第一模制结构通过粘合剂层(也被称作中间层)40接合到第二模制结构，其中第一囊封物32面向第一RDL12。粘合剂层40相对于上部介电层12D可以是更软或更具有延展性的，并且因此第二突出部可以经形成为与上部介电层12D的第一突出部(如图1B中所示)啮合以在第一模制结构接合到第二模制结构时增强粘附力。在一些实施例中，上部介电层12D是至少部分地凹陷的以形成多个突出部12P和对应的凹陷，并且(例如，在接合操作期间)粘合剂层40至少部分填充在上部介电层12D的凹陷中，因此在与上部介电层12D的突出部12P啮合的粘合剂层40中形成多个突出部40P。
在一些实施例中，粘合剂层40可以固化，例如，通过热固化以硬化粘合剂层40并且增强第一模制结构与第二模制结构之间的粘附力。在一些实施例中，可以使用形成在载体50中的对准标记(未示出)和连同第一RDL12一起形成的对准标记(未示出)执行例如光学对准操作的对准操作，使得第一模制结构和第二模制结构可以很好地对准。因此，第一电极12E和第二电极34E可以很好地对准，并且第一电极12E中的至少一个的边缘从相应的第二电极34E的对应的边缘的偏移(或第一电极12E的假想中心线从第二电极34E的假想中心线的偏移)可以受到控制以小于预定值，例如，约25微米(或，例如，约20微米、约17.5微米、约15微米，或更小)。因此，电信号可以从电路层12C传输到经图案化导电层34，或反之亦然。
参考图2J，从第二RDL14移除载体54。连接器19(例如焊料凸块)形成在第二RDL14上并且通过导电衬垫15电连接到第二RDL14。第二RDL14附接到例如切割胶带的支撑件56，其中连接器19被覆盖。
参考图2K，第一模制结构和第二模制结构随后翻转，并且从第二模制结构移除载体50。执行单体化操作(singulation operation)，并且移除支撑件56以形成如图1中所说明的半导体装置封装1。
本发明的半导体装置封装和制造方法不限于上文所描述的实施例，并且可以是根据其它实施例实施的。为了简化描述且出于方便在本发明的各种实施例之间进行比较，以下实施例中的类似组件标记有相同标号，且可能并不过多地加以描述。
图3是根据本发明的一些实施例的半导体装置封装2的截面图。参考图3，与图1的半导体装置封装1相比，第二电子装置30安置在第一电子装置10上并且省略中间层。举例来说，上部介电层12D可以接触第一囊封物32。在一些实施例中，第一电子装置10的电路层12C和第二电子装置30的经图案化导电层34可共同地形成天线。举例来说，第二电子装置30的经图案化导电层34可以电耦合到第一电子装置10的电路层12C。在一些实施例中，电路层12C和经图案化导电层34的图案基本上对准。举例而言，第一RDL12的电路层12C包含第一电极12E，并且经图案化导电层34包含与第一电极12E基本上对准的第二电极34E。在一些实施例中，第一电极12E的边缘从第二电极34E的对应的边缘的偏移(或第一电极12E的假想中心线从第二电极34E的假想中心线的偏移)小于预定值，例如，约25微米(或，例如，约20微米、约17.5微米、约15微米或更小)，使得电信号可以经由从电路层12C耦合到经图案化导电层34传播，或反之亦然。在一些实施例中，可以基于不同的考虑因素单独地选定第一囊封物32和第二囊封物18的介电常数(Dk)和耗散因数(Df)。举例而言，安置在经图案化导电层34与电路层12C之间的第一囊封物32的介电常数(Dk)和/或耗散因数(Df)相对于第二囊封物18的介电常数(Dk)和/或耗散因数(Df)较低(例如，以约0.9或更小的因数、以约0.8或更小的因数，或以约0.7或更小的因数)以减少传输损耗。
图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H和图4I说明根据本发明的一些实施例的制造半导体装置封装的操作。参考图4A，提供载体60。在一些实施例中，载体60可包含衬底60A(例如，玻璃衬底或类似者)和释放层(releasing layer)60B(例如，聚合层或类似者)。钝化层36可以形成在载体60上。经图案化导电层34形成在钝化层36上。
参考图4B，囊封物32(也被称作第一囊封物)形成在载体60上以囊封经图案化导电层34。因此，形成一或多个第二电子装置30(也被称作第二模制结构)。虽然说明一个第二电子装置30，但是第二模制结构可包含多个第二电子装置30。
参考图4C，RDL12(也被称作第一RDL)形成在第一囊封物32上。在一些实施例中，第一RDL12包含例如介电层12D(也被称作上部介电层)和电路层12C，所述电路层12C安置在介电层12D上、邻近于介电层12D或嵌入在介电层12D中且通过介电层12D暴露。参考图4D，另一介电层12B(也被称作底部介电层)可以形成在电路层12C上，并且底部介电层12B部分暴露电路层12C。导电结构18C形成在电路层12C上且电连接到电路层12C，所述电路层12C从底部介电层12B暴露。导电结构18C可以通过电镀、沉积或其它合适的技术形成。
参考图4E，半导体芯片16安置在第一RDL12上。在一些实施例中，半导体芯片16附接到第一RDL12，例如，通过裸片附接膜17，并且半导体芯片16包含多个连接元件16C。参考图4F，囊封物18(也被称作第二囊封物)形成在第一RDL12上以囊封半导体芯片16和导电结构18C。在一些实施例中，可以例如通过研磨部分地移除第二囊封物18，以暴露导电结构18C和连接元件16C的端部。
参考图4G，另一RDL14(也被称作第二RDL)形成在第二囊封物18上，并且电连接到导电结构18C和连接元件16C。第二RDL14包含例如介电层14D和电路层14C，所述电路层14C安置在介电层14D上、嵌入在介电层14D中且通过介电层14D暴露或邻近于介电层14D。在一些实施例中，第二RDL14包含多个堆叠电路层14C和介电层14D。在一些实施例中，导电衬垫15(例如UBM)可以形成在第二RDL14上且电连接到第二RDL14以用于接收其它电气组件。
参考图4H，连接器19(例如焊料凸块)形成在第二RDL14上并且通过导电衬垫15电连接到第二RDL14。参考图4I，第二RDL14附接到例如切割胶带的支撑件56，其中连接器19被覆盖，并且从钝化层36移除载体60。执行单体化操作，并且移除支撑件56以形成如图3中所说明的半导体装置封装2。
在本发明的一些实施例中，半导体装置封装包含两个或大于两个堆叠电子装置。电子装置可包含但不限于模制结构，所述模制结构在它们接合之前单独地模制，并且因此模制结构中的每一个可以经受单个模制操作。因此，可以缓解弯曲问题，并且因此当电子装置接合时电子装置可以彼此很好地对齐。
如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含多个提及物。
如本文中所使用，术语“近似地”、“基本上”、“实质”和“约”用于描述和解释小的变化。当与事件或情况结合使用时，所述术语可指事件或情况精确发生的例子以及事件或情况极近似地发生的例子。举例来说，当结合数值使用时，术语可指小于或等于所述数值的±10％的变化范围，如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10％(例如，小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％)，那么可认为所述两个数值“基本上”相同或相等。举例来说，“基本上”平行可以指相对于0°的小于或等于±10°的角度变化范围，例如，小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°,或小于或等于±0.05°。举例来说，“基本上”垂直可以指相对于90°的小于或等于±10°的角度变化范围，例如，小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°，或小于或等于±0.05°。
另外，有时在本文中以范围格式呈现量、比率和其它数值。应理解，此范围格式是为了便利和简洁而使用，且应灵活地理解，不仅包含明确地规定为范围极限的数值，而且包含涵盖于那个范围内的所有个体数值或子范围，如同明确地规定每个数值和子范围一般。
虽然已参考本发明的特定实施例描述并说明本发明，但是这些描述和说明并不限制本发明。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本发明的真实精神和范围的情况下，作出各种改变且取代等效物。图示可能未必按比例绘制。由于制造过程和公差，本发明中的艺术再现与实际设备之间可能存在区别。可能存在并未特定说明的本发明的其它实施例。应将本说明书和图式视为说明性而非限定性的。可进行修改，以使特定情形、材料、物质组成、方法或过程适应于本发明的目标、精神和范围。所有此类修改都意图在此所附权利要求书的范围内。虽然本文中所公开的方法是参考按特定次序执行的特定操作描述的，但是应理解，这些操作可组合、细分或重新排序以形成等效方法而不脱离本发明的教示内容。相应地，除非本文中特别指示，否则操作的次序和分组并非本发明的限制。

Claims (20)

1.一种半导体装置封装，其包括：
第一电子装置，其包括第一再分布层，所述第一再分布层包含电路层；以及
第二电子装置，其安置在所述第一电子装置的所述第一再分布层上，所述第二电子装置包括：
囊封物，其具有面向所述第一电子装置的所述第一再分布层的第一表面和与所述第一表面相对的第二表面；以及
经图案化导电层，其安置在所述囊封物的所述第二表面处，并且经配置以电耦合到所述第一电子装置的所述第一再分布层的所述电路层。
2.根据权利要求1所述的半导体装置封装，其中所述第一再分布层的所述电路层通过所述囊封物与所述经图案化导电层物理地隔离。
3.根据权利要求1所述的半导体装置封装，其中所述第一再分布层的所述电路层包含第一电极，并且所述经图案化导电层包含与所述第一电极对齐的第二电极。
4.根据权利要求3所述的半导体装置封装，其中所述第一电极的边缘从所述第二电极的对应的边缘的偏移小于25微米。
5.根据权利要求1所述的半导体装置封装，其中所述第一再分布层进一步包括覆盖所述电路层的上部介电层。
6.根据权利要求5所述的半导体装置封装，其进一步包括中间层，其安置在所述第一电子装置的所述第一再分布层的所述上部介电层与所述囊封物的所述第一表面之间，并且经配置以接合所述第一电子装置和所述第二电子装置。
7.根据权利要求6所述的半导体装置封装，其中所述第一再分布层的所述上部介电层包含多个第一突出部，并且所述中间层包含多个第二突出部，其与所述第一再分布层的所述上部介电层的所述第一突出部啮合。
8.根据权利要求1所述的半导体装置封装，其中所述第一电子装置进一步包括：
第二再分布层，其安置在所述第一再分布层之下并且电连接到所述第一再分布层；
半导体芯片，其安置在所述第一再分布层与所述第二再分布层之间；以及
第二囊封物，其安置在所述第一再分布层与所述第二再分布层之间，并且囊封所述半导体芯片。
9.根据权利要求8所述的半导体装置封装，其中所述第二再分布层的表面粗糙度小于所述第一再分布层的表面粗糙度。
10.根据权利要求1所述的半导体装置封装，其进一步包括钝化层，其安置在所述经图案化导电层上。
11.根据权利要求1所述的半导体装置封装，其中所述囊封物包括不透明的囊封物。
12.一种半导体装置封装，其包括：
第一电子装置，其包括再分布层，所述再分布层包含电路层和覆盖所述电路层的上部介电层；
第二电子装置，其安置在所述第一电子装置上，所述第二电子装置包括：
囊封物，其具有第一表面和与所述第一表面相对的第二表面；以及
经图案化导电层，其安置在所述囊封物的所述第一表面处；以及
中间层，其安置在所述第一电子装置的所述再分布层的所述上部介电层与所述囊封物的所述第二表面之间，并且经配置以接合所述第一电子装置和所述第二电子装置。
13.根据权利要求12所述的半导体装置封装，其中所述电路层通过所述中间层和所述再分布层的所述上部介电层与所述经图案化导电层物理地隔离。
14.根据权利要求12所述的半导体装置封装，其中所述再分布层的所述电路层包含第一电极，并且所述经图案化导电层包含与所述第一电极对齐的第二电极。
15.根据权利要求12所述的半导体装置封装，其中所述再分布层的所述上部介电层包含多个第一突出部，并且所述中间层包含多个第二突出部，其与所述再分布层的所述上部介电层的所述第一突出部啮合。
16.根据权利要求12所述的半导体装置封装，其中所述经图案化导电层包含天线图案。
17.一种制造半导体装置封装的方法，其包括：
形成第一模制结构，所述第一模制结构包括：
第一载体；
经图案化导电层，其安置在所述第一载体上；以及
第一囊封物，其安置在所述第一载体上并且囊封所述经图案化导电层；
形成第二模制结构，所述第二模制结构包括：
第二载体；
半导体芯片，安置在所述第二载体上；
第二囊封物，其安置在所述第二载体上并且囊封所述半导体芯片；以及
再分布层，其安置在所述第二囊封物上；以及
通过粘合剂层将所述第一模制结构接合到所述第二模制结构，其中所述第一囊封物面向所述再分布层。
18.根据权利要求17所述的方法，其中所述第一载体包括光可穿透载体，所述第一囊封物包括不透明的囊封物，并且所述第一载体的外围未被所述第一囊封物覆盖并且用于在所述将所述第一模制结构接合到所述第二模制结构期间执行对准操作。
19.根据权利要求17所述的方法，其中所述形成所述第二模制结构包括：
提供第三载体；
形成所述再分布层在所述第三载体上，其中所述再分布层包含介电层和在所述介电层上的电路层；
安置所述半导体芯片在所述再分布层上；
形成所述第二囊封物在所述再分布层上；
将所述第二模制结构接合到所述第二载体，其中所述第二囊封物面向所述第二载体；以及
从所述第二模制结构移除所述第三载体以暴露所述再分布层的所述介电层。
20.根据权利要求19所述的方法，其进一步包括：
使所述介电层部分地凹陷以在所述介电层中形成多个凹陷和突出部；以及
通过所述粘合剂层将所述第一模制结构接合到所述第二模制结构，其中所述粘合剂层至少部分地填充在所述介电层的所述凹陷中，并且形成与所述介电层的所述突出部啮合的多个突出部。
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