KR20210083830A - 반도체 패키지 및 그의 제조 방법 - Google Patents

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KR20210083830A
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encapsulation layer
via hole
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semiconductor package
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이두환
백승환
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    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
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Abstract

본 발명은 적어도 하나 이상의 재배선층을 포함하는 제1 기판을 형성하는 것, 상기 제1 기판 상에 반도체 칩 및 배선층들을 포함하는 제2 기판을 제공하여, 상기 반도체 칩을 상기 재배선층과 전기적으로 연결시키는 것, 상기 제2 기판을 덮는 제1 봉지층을 형성하는 것, 및 상기 제1 봉지층을 관통하는 비아 구조체를 형성하는 것을 포함하되, 상기 비아 구조체를 형성하는 것은 상기 제1 봉지층 내에 제1 비아홀을 형성하는 것, 상기 제1 비아홀 내에 제공되며, 상기 제1 봉지층의 상면을 덮는 감광 물질층을 형성하는 것, 상기 제1 비아홀 내의 상기 감광 물질층을 노광 및 현상하여 제2 비아홀을 갖는 제2 봉지층을 형성하는 것, 및 상기 제2 비아홀의 내부를 도전 물질로 채우는 것을 포함하고, 상기 제1 봉지층의 측벽의 표면 거칠기는 제2 봉지층의 측벽의 표면 거칠기보다 큰 반도체 패키지의 제조 방법 및 이에 따라 제조된 반도체 패키지를 개시한다.

Description

반도체 패키지 및 그의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THEREOF}
본 발명은 반도체 패키지 및 그의 제조 방법에 관한 것으로서, 더욱 상세하게는 전기적 특성이 보다 개선된 비아 구조체를 포함하는 반도체 패키지 및 그의 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여, 웨이퍼 레벨 패키지(Wafer Level Package) 및 패널 레벨 패키지(Panel Level Package)가 제공되고 있다.
본 발명의 일 기술적 과제는 전기적 특성 및 신뢰성이 보다 개선된 비아 구조체를 포함하는 반도체 패키지 및 그의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위하여 본 발명의 실시예에 따른 반도체 패키지의 제조 방법은 적어도 하나 이상의 재배선층을 포함하는 제1 기판을 형성하는 것, 상기 제1 기판 상에 반도체 칩 및 배선층들을 포함하는 제2 기판을 제공하여, 상기 반도체 칩을 상기 재배선층과 전기적으로 연결시키는 것, 상기 제2 기판을 덮는 제1 봉지층을 형성하는 것, 및 상기 제1 봉지층을 관통하는 비아 구조체를 형성하는 것을 포함하되, 상기 비아 구조체를 형성하는 것은 상기 제1 봉지층 내에 제1 비아홀을 형성하는 것, 상기 제1 비아홀 내에 제공되며, 상기 제1 봉지층의 상면을 덮는 감광 물질층을 형성하는 것, 상기 제1 비아홀 내의 상기 감광 물질층을 노광 및 현상하여 제2 비아홀을 갖는 제2 봉지층을 형성하는 것, 및 상기 제2 비아홀의 내부를 도전 물질로 채우는 것을 포함하고, 상기 제1 봉지층의 측벽의 표면 거칠기는 제2 봉지층의 측벽의 표면 거칠기보다 클 수 있다.
또한, 본 발명의 실시예에 따른 반도체 패키지의 제조 방법은 적어도 하나 이상의 재배선층을 포함하는 제1 기판을 형성하는 것, 상기 제1 기판 상에 반도체 칩 및 배선층들을 포함하는 제2 기판을 제공하여, 상기 반도체 칩을 상기 재배선층과 전기적으로 연결시키는 것, 상기 제2 기판을 덮는 제1 봉지층을 형성하는 것, 및 상기 제1 봉지층을 관통하는 비아 구조체를 형성하는 것을 포함하되, 상기 비아 구조체를 형성하는 것은 상기 제1 봉지층 내에 제1 비아홀을 형성하는 것, 상기 제1 비아홀 내에 제공되며, 상기 제1 봉지층의 상면을 덮는 감광 물질층을 형성하는 것, 상기 제1 비아홀 내의 상기 감광 물질층을 노광 및 현상하여 제2 비아홀을 갖는 제2 봉지층을 형성하는 것, 및 상기 제2 비아홀의 내부를 도전 물질로 채우는 것을 포함하고, 상기 비아 구조체의 측벽은 상기 제2 기판의 상면에 대하여 기울어진 제1 면, 및 상기 제2 기판의 상면 및 상기 제1 면 각각에 대하여 기울어진 제2 면을 가질 수 있다.
또한, 본 발명의 실시예에 따른 반도체 패키지는 언더 범프 금속층을 포함하는 하부 절연층, 상기 하부 절연층의 하면 상에 제공되며, 상기 언더 범프 금속층과 연결되는 솔더 볼, 상기 하부 절연층의 상면 상에 제공되며, 적어도 하나 이상의 재배선층을 포함하는 제1 기판, 상기 재배선층과 전기적으로 연결되는 반도체 칩 및 복수 개의 배선층들을 포함하는 제2 기판으로서, 상기 제2 기판은 상기 반도체 칩을 둘러싸는 영역에서 상기 재배선층을 노출시키는 관통홀을 갖는 것, 상기 기판을 덮으며, 일부 영역에서 제1 비아홀을 갖는 제1 봉지층, 상기 제1 봉지층을 덮으며, 상기 제1 비아홀 내부의 제2 비아홀을 갖는 제2 봉지층, 상기 제2 비아홀의 내부를 채우는 비아 구조체, 및 상기 비아 구조체의 일부 및 상기 제1 봉지층의 상면을 덮는 상부 절연층을 포함하되, 상기 제1 봉지층은 상기 관통홀을 채우고, 상기 제2 비아홀의 직경은 상기 제1 비아홀의 직경보다 작고, 상기 비아 구조체의 측벽은 상기 제2 기판의 상면에 대하여 기울어진 제1 면, 및 상기 제2 기판의 상면 및 상기 제1 면 각각에 대하여 기울어진 제2 면을 가질 수 있다.
본 발명의 실시예에 따른 반도체 패키지의 비아 구조체는 단면적이 넓어져 전기적 특성이 개선될 수 있다.
또한, 본 발명의 실시예에 따른 반도체 패키지의 비아 구조체는 응력으로 인한 크랙 발생이 방지되어 신뢰성이 개선될 수 있다.
또한, 본 발명의 실시예에 따른 반도체 패키지의 비아 구조체의 제조 방법은 스퍼터링 공정으로 씨드층을 형성하므로, 친환경적인 방법으로 패턴의 미세화를 달성할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예에 따른 반도체 패키지의 비아 구조체를 설명하기 위한 확대도로, 도 1의 A 부분에 대응된다.
도 3은 본 발명의 실시예에 따른 반도체 패키지의 비아 구조체의 일부분을 설명하기 위한 확대도로, 도 2의 B 부분에 대응된다.
도 4 내지 도 10은 본 발명의 실시예에 따른 반도체 패키지의 비아 구조체의 제조 방법을 설명하기 위한 확대도들로, 도 1의 A 부분에 대응된다.
도 11은 본 발명의 실시예에 따른 반도체 패키지의 비아 구조체를 설명하기 위한 확대도로, 도 1의 A 부분에 대응된다.
도 12는 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
이하, 도면들을 참조하여 본 발명의 실시예에 따른 반도체 패키지 및 그의 제조 방법에 대하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 패키지는 하부 절연층(200), 제1 기판(300), 제2 기판(400), 몰딩층(500) 및 상부 절연층(600)을 포함할 수 있다. 제2 기판(400)은 반도체 칩(100)을 포함할 수 있다. 본 발명의 실시예에 따른 반도체 패키지는 팬 아웃(fan-out) 구조의 웨이퍼 레벨 패키지(wafer level package, WLP) 또는 패널 레벨 패키지(panel level package, PLP)일 수 있다. 본 발명의 실시예에 따른 반도체 패키지는 복수 개의 반도체 칩(100)을 포함하는 패키지 구조체가 싱귤레이션(singulation) 공정(예를 들어, 다이싱 쏘를 이용한 다이싱 공정)을 통해 단위 패키지로 분리된 것일 수 있다. 본 발명에 다른 실시예에 따른 반도체 패키지는, 도시된 바와 달리, 복수 개의 팬 아웃 구조 패키지들이 적층(stack)된 구조를 가질 수 있다.
하부 절연층(200)의 하면 상에 솔더 볼(201)이 제공될 수 있다. 솔더 볼(201)은 복수로 제공되어, 제1 방향(D1)으로 배열될 수 있다. 일 예로, 제1 방향(D1)은 하부 절연층(200)의 상면과 나란한 방향일 수 있다. 이하에서, 어느 구성 요소의 상면은 제2 방향(D2)을 향하는 면, 하면은 제2 방향(D2)의 반대 방향을 향하는 면으로 각각 정의된다. 일 예로, 하부 절연층(200)의 상면은 반도체 칩을 향하는 면일 수 있고, 하부 절연층(200)의 하면은 상면과 서로 대향되는 면일 수 있다. 일 예로, 제2 방향(D2)은 하부 절연층(200)의 상면에 수직한 방향일 수 있다. 즉, 제1 방향(D1) 및 제2 방향(D2)은 서로 수직할 수 있다. 솔더 볼(201)은 전자기기의 메인보드 등 외부 단자와 전기적으로 연결될 수 있다. 하부 절연층(200)은 언더 범프 금속층(203)을 포함할 수 있다. 언더 범프 금속층(203)은 하부 절연층(200)으로 둘러싸일 수 있다. 언더 범프 금속층(203)은 제2 방향(D2)으로 갈수록 제1 방향(D1)으로의 폭이 감소할 수 있다. 언더 범프 금속층(203)은 제1 기판(300)과 전기적으로 연결될 수 있다.
제1 기판(300)은 적어도 하나 이상의 재배선층(redistribution layer, RDL)을 포함할 수 있다. 일 예로, 도 1을 참조하면, 제1 기판(300)은 제1 내지 제3 재배선층들(310, 330, 350)을 포함할 수 있다. 제1 내지 제3 재배선층들(310, 330, 350)로 인하여, 외부 단자와의 접속 위치 설계가 보다 자유로워질 수 있다. 다만, 이는 예시적인 것일 뿐 본 발명은 이에 제한되지 않으며, 본 발명의 실시예에 따른 반도체 패키지는 도시된 바와 다른 개수의 재배선층들을 포함할 수 있다.
제1 재배선층(310)은 하부 절연층(200)의 상면 상에 제공될 수 있다. 즉, 제1 재배선층(310)은 하부 절연층(200)과 제2 재배선층(330) 사이에 개재될 수 있다. 제1 재배선층(310)은 제1 절연층(311), 제1 재배선 패턴(313) 및 제1 도전 비아(315)를 포함할 수 있다. 제1 재배선 패턴(313)은, 일 예로, 하부 절연층(200)의 상면보다 낮은 레벨에 위치할 수 있다. 제1 재배선 패턴(313)은 언더 범프 금속층(203)과 전기적으로 연결될 수 있다. 제1 도전 비아(315)는 제1 재배선 패턴(313) 상에 제공되어, 제1 재배선 패턴(313)과 전기적으로 연결될 수 있다. 제1 도전 비아(315)는 제1 절연층(311)으로 둘러싸일 수 있다.
제2 재배선층(330)은 제1 재배선층(310)의 상면 상에 제공될 수 있다. 즉, 제2 재배선층(330)은 제1 재배선층(310)과 제3 재배선층(350) 사이에 개재될 수 있다. 제2 재배선층(330)은 제2 절연층(331), 제2 재배선 패턴(333) 및 제2 도전 비아(335)를 포함할 수 있다. 제2 재배선 패턴(333)은, 일 예로, 제1 재배선층(310)의 상면보다 낮은 레벨에 위치할 수 있다. 제2 재배선 패턴(333)은 복수로 제공될 수 있고, 그 중 적어도 일부는 제1 도전 비아(315)와 전기적으로 연결될 수 있다. 제2 도전 비아(335)는 제2 재배선 패턴(333) 상에 제공되어, 제2 재배선 패턴(333)과 전기적으로 연결될 수 있다. 제2 도전 비아(335)는 제2 절연층(331)으로 둘러싸일 수 있다.
제3 재배선층(350)은 제2 재배선층(330)의 상면 상에 제공될 수 있다. 즉, 제3 재배선층(350)은 제2 재배선층(330)과 제2 기판(400) 사이에 개재될 수 있다. 제3 재배선층(350)은 제3 절연층(351), 제3 재배선 패턴(353) 및 제3 도전 비아(355)를 포함할 수 있다. 제3 재배선 패턴(353)은, 일 예로, 제2 재배선층(330)의 상면보다 낮은 레벨에 위치할 수 있다. 제3 재배선 패턴(353)은 복수로 제공될 수 있고, 그 중 적어도 일부는 제2 도전 비아(335)와 전기적으로 연결될 수 있다. 제3 도전 비아(355)는 제3 재배선 패턴(353) 상에 제공되어, 제3 재배선 패턴(353)과 전기적으로 연결될 수 있다. 제3 도전 비아(355)는 제3 절연층(351)으로 둘러싸일 수 있다. 또한, 제3 도전 비아(355)는 복수 개로 제공될 수 있고, 그 중 일부는 반도체 칩(100)의 접속 패드(110)와 전기적으로 연결될 수 있으며, 다른 일부는 제2 기판(400)과 전기적으로 연결될 수 있다.
제1 내지 제3 도전 비아들(315, 335, 355)은 제2 방향(D2)으로 갈수록 제1 방향(D1)으로의 폭이 감소할 수 있다. 제1 내지 제3 절연층들(311, 331, 351)은 절연 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 절연층들(311, 331, 351)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물과 같은 무기 물질 및/또는 폴리아미드 계열의 고분자 물질을 포함할 수 있다. 제1 내지 제3 재배선 패턴들(313, 333, 353) 및 제1 내지 제3 도전 비아들(315, 335, 355)은 도전 물질을 포함할 수 있다. 제1 내지 제3 재배선 패턴들(313, 333, 353) 및 제1 내지 제3 도전 비아들(315, 335, 355)은, 예를 들어, 구리(Cu), 구리 합금 또는 알루미늄(Al)을 포함할 수 있다. 이때, 구리 합금은 구리 내에 미량의 C, Ag, Co, Ta, In, Sn, Zn, Mn, Ti, Mg, Cr, Ge, Sr, Pt, Mg, Al 또는 Zr이 혼합된 것을 의미할 수 있다.
일 예로, 제1 내지 제3 재배선 패턴들(313, 333, 353) 및 제1 내지 제3 도전 비아들(315, 335, 355)은 복수 회의 다마신(damascene) 공정 또는 듀얼 다마신(dual damascene) 공정을 통해 형성될 수 있다. 도시되지 않았으나, 제1 내지 제3 재배선 패턴들(313, 333, 353) 및 제1 내지 제3 도전 비아들(315, 335, 355)과 제1 내지 제3 절연층들(311, 331, 351)의 사이에 각각 배리어 패턴들이 제공될 수 있다. 배리어 패턴들은, 예를 들어, Ta, TaN, TaSiN, Ti, TiN, TiSiN, W 및 WN 중 적어도 하나를 포함할 수 있다.
제2 기판(400)은 반도체 칩(100), 제1 및 제2 매립층들(410, 430)을 포함할 수 있다. 다만, 이는 예시적인 것일 뿐 본 발명은 이에 제한되지 않으며, 본 발명의 실시예에 따른 반도체 패키지는 도시된 바와 다른 개수의 매립층들을 포함할 수 있다. 제2 기판(400)은, 일 예로, ETS(embedded trace substrate)일 수 있다.
반도체 칩(100)은, 예를 들어, 로직 칩, 메모리 칩 또는 어플리케이션 프로세서 칩일 수 있다. 반도체 칩(100)은, 평면적 관점에서, 관통홀(TH), 제1 및 제2 매립층들(410, 430)로 둘러싸일 수 있다. 반도체 칩(100)은, 단면적 관점에서, 관통홀(TH)을 사이에 두고 제1 및 제2 매립층들(410, 430)과 서로 이격될 수 있다. 반도체 칩(100)은 제1 기판(300)과 인접한 하면(100b)과 이에 대향되는 상면(100t)을 가질 수 있다. 일 예로, 반도체 칩(100)의 하면(100b)은 활성면일 수 있고, 반도체 칩(100)의 상면(100t)은 비활성면일 수 있다. 반도체 칩(100)의 하면(100b) 상에 접속 패드(110)가 제공될 수 있다. 접속 패드(110)는 복수로 제공되어, 제1 방향(D1)으로 배열될 수 있다. 접속 패드(110)의 개수, 피치 또는 배치는 제1 내지 제3 재배선 패턴들(313, 333, 353)의 개수, 피치, 배치 및 외부 단자들의 개수, 피치, 배치와 다를 수 있다. 일 예로, 접속 패드(110)는 외부 단자들에 비해 조밀하게 배치될 수 있다. 반도체 칩(100)은 접속 패드(110), 제1 기판(300)의 제1 내지 제3 재배선 패턴들(313, 333, 353) 및 제1 내지 제3 도전 비아들(315, 335, 355)을 통해 외부 단자와 전기적으로 연결될 수 있다. 또한, 도시된 바와 달리, 본 발명의 실시예에 따른 반도체 패키지는 반도체 칩(100)의 하면(100b) 및 접속 패드(110)의 하면의 일부를 덮는 패시베이션층을 더 포함할 수 있다. 또한, 본 발명의 다른 실시예에 따르면 도시된 바와 달리 반도체 칩(100)과 접속 패드(110) 사이에 인터포저 및 언더필 물질이 개재될 수도 있다.
제1 매립층(410)은 제3 재배선층(350)의 상면의 일부 상에 제공될 수 있다. 즉, 제1 매립층(410)은 제1 기판(300)과 제2 매립층(430) 사이에 개재될 수 있다. 제1 매립층(410)은 제1 매립 절연층(411), 제1 도전 패턴(413), 제1 매립 비아(415) 및 제2 도전 패턴(417)을 포함할 수 있다. 제1 도전 패턴(413)은 제3 재배선층(350)의 상면 상에 제공되어, 제3 도전 비아(355)와 전기적으로 연결될 수 있다. 제1 매립 비아(415)는 제1 도전 패턴(413) 상에 제공될 수 있다. 제1 매립 비아(415)는 제1 매립 절연층(411)으로 둘러싸일 수 있다. 제2 도전 패턴(417)은, 일 예로, 제1 매립층(410)의 상면보다 높은 레벨에 위치할 수 있다. 제1 도전 패턴(413), 제1 매립 비아(415) 및 제2 도전 패턴(417)은 서로 전기적으로 연결될 수 있다.
제2 매립층(430)은 제1 매립층(410)의 상면 상에 제공될 수 있다. 즉, 제2 매립층(430)은 제1 매립층(410)과 몰딩층(500) 사이에 개재될 수 있다. 제2 매립층(430)은 제2 매립 절연층(431), 제2 매립 비아(433) 및 제3 도전 패턴(435)을 포함할 수 있다. 제2 매립 비아(433)는 제2 도전 패턴(417) 상에 제공될 수 있다. 제2 매립 비아(433)는 제2 매립 절연층(431)으로 둘러싸일 수 있다. 제3 도전 패턴(435)은, 일 예로, 제2 매립층(430)의 상면보다 높은 레벨에 위치할 수 있다. 제2 매립 비아(433) 및 제3 도전 패턴(435)은 서로 전기적으로 연결될 수 있고, 제1 도전 패턴(413), 제1 매립 비아(415) 및 제2 도전 패턴(417)과 전기적으로 연결될 수 있다.
제1 및 제2 매립 비아들(415, 433)은 제2 방향(D2)으로 갈수록 제1 방향(D1)으로의 폭이 증가할 수 있다. 제1 및 제2 매립 절연층들(411, 431)은 절연 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 매립 절연층들(411, 431)은 제1 기판(300)의 제1 내지 제3 절연층들(311, 331, 351)과 실질적으로 동일한 물질을 포함할 수 있다. 다른 예로, 제1 및 제2 매립 절연층들(411, 431)은 제1 기판(300)의 제1 내지 제3 절연층들(311, 331, 351)과 다른 절연 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 매립 절연층들(411, 431)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 절연 물질(예를 들어, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등)을 포함할 수 있다. 제1 도전 패턴(413), 제1 매립 비아(415), 제2 도전 패턴(417), 제2 매립 비아(433) 및 제3 도전 패턴(435)은 도전 물질을 포함할 수 있다. 예를 들어, 제1 도전 패턴(413), 제1 매립 비아(415), 제2 도전 패턴(417), 제2 매립 비아(433) 및 제3 도전 패턴(435)은 구리(Cu), 구리 합금 또는 알루미늄(Al)을 포함할 수 있다.
반도체 칩(100) 및 제2 기판(400)을 덮는 몰딩층(500)이 제공될 수 있다. 또한, 몰딩층(500)은 반도체 칩(100) 주변의 관통홀(TH)을 채울 수 있다. 몰딩층(500)은 반도체 칩(100)의 상면(100t) 및 제2 매립층(430)의 상면을 덮으며 제1 방향(D1)으로 연장되는 제1 부분(510)과 관통홀(TH)을 채우며 제2 방향(D2)으로 연장되는 제2 부분(530)을 포함할 수 있다. 즉, 반도체 칩(100)은 몰딩층(500)의 제2 부분(530)을 사이에 두고 제1 및 제2 매립층들(410, 430)과 서로 이격될 수 있다. 몰딩층(500)은, 예를 들어, 에폭시(epoxy)계 폴리머와 같은 절연성 폴리머 또는 ABF(Ajinomoto build-up film)를 포함할 수 있다.
몰딩층(500)을 관통하는 비아 구조체(VS)가 제공될 수 있다. 비아 구조체(VS)는 상부 도전 비아(501) 및 상부 도전 패드(503)를 포함할 수 있다. 상부 도전 비아(501)의 제1 방향(D1)으로의 폭은 제2 방향(D2)으로 갈수록 증가할 수 있다. 즉, 비아 구조체(VS)의 측벽(VSs)은 제1 기판(300)의 상면 및 제2 기판(400)의 상면에 대하여 기울기를 가질 수 있다. 상부 도전 패드(503)는 복수로 제공될 수 있고, 그 중 일부는 상부 도전 비아(501)와 연결되지 않을 수 있다. 비아 구조체(VS)의 상세한 구성 및 제조 방법에 대하여 도 2 내지 도 11을 참조하여 설명한다.
몰딩층(500) 및 비아 구조체(VS)의 상부 도전 패드(503)의 일부를 덮는 상부 절연층(600)이 제공될 수 있다. 상부 절연층(600)은 상부 도전 패드(503)의 다른 일부를 노출시키는 개구(601)를 가질 수 있다. 개구(601)의 제1 방향(D1)으로의 폭은 제2 방향(D2)으로 갈수록 증가할 수 있다.
본 발명의 실시예에 따른 반도체 패키지의 제조 방법은 제1 내지 제3 재배선층들(310, 330, 350)을 포함하는 제1 기판(300)을 형성하는 것, 제1 기판(300) 상에 반도체 칩(100) 및 제1 내지 제3 도전 패턴들(413, 417, 435)을 포함하는 제2 기판(400)을 제공하여, 반도체 칩(100)을 제1 기판(300)의 제1 내지 제3 재배선층들(310, 330, 350)과 전기적으로 연결시키는 것, 제2 기판(400)을 덮는 몰딩층(500)을 형성하는 것 및 몰딩층(500)을 관통하는 비아 구조체(VS)를 형성하는 것을 포함할 수 있다.
제1 내지 제3 재배선층들(310, 330, 350)을 포함하는 제1 기판(300), 언더 범프 금속층(203)을 포함하는 하부 절연층(200) 및 솔더 볼(201)은 캐리어 기판 상에 형성될 수 있다. 이후 캐리어 기판이 제거되고, 제1 기판(300)의 상면 상에 반도체 칩(100)을 포함하는 제2 기판(400)이 형성될 수 있다. 즉, 제1 기판(300)의 상면은 반도체 칩(100)의 하면(100b)과 접촉할 수 있다.
제2 기판(400)을 형성하는 것과 몰딩층(500)을 형성하는 것 사이에 제2 기판(400)을 관통하는 관통홀(TH)이 형성될 수 있다. 보다 구체적으로, 관통홀(TH)은 반도체 칩(100)에 인접한 제1 및 제2 매립층들(410, 430)을 관통할 수 있다. 관통홀(TH)은 반도체 칩(100)을 둘러싸고 형성될 수 있다. 이후, 몰딩층(500)은 관통홀(TH) 내부를 채울 수 있다.
몰딩층(500)을 관통하는 비아 구조체(VS)를 형성하는 것에 대하여 이하에서 도 4 내지 도 10을 참조하여 상세히 설명한다.
도 2는 본 발명의 실시예에 따른 반도체 패키지의 비아 구조체를 설명하기 위한 확대도로, 도 1의 A 부분에 대응된다.
도 2를 참조하면, 제1 봉지층(ENC1) 및 제2 봉지층(ENC2)을 포함하는 몰딩층(500)과 상부 도전 비아(501), 상부 도전 패드(503) 및 씨드층(SD)을 포함하는 비아 구조체(VS)가 도시된다.
제1 봉지층(ENC1)은 제2 매립 절연층(431)의 상면 및 제3 도전 패턴(435)의 상면(435t)의 적어도 일부를 덮을 수 있다. 제3 도전 패턴(435)의 상면(435t)은 실질적으로 평탄할 수 있다. 또한, 제3 도전 패턴(435)의 상면(435t)은 제2 매립 절연층(431)의 상면과 평행할 수 있다. 제1 봉지층(ENC1)의 측벽(ENC1s)으로 둘러싸인 공간은 제1 비아홀(VH1)로 정의될 수 있다. 제1 봉지층(ENC1)의 측벽(ENC1s)은 제3 도전 패턴(435)의 상면(435t)에 대하여 기울기를 가질 수 있다. 즉, 제1 비아홀(VH1)의 제1 방향(D1)으로의 폭은 제2 방향(D2)으로 갈수록 증가할 수 있다. 제1 봉지층(ENC1)은 접착성 절연 필름일 수 있다. 일 예로, 제1 봉지층(ENC1)은 절연 수지(RS) 및 절연 수지(RS) 내부의 복수 개의 필러들(FL)을 포함할 수 있다. 절연 수지(RS)는, 예를 들어, 에폭시 또는 폴리이미드와 같은 고분자 물질을 포함할 수 있다. 필러들(FL)은, 예를 들어, 실리카(silica) 등의 무기 재료를 포함할 수 있다. 필러들(FL)의 비정형적이고, 절연 수지(RS) 내부의 임의의 위치에 흩어져 있을 수 있다. 다만, 본 발명은 이에 제한되지 않으며, 다른 실시예에 따르면 제1 봉지층(ENC1)은 필러들(FL)을 포함하지 않고, 절연 수지(RS)만을 포함할 수 있다.
제2 봉지층(ENC2)은 제1 봉지층(ENC1)의 측벽(ENC1s) 및 상면을 덮을 수 있다. 제2 봉지층(ENC2)의 측벽(ENC2s)으로 둘러싸인 공간은 제2 비아홀(VH2)로 정의될 수 있다. 이때, 제2 봉지층(ENC2)의 측벽(ENC2s)은 제1 봉지층(ENC1)과 접촉하지 않는 면일 수 있다. 동일한 레벨에서 비교할 때, 제2 비아홀(VH2)의 직경은 제1 비아홀(VH1)의 직경보다 작을 수 있다. 제2 봉지층(ENC2)의 측벽(ENC2s)은 비아 구조체(VS)의 측벽(VSs)과 접촉할 수 있다. 즉, 제2 봉지층(ENC2)의 측벽(ENC2s)의 프로파일은 비아 구조체(VS)의 측벽(VSs)의 프로파일과 실질적으로 동일할 수 있다. 제1 비아홀(VH1) 내부에서, 제2 봉지층(ENC2)의 제1 방향(D1)으로의 폭(W1, W2)은 일정할 수 있다. 제2 봉지층(ENC2)의 제1 방향(D1)으로의 폭(W1, W2)은 대략 5μm 내지 20μm일 수 있다. 보다 구체적으로, 도 2를 기준으로 비아 구조체(VS)의 왼쪽에 제공되는 제2 봉지층(ENC2)의 제1 방향(D1)으로의 폭(W1)과 비아 구조체(VS)의 오른쪽에 제공되는 제2 봉지층(ENC2)의 제1 방향(D1)으로의 폭(W2)은 실질적으로 동일할 수 있다. 다만, 평면적 관점에서, 비아 구조체(VS)의 왼쪽 및 오른쪽에 제공되는 제2 봉지층(ENC2)은 비아 구조체(VS)를 둘러싸고 연결될 수 있다. 또한, 제1 봉지층(ENC1)의 상면보다 낮은 레벨에 한하여, 제2 봉지층(ENC2)의 제1 방향(D1)으로의 폭(W1, W2)은 제2 방향(D2)으로 가면서 일정할 수 있다. 제2 봉지층(ENC2)은, 예를 들어, 감광성 절연(Photo Imagable Dielectric) 수지를 포함할 수 있다. 보다 구체적으로, 제2 봉지층(ENC2)은, 예를 들어, 감광성 폴리이미드(photosensitive polyimide, PSPI), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀계 폴리머(phenolic polymer), 및 benzocyclobutene계 폴리머(BCB) 중에서 적어도 하나를 포함할 수 있다.
씨드층(SD)은 제2 비아홀(VH2)에 의해 노출되는 제3 도전 패턴(435)의 상면(435t), 제2 봉지층(ENC2)의 측벽(ENC2s) 및 제2 봉지층(ENC2)의 상면의 일부를 컨포말하게 덮을 수 있다. 씨드층(SD)은 제2 봉지층(ENC2)을 사이에 두고 제1 봉지층(ENC1)과 이격될 수 있다. 씨드층(SD)의 측벽으로 둘러싸인 공간은 제3 비아홀(VH3)로 정의될 수 있다. 이때, 씨드층(SD)의 측벽은 제2 봉지층(ENC2)과 접촉하지 않는 면일 수 있다. 제3 비아홀(VH3)의 하면은 제3 도전 패턴(435)의 상면(435t)과 제2 방향(D2)으로 서로 이격될 수 있다. 동일한 레벨에서 비교할 때, 제3 비아홀(VH3)의 직경은 제2 비아홀(VH2)의 직경보다 작을 수 있다. 씨드층(SD)은 상부 도전 비아(501) 및 상부 도전 패드(503)와 제2 봉지층(ENC2) 사이에 개재될 수 있다. 씨드층(SD)은 이후 상부 도전 비아(501) 및 상부 도전 패드(503)의 형성을 도울 수 있다. 보다 구체적으로, 씨드층(SD)은 도금의 균일성을 증가시키고, 초기 핵 생성 자리(nucleation site)의 역할을 할 수 있다. 씨드층(SD)은, 예를 들어, 구리(Cu), 니켈(Ni), 은(Ag), 금(Au), 알루미늄(Al), 텅스텐(W), 백금(Pt), 팔라듐(Pd) 및 이들의 합금 중 적어도 어느 하나를 포함할 수 있다. 씨드층(SD)은 바람직하게는 백금(Pt)을 포함할 수 있다.
씨드층(SD) 상에 상부 도전 비아(501) 및 상부 도전 패드(503)가 제공될 수 있다. 도전 비아(501)는 제3 비아홀(VH3)을 채울 수 있다. 도전 비아(501)는 제2 방향(D2)으로 갈수록 제1 방향(D1)으로의 폭이 커질 수 있다. 상부 도전 패드(503)는 상부 도전 비아(501) 및 씨드층(SD) 상에 제공되며, 제1 방향(D1)으로 연장될 수 있다. 또한, 상부 도전 패드(503)의 상면의 일부는 상부 절연층(600)의 개구(601)에 의해 노출될 수 있다. 상부 도전 비아(501) 및 상부 도전 패드(503)는, 예를 들어, 구리(Cu), 구리 합금 또는 알루미늄(Al)을 포함할 수 있다.
비아 구조체(VS)의 측벽(VSs)의 프로파일에 대해 상세히 설명한다. 비아 구조체(VS)의 측벽(VSs)은 제1 면(S1), 제2 면(S2) 및 제3 면(S3)을 가질 수 있다. 보다 구체적으로, 제1 면(S1)은 제3 도전 패턴(435)의 상면(435t)에 대하여 기울어진 면일 수 있다. 제2 면(S2)은 제3 도전 패턴(435)의 상면(435t) 및 제1 면(S1) 각각에 대하여 기울어진 면일 수 있다. 제2 면(S2)과 제3 도전 패턴(435)의 상면(435t)이 이루는 예각은 0도보다 클 수 있다. 제1 면(S1)과 제3 도전 패턴(435)의 상면(435t)이 이루는 예각은 제2 면(S2)과 제3 도전 패턴(435)의 상면(435t)이 이루는 예각보다 클 수 있다. 제3 면(S3)은 제3 도전 패턴(435)의 상면(435t) 및 상부 도전 패드(503)가 연장되는 제1 방향(D1)과 실질적으로 나란할 수 있다.
비아 구조체(VS)의 측벽(VSs)은 제2 봉지층(ENC2)을 사이에 두고 제1 봉지층(ENC1)과 서로 이격될 수 있다. 제1 비아홀(VH1) 내부에서, 제1 면(S1)과 제1 봉지층(ENC1)이 제1 방향(D1)으로 이격되는 거리는 제2 봉지층(ENC2)의 제1 방향(D1)으로의 폭(W1, W2)과 동일할 수 있다. 즉, 제1 비아홀(VH1) 내부에서, 제1 면(S1)과 제1 봉지층(ENC1)이 제1 방향(D1)으로 이격되는 거리는 일정할 수 있다. 또한, 제3 면(S3)과 제1 봉지층(ENC1)이 제2 방향(D2)으로 이격되는 거리는 일정할 수 있다. 다만, 제2 면(S2)과 제1 봉지층(ENC1)이 서로 이격되는 거리는 일정하지 않을 수 있다. 일 예로, 제1 봉지층(ENC1)의 모서리 부분은 제2 면(S2)과 가장 가까울 수 있다.
본 발명의 실시예에 따른 비아 구조체(VS)는 제3 도전 패턴(435)의 상면(435t)에 대하여 서로 다른 기울기를 갖는 제1 면(S1) 및 제2 면(S2)을 갖는 것으로 인하여, 단면적이 증가하고 이에 따라 전기 저항이 감소될 수 있다. 또한, 비아 구조체(VS)는 상부 도전 비아(501)과 상부 도전 패드(503)의 접촉 부분에서 응력이 분산될 수 있고 이에 따라 접촉 부분에서의 크랙(crack) 발생이 방지될 수 있다. 즉, 본 발명의 실시예에 따른 비아 구조체(VS)를 통해 반도체 패키지의 전기적 특성 및 신뢰성이 보다 개선될 수 있다.
본 발명의 실시예에 따른 비아 구조체(VS)는, 도시된 바와 다른 구조의 반도체 패키지에 다양하게 적용될 수 있다. 특히, 본 발명의 실시예에 따른 비아 구조체(VS)는 ABF(Ajinomoto build-up film)를 몰딩 부재로 사용하는 반도체 패키지에 다양하게 적용될 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 패키지의 비아 구조체의 일부분을 설명하기 위한 확대도로, 도 2의 B 부분에 대응된다.
도 3을 참조하면, 제1 봉지층(ENC1)의 측벽(ENC1s) 및 제2 봉지층(ENC2)의 측벽(ENC2s)을 비교할 수 있다. 제1 봉지층(ENC1)의 측벽(ENC1s) 및 제2 봉지층(ENC2)의 측벽(ENC2s)은 각각 오목부들(DT1, DT2)을 포함할 수 있다. 제1 봉지층(ENC1)의 측벽(ENC1s)의 오목부들(DT1)의 평균 깊이는 제2 봉지층(ENC2)의 측벽(ENC2s)의 오목부들(DT2)의 평균 깊이보다 클 수 있다. 또한, 제1 봉지층(ENC1)의 필러들(FL) 중 일부는 제1 봉지층(ENC1)의 측벽(ENC1s)으로부터 돌출된 돌출부(FLp)를 포함할 수 있다. 이에 따라, 제1 봉지층(ENC1)의 측벽(ENC1s)의 표면 거칠기(surface roughness)는 제2 봉지층(ENC2)의 측벽(ENC2s)의 표면 거칠기보다 클 수 있다.
도 4 내지 도 10은 본 발명의 실시예에 따른 반도체 패키지의 비아 구조체의 제조 방법을 설명하기 위한 확대도들로, 도 1의 A 부분에 대응된다.
도 4를 참조하면, 제2 매립 절연층(431)의 상면 및 제3 도전 패턴(435)의 상면(435t) 상에 제1 유전층(DL1)이 형성될 수 있다. 제1 유전층(DL1)은 제3 도전 패턴(435)의 상면(435t)을 완전히 덮을 수 있다. 제1 유전층(DL1)은, 일 예로, 절연 수지(RS) 및 절연 수지(RS) 내부의 복수 개의 필러들(FL)을 포함할 수 있다.
도 4 및 도 5를 참조하면, 제1 유전층(DL1)이 가공되어 제1 비아홀(VH1)을 갖는 제1 봉지층(ENC1)이 형성될 수 있다. 제1 유전층(DL1)을 가공하는 것은 레이저 가공에 의해 수행될 수 있다. 보다 구체적으로, 제1 유전층(DL1)을 가공하는 것은, 예를 들어, 드릴링(drilling) 공정, 레이저 어블레이션(laser ablation) 공정 또는 레이저 커팅(laser cutting)과 같은 식각 공정에 의해 수행될 수 있다. 이때, 제1 유전층(DL1)에 대한 레이저 가공 위치(즉, 제1 비아홀(VH1)의 형성 위치)를 결정하기 위해, 미리 설정된(predetermined) 정합 알고리즘(alignment algorithm)이 이용될 수 있다.
제1 비아홀(VH1)은 제3 도전 패턴(435)의 상면(435t)의 일부와 제1 봉지층(ENC1)의 측벽(ENC1s)에 의해 정의될 수 있다. 제1 비아홀(VH1)에 의해 제3 도전 패턴(435)의 상면(435t)의 일부가 노출될 수 있다. 제1 봉지층(ENC1)의 측벽(ENC1s)은 제3 도전 패턴(435)의 상면(435t)에 대하여 기울기를 가질 수 있다. 즉, 제1 비아홀(VH1)의 제1 방향(D1)으로의 폭은 제2 방향(D2)으로 갈수록 증가할 수 있다. 제1 봉지층(ENC1)의 측벽(ENC1s)의 기울기는 실질적으로 일정할 수 있다. 즉, 제1 봉지층(ENC1)은 제1 비아홀(VH1)의 상부에서 하나의 모서리를 가질 수 있다.
제1 봉지층(ENC1)이 형성된 이후, 제3 도전 패턴(435)의 상면(435t)의 일부와 제1 봉지층(ENC1)의 측벽(ENC1s)에 대하여 디스미어(desmear) 공정이 더 수행될 수 있다. 디스미어 공정을 통해, 제3 도전 패턴(435)의 상면(435t)에 남은 제1 유전층(DL1)의 잔류물들이 제거될 수 있다. 또한, 디스미어 공정을 통해, 제1 봉지층(ENC1)의 측벽(ENC1s)으로부터 돌출된 필러들(FL)의 일부가 제거될 수 있다. 다만, 디스미어 공정 이후에도 제1 봉지층(ENC1)의 필러들(FL) 중 일부는 제1 봉지층(ENC1)의 측벽(ENC1s)으로부터 돌출된 돌출부(FLp)를 포함할 수 있다. 디스미어 공정을 통해, 도 3과 같은 제1 봉지층(ENC1)의 측벽(ENC1s)의 표면 거칠기가 형성될 수 있다.
도 6을 참조하면, 제3 도전 패턴(435) 및 제1 봉지층(ENC1) 상에 제2 유전층(DL2)이 형성될 수 있다. 제2 유전층(DL2)은 감광성 물질을 포함할 수 있다. 즉, 제2 유전층(DL2)은 감광 물질층일 수 있다. 제2 유전층(DL2)은 제1 비아홀(VH1)을 채울 수 있다. 제2 유전층(DL2)의 상면(DL2t)은 일부 영역에서 오목할 수 있다. 제2 유전층(DL2)의 상면(DL2t)이 오목한 영역은 제1 비아홀(VH1)과 제2 방향(D2)으로 중첩되는 영역일 수 있다. 제2 유전층(DL2)은 코팅 공정에 의해 형성될 수 있다.
이후, 제2 유전층(DL2)의 일부 영역에 노광 공정이 수행될 수 있다. 제2 유전층(DL2)의 노광 영역(PLR)은 제1 비아홀(VH1) 내부의 특정 영역일 수 있다. 즉, 제1 비아홀(VH1) 내부의 특정 영역에 레이저 광(DIL)이 입사될 수 있다. 노광 영역(PLR)의 측면(PLRs)은 제1 봉지층(ENC1)의 측벽(ENC1s)으로부터 이격될 수 있다. 노광 영역(PLR)의 측면(PLRs)은 제3 도전 패턴(435)의 상면(435t)에 대하여 기울기를 가질 수 있다. 노광 영역(PLR)의 측면(PLRs)의 기울기는 제1 봉지층(ENC1)의 측벽(ENC1s)의 기울기와 실질적으로 동일할 수 있다.
노광 공정은, 예를 들어, LDI(laser direct imaging) 노광기 또는 UVDI(ultraviolet direct imaging) 노광기에 의해 수행될 수 있다. LDI 노광기 또는 UVDI 노광기에 의한 노광 공정은 포토마스크 없이 수행될 수 있다. 보다 구체적으로, LDI 노광기 또는 UVDI 노광기는 포토마스크 없이 미리 설정된 좌표에 따라 노광 영역을 결정할 수 있다. 이때, 노광 영역을 결정하기 위해, 도 5에서 제1 비아홀(VH1)을 형성할 때 이용한 정합 알고리즘과 실질적으로 동일한 정합 알고리즘이 이용될 수 있다. LDI 노광기 또는 UVDI 노광기를 사용하는 노광 공정은, 포토마스크를 사용하는 일반적인 노광 공정에 비하여 속도가 빠르고, 정밀도가 높으며, 정합성이 우수할 수 있다. 반도체 패키지를 포함하는 웨이퍼(또는 패널)에 대한 열처리 과정에서 웨이퍼의 가장자리가 수축 또는 팽창될 수 있는데, LDI 노광기 또는 UVDI 노광기는 수축 또는 팽창된 웨이퍼에 맞추어 노광 영역을 설정할 수 있어서 정합성이 우수할 수 있다. 또한, LDI 노광기 또는 UVDI 노광기를 사용하는 노광 공정은 제1 비아홀(VH1)을 형성하는 레이저 가공 시의 정합 알고리즘과 동일한 정합 알고리즘을 이용하여 정합성을 더 향상시킬 수 있다.
LDI 노광기는 단일 파장 레이저를 이용할 수 있다. 예를 들어, LDI 노광기에 이용되는 레이저 광(DIL)의 파장은 380nm 내지 420nm 범위에서 선택될 수 있다. 한편, UVDI 노광기에 이용되는 레이저 광(DIL)은 파장 대역을 가질 수 있다. 예를 들어, UVDI 노광기는 300nm 내지 500nm의 파장 대역을 갖는 레이저 광(DIL)을 이용할 수 있다. 또한, 예를 들어, UVDI 노광기에 이용되는 레이저 광(DIL)은 파장 대역 가운데 특정 파장에서 피크를 가질 수 있다. 다시 도 2를 참조하면, 노광 공정에서 사용하는 레이저 광(DIL)의 파장 및 세기에 따라, 이후 형성되는 비아 구조체(VS)의 측벽(VSs)의 프로파일이 제어될 수 있다. 이하, 도 6 내지 도 10는 LDI 노광기에 의해 노광 공정이 수행된 경우를 나타내고, 도 11은 UVDI 노광기에 의해 노광 공정이 수행된 경우를 나타낸다.
도 6 및 도 7을 참조하면, 노광 공정이 수행된 제2 유전층(DL2)을 현상(develop)하여 제2 비아홀(VH2)을 갖는 제2 봉지층(ENC2)이 형성될 수 있다. 제2 봉지층(ENC2)의 측벽(ENC2s)은 도 6에 도시된 노광 영역(PLR)의 측면(PLRs)과 실질적으로 일치할 수 있다. 제2 비아홀(VH2)은 제3 도전 패턴(435)의 상면(435t)의 일부와 제2 봉지층(ENC2)의 측벽(ENC2s)에 의해 정의될 수 있다. 제2 비아홀(VH2)에 의해 제3 도전 패턴(435)의 상면(435t)의 일부가 노출될 수 있다. 제2 봉지층(ENC2)의 측벽(ENC2s)은 제3 도전 패턴(435)의 상면(435t)에 대하여 기울기를 가질 수 있다. 즉, 제2 비아홀(VH2)의 제1 방향(D1)으로의 폭은 제2 방향(D2)으로 갈수록 증가할 수 있다. 제2 비아홀(VH2)의 중심축은 제1 비아홀(VH1)의 중심축과 실질적으로 동일할 수 있다. 이에 따라, 제1 비아홀(VH1) 내부에서, 제2 봉지층(ENC2)의 제1 방향(D1)으로의 폭(W1, W2)은 실질적으로 일정할 수 있다. LDI 노광기 또는 UVDI 노광기를 이용하는 노광 공정으로 인하여, 제2 봉지층(ENC2)의 제1 방향(D1)으로의 폭(W1, W2)을 최소화할 수 있다. 이에 따라, 이후 형성되는 비아 구조체(VS, 도 2 참조)의 위치 설계의 자유도가 높아질 수 있으며, 제2 봉지층(ENC2)의 측벽(ENC2s)에서의 크랙 발생이 방지될 수 있다.
제2 봉지층(ENC2)의 측벽(ENC2s)은 제3 도전 패턴(435)의 상면(435t)에 대하여 서로 다른 기울기를 가지는 면들을 가질 수 있다. 보다 구체적으로, 제1 면(S1)은 제3 도전 패턴(435)의 상면(435t)에 대하여 기울어진 면이고, 제2 면(S2)은 제3 도전 패턴(435)의 상면(435t) 및 제1 면(S1) 각각에 대하여 기울어진 면일 수 있다. 제2 면(S2)과 제3 도전 패턴(435)의 상면(435t)이 이루는 예각은 0도보다 클 수 있다. 제1 면(S1)과 제3 도전 패턴(435)의 상면(435t)이 이루는 예각은 제2 면(S2)과 제3 도전 패턴(435)의 상면(435t)이 이루는 예각보다 클 수 있다. 즉, 제2 봉지층(ENC2)은 제2 비아홀(VH2) 내부에서 두 개의 모서리를 가질 수 있다. 제2 면(S2)의 기울기는, 도 6에서, 제2 유전층(DL2)의 상면(DL2t)의 일부가 오목한 것에 기인할 수 있다. 또한, 제2 봉지층(ENC2)의 상면은 제3 면(S3)으로 정의될 수 있다. 제3 면(S3)은 제3 도전 패턴(435)의 상면(435t)이 연장되는 제1 방향(D1)과 실질적으로 나란할 수 있다.
제2 봉지층(ENC2)이 형성된 이후, 제3 도전 패턴(435)의 상면(435t)의 일부에 대하여 플라즈마 처리 공정이 더 수행될 수 있다. 플라즈마 처리 공정을 통해서 제3 도전 패턴(435)의 상면(435t)에 남은 제2 유전층(DL2)의 잔류물들이 제거될 수 있다.
도 8을 참조하면, 제3 도전 패턴(435)의 상면(435t), 제2 봉지층(ENC2)의 측벽(ENC2s) 및 상면을 컨포말하게 덮는 씨드 금속층(PSD)이 형성될 수 있다. 씨드 금속층(PSD)으로 둘러싸인 공간은 제3 비아홀(VH3)로 정의될 수 있다. 씨드 금속층(PSD)의 두께는 실질적으로 일정할 수 있다. 이에 따라, 씨드 금속층(PSD)의 측벽의 프로파일은 제2 봉지층(ENC2)의 측벽(ENC2s)의 프로파일과 실질적으로 동일할 수 있다. 씨드 금속층(PSD)은, 예를 들어, 스퍼터링(sputtering) 공정을 통해 형성될 수 있다. 스퍼터링 공정에 의해 씨드 금속층(PSD)을 형성하는 것은 박막화가 용이하여 미세 패턴을 구현하는데 유리할 수 있다. 또한, 스퍼터링 공정은 유해 물질을 사용하지 않아 친환경적일 수 있다.
도 9를 참조하면, 제3 비아홀(VH3) 외부의 씨드 금속층(PSD) 상에 포토레지스트 패턴(PR)이 형성될 수 있다. 오픈홀(OP)은 포토레지스트 패턴(PR)으로 둘러싸일 수 있다. 오픈홀(OP)을 통해 도전 물질(CM)이 제3 비아홀(VH3) 내부 및 외부에 채워질 수 있다. 포토레지스트 패턴(PR)은 포토 리소그래피 공정을 통해 형성될 수 있다. 또한, 도전 물질(CM)은 도금 공정을 통해 씨드 금속층(PSD) 상에 형성될 수 있다. 도금 공정은, 예를 들어, 전해 도금(electroplating) 방법 또는 무전해 도금(electroless plating) 방법으로 수행될 수 있다. 씨드 금속층(PSD) 및 도전 물질(CM)은 제2 비아홀(VH2)을 완전히 채울 수 있다. 씨드 금속층(PSD)은 도전 물질(CM)의 성장을 도울 수 있다. 도전 물질(CM)의 상면은 씨드 금속층(PSD)의 최상면보다 높은 레벨에 위치할 수 있다. 또한, 도전 물질(CM)의 상면은 포토레지스트 패턴(PR)의 상면보다 낮은 레벨에 위치할 수 있다. 도전 물질(CM)의 형성이 완료된 이후, 포토레지스트 패턴(PR)은 제거될 수 있다.
도 9 및 도 10을 참조하면, 도전 물질(CM)의 상면의 일부 및 씨드 금속층(PSD)의 일부가 식각되어, 비아 구조체(VS)가 형성될 수 있다. 비아 구조체(VS)는 씨드층(SD), 상부 도전 비아(501) 및 상부 도전 패드(503)를 포함할 수 있다. 비아 구조체(VS)에서, 상부 도전 패드(503)는 씨드층(SD)과 제2 방향(D2)으로 완전히 중첩될 수 있다. 비아 구조체(VS)의 측벽(VSs)의 프로파일은 씨드층(SD)의 프로파일 및 제2 봉지층(ENC2)의 측벽(ENC2s)의 프로파일과 실질적으로 동일할 수 있다. 보다 구체적으로, 비아 구조체(VS)의 측벽(VSs)은 제3 도전 패턴(435)의 상면(435t)에 대하여 서로 다른 기울기를 갖는 제1 면(S1) 및 제2 면(S2), 및 제2 봉지층(ENC2)의 상면 상의 제3 면(S3)을 가질 수 있다.
다시 도 2를 참조하면, 제2 봉지층(ENC2) 및 비아 구조체(VS) 상에 상부 절연층(600)이 형성될 수 있다. 이때, 상부 절연층(600)의 일부가 패터닝되어, 상부 도전 패드(503)의 일부를 노출시키는 개구(601)가 형성될 수 있다. 상부 절연층(600)의 개구(601)의 제1 방향(D1)으로의 폭은 제2 방향(D2)으로 갈수록 증가할 수 있다.
도 11은 본 발명의 실시예에 따른 반도체 패키지의 비아 구조체를 설명하기 위한 확대도로, 도 1의 A 부분에 대응된다. 설명의 편의를 위하여, 앞서 도 1 내지 도 10을 참조하여 설명한 것과 실질적으로 동일한 사항에 대해서는 설명을 생략한다.
도 11을 참조하면, 비아 구조체(VS)의 측벽(VSs)은 제1 면(S1), 제2 면(S2c) 및 제3 면(S3)을 가질 수 있다. 보다 구체적으로, 제1 면(S1)은 제3 도전 패턴(435)의 상면(435t)에 대하여 기울어진 면일 수 있다. 이때, 제1 면(S1)의 기울기는 실질적으로 일정할 수 있다. 제3 면(S3)은 제3 도전 패턴(435)의 상면(435t) 및 상부 도전 패드(503)가 연장되는 제1 방향(D1)과 실질적으로 나란할 수 있다.
제2 면(S2c)은 제1 면(S1) 및 제3 면(S3)과 연결되는 곡면일 수 있다. 도 11에 따른 단면적 관점에서, 제2 면(S2c)은 곡선 프로파일(curved profile)을 가질 수 있다. 제2 면(S2c)의 곡률(curvature)은 제1 봉지층(ENC1)의 모서리 부분의 곡률보다 작을 수 있다. 제2 면(S2c)이 곡선 프로파일을 갖는 것은 도 6에서 파장 대역을 갖는 UVDI 노광기에 의한 노광 공정이 수행된 경우에 해당할 수 있다. 보다 구체적으로, 넓은 파장 대역을 갖는 레이저 광에 의해 제2 봉지층(ENC2)의 측벽(ENC2s)이 곡면으로 형성될 수 있고, 이에 따라 비아 구조체(VS)의 측벽(VSs)의 일부가 곡면으로 형성될 수 있다.
도 12는 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 설명의 편의를 위하여, 앞서 도 1 내지 도 11을 참조하여 설명한 것과 실질적으로 동일한 사항에 대해서는 설명을 생략한다.
도 12를 참조하면, 본 발명의 실시예에 따른 반도체 패키지는 패키지 온 패키지(Package on Package, PoP) 구조를 가질 수 있다. 즉, 도 1에서 설명하는 제1 반도체 패키지(10)의 상부에 제2 반도체 패키지(20)가 더 제공될 수 있다.
제2 반도체 패키지(20)는 상부 기판(700), 제1 상부 반도체 칩(810), 제2 상부 반도체 칩(830), 제1 및 제2 상부 반도체 칩들(810, 830)을 덮는 상부 몰딩층(850)을 포함할 수 있다. 예를 들어, 상부 몰딩층(850)은 제1 반도체 패키지(10)의 몰딩층(500)과 실질적으로 동일한 절연 물질을 포함할 수 있다.
상부 기판(700)은 제1 반도체 패키지(10)의 상부 절연층(600)과 제2 방향(D2)으로 서로 이격될 수 있다. 상부 기판(700) 상에 제4 도전 패턴(730) 및 제5 도전 패턴(750)이 제공될 수 있다. 제4 도전 패턴(730)은 상부 기판(700)의 하면 상에 제공될 수 있으며, 도전 물질을 포함하는 패키지 연결 수단(710)을 통해 제1 반도체 패키지(10)의 상부 도전 패드(503)와 전기적으로 연결될 수 있다. 패키지 연결 수단(710)은, 일 예로, 솔더 볼일 수 있다. 또한, 제5 도전 패턴(750)은 상부 기판(700)의 상면 상에 제공될 수 있다. 제5 도전 패턴(750)은 제1 와이어(811)를 통해 제1 상부 반도체 칩(810)과 전기적으로 연결될 수 있고, 제2 와이어(831)를 통해 제2 상부 반도체 칩(830)과 전기적으로 연결될 수 있다. 다만, 이는 예시적인 것일 뿐, 제5 도전 패턴(750)과 제1 및 제2 상부 반도체 칩들(810, 830)은 다양한 방법을 통해 전기적으로 연결될 수 있다.
도시된 바와 달리, 제1 반도체 패키지(10)와 제2 반도체 패키지(20) 사이에 추가적인 인터포저 기판이 더 제공될 수 있다. 또한, 도시된 바와 달리, 상부 기판(700)과 제1 상부 반도체 칩(810) 사이, 제1 상부 반도체 칩(810)과 제2 상부 반도체 칩(830) 사이에 각각 접착층이 더 제공될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 적어도 하나 이상의 재배선층을 포함하는 제1 기판을 형성하는 것;
    상기 제1 기판 상에 반도체 칩 및 배선층들을 포함하는 제2 기판을 제공하여, 상기 반도체 칩을 상기 재배선층과 전기적으로 연결시키는 것;
    상기 제2 기판을 덮는 제1 봉지층을 형성하는 것; 및
    상기 제1 봉지층을 관통하는 비아 구조체를 형성하는 것을 포함하되,
    상기 비아 구조체를 형성하는 것은:
    상기 제1 봉지층 내에 제1 비아홀을 형성하는 것;
    상기 제1 비아홀 내에 제공되며, 상기 제1 봉지층의 상면을 덮는 감광 물질층을 형성하는 것;
    상기 제1 비아홀 내의 상기 감광 물질층을 노광 및 현상하여 제2 비아홀을 갖는 제2 봉지층을 형성하는 것; 및
    상기 제2 비아홀의 내부를 도전 물질로 채우는 것을 포함하고,
    상기 제1 봉지층의 측벽의 표면 거칠기는 제2 봉지층의 측벽의 표면 거칠기보다 큰 반도체 패키지의 제조 방법.
  2. 제 1 항에 있어서,
    상기 비아 구조체는 씨드층을 포함하고,
    상기 제2 봉지층을 형성하는 것과 상기 도전 물질을 채우는 것 사이에 씨드층을 형성하는 것을 더 포함하는 반도체 패키지의 제조 방법.
  3. 제 2 항에 있어서,
    상기 씨드층을 형성하는 것은 스퍼터링 공정으로 수행되는 반도체 패키지의 제조 방법.
  4. 제 2 항에 있어서,
    상기 씨드층은 상기 제2 비아홀에 의해 노출되는 상기 배선층들 중 하나의 상면, 상기 제2 봉지층의 측벽 및 상기 제2 봉지층의 상면을 컨포말하게 덮는 반도체 패키지의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제1 봉지층은 절연 수지 및 상기 절연 수지 내부의 필러들을 포함하는 반도체 패키지의 제조 방법.
  6. 제 1 항에 있어서,
    제2 봉지층은 감광성 절연(Photo Imagable Dielectric) 수지를 포함하는 반도체 패키지의 제조 방법.
  7. 제 1 항에 있어서,
    상기 감광 물질층을 노광하는 것은 LDI(laser direct imaging) 노광기 또는 UVDI(ultraviolet direct imaging) 노광기에 의한 노광 공정을 통해 수행되는 반도체 패키지의 제조 방법.
  8. 제 7 항에 있어서,
    상기 LDI 노광기는 380nm 내지 420nm 범위에서 선택된 단일 파장 레이저를 이용하는 반도체 패키지의 제조 방법.
  9. 제 7 항에 있어서,
    상기 UVDI 노광기는 300nm 내지 500nm의 파장 대역을 갖는 레이저를 이용하는 반도체 패키지의 제조 방법.
  10. 언더 범프 금속층을 포함하는 하부 절연층;
    상기 하부 절연층의 하면 상에 제공되며, 상기 언더 범프 금속층과 연결되는 솔더 볼;
    상기 하부 절연층의 상면 상에 제공되며, 적어도 하나 이상의 재배선층을 포함하는 제1 기판;
    상기 재배선층과 전기적으로 연결되는 반도체 칩 및 복수 개의 배선층들을 포함하는 제2 기판으로서, 상기 제2 기판은 상기 반도체 칩을 둘러싸는 영역에서 상기 재배선층을 노출시키는 관통홀을 갖는 것;
    상기 기판을 덮으며, 일부 영역에서 제1 비아홀을 갖는 제1 봉지층;
    상기 제1 봉지층을 덮으며, 상기 제1 비아홀 내부의 제2 비아홀을 갖는 제2 봉지층;
    상기 제2 비아홀의 내부를 채우는 비아 구조체; 및
    상기 비아 구조체의 일부 및 상기 제1 봉지층의 상면을 덮는 상부 절연층을 포함하되,
    상기 제1 봉지층은 상기 관통홀을 채우고,
    상기 제2 비아홀의 직경은 상기 제1 비아홀의 직경보다 작고,
    상기 비아 구조체의 측벽은 상기 제2 기판의 상면에 대하여 기울어진 제1 면, 및 상기 제2 기판의 상면 및 상기 제1 면 각각에 대하여 기울어진 제2 면을 갖는 반도체 패키지.
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