KR20140119522A - 패키지-온-패키지 구조를 갖는 반도체 패키지 - Google Patents

패키지-온-패키지 구조를 갖는 반도체 패키지 Download PDF

Info

Publication number
KR20140119522A
KR20140119522A KR1020130035310A KR20130035310A KR20140119522A KR 20140119522 A KR20140119522 A KR 20140119522A KR 1020130035310 A KR1020130035310 A KR 1020130035310A KR 20130035310 A KR20130035310 A KR 20130035310A KR 20140119522 A KR20140119522 A KR 20140119522A
Authority
KR
South Korea
Prior art keywords
package
substrate
semiconductor chip
pads
chip
Prior art date
Application number
KR1020130035310A
Other languages
English (en)
Inventor
황태주
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130035310A priority Critical patent/KR20140119522A/ko
Priority to US14/178,747 priority patent/US20140291830A1/en
Publication of KR20140119522A publication Critical patent/KR20140119522A/ko
Priority to US15/160,143 priority patent/US10141289B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 패키지-온-패키지 타입의 반도체 패키지에 관한 것으로, 하부 패키지 상에 하부 반도체 칩이 배치된 하부 패키지, 그리고 기판 패드들을 갖는 상부 패키지 기판 상에 칩 패드들을 갖는 상부 반도체 칩이 배치된 상기 하부 패키지 상에 적층된 상부 패키지를 포함한다. 상기 칩 패드들은 제1 피치를 가지며 상기 기판 패드들은 상기 제1 피치보다 큰 제2 피치를 가진다. 상기 상부 패키지 기판은 상기 기판 패드들과 상기 칩 패드들을 전기적으로 연결하는 연결배선들을 갖는다.

Description

패키지-온-패키지 구조를 갖는 반도체 패키지{SEMICONDUCTOR PACKAGE HAVING PACKAGE ON PACKAGE STRUCTURE}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 패키지-온-패키지 구조를 갖는 반도체 패키지에 관한 것이다.
반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고용량, 박형화, 소형화에 대한 수요가 많아져 이에 관련된 다양한 패키지 기술이 속속 등장하고 있다. 그 중의 하나가 여러 가지 반도체 칩을 수직 적층시켜 고밀도 칩 적층을 구현할 수 있는 패키지 기술이다. 이 기술은 하나의 반도체 칩으로 구성된 일반적인 패키지보다 적은 면적에 다양한 기능을 가진 반도체 칩들을 집적시킬 수 있다는 장점을 가질 수 있다.
그런데, 복수개의 반도체 칩을 적층하는 패키지 기술은 하나의 반도체 칩으로 패키징하는 것에 비해 상대적으로 수율 하락의 가능성이 더 크다. 수율 하락 문제를 해결하면서도 고밀도 칩 적층을 구현할 수 있는 것으로서 패키지 위에 패키지를 적층시키는 이른바 패키지 온 패키지(POP) 기술이 제안되었다. 패키지 온 패키지 기술은 이미 각각의 반도체 패키지가 테스트를 마친 양품이기 때문에 최종 제품에서 불량 발생률을 줄일 수 있는 장점이 있다. 이러한 패키지 온 패키지 타입의 반도체 패키지는 전자 휴대기기의 소형화, 모바일 제품의 기능 다양화를 만족하기 위해 사용될 수 있다.
이와 달리, 서로 다른 반도체 칩들을 하나의 패키지로 제조한 시스템-인-패키지(SIP) 구조는 수율이 떨어질 수 있고 반도체 칩의 선택이 제한될 수 있다. 그러나, 패키지-온-패키지(POP) 구조는 반도체 칩의 선택이 자유롭다는 장점이 있다. 상술한 바와 같은 장점을 가지는 패키지 온 패키지 타입의 반도체 패키지를 더 개선시키는 노력이 필요할 것이다.
본 발명은 종래 기술에서의 필요성 내지 요구에 부응하기 위하여 안출된 것으로, 본 발명의 목적은 기계적 및/또는 전기적 특성을 개선할 수 있는 패키지-온-패키지 구조를 갖는 반도체 패키지를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 패키지-온-패키지 구조를 갖는 반도체 패키지는 미세 피치를 위한 인터포저없이 작은 피치를 큰 피치로 확장할 수 있는 것을 특징으로 한다. 본 발명은 패키지 기판과 반도체 칩을 마이크로범프나 관통전극없이 직접적으로 전기적으로 연결하는 것을 다른 특징으로 한다. 본 발명은 패키지 기판과 패키지 기판 사이에 간격이 없는 것을 또 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 패키지는: 하부 패키지 상에 하부 반도체 칩이 배치된 하부 패키지; 그리고 기판 패드들을 갖는 상부 패키지 기판 상에 칩 패드들을 갖는 상부 반도체 칩이 배치된, 상기 하부 패키지 상에 적층된 상부 패키지를 포함하고, 상기 칩 패드들은 제1 피치를 가지며 상기 기판 패드들은 상기 제1 피치보다 큰 제2 피치를 가지며, 상기 상부 패키지 기판은 상기 기판 패드들과 상기 칩 패드들을 전기적으로 연결하는 연결배선들을 가질 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 상부 패키지와 상기 하부 패키지 사이에 배치되고, 상기 상부 패키지와 상기 하부 패키지를 전기적으로 연결하는 연결단자들을 더 포함할 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 하부 패키지는: 상기 하부 반도체 칩을 감싸는 하부 몰딩막; 그리고 상기 하부 몰딩막 상에 배치되어 상기 연결단자들과 전기적으로 연결된 연결패턴들을 더 포함할 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 하부 몰딩막은 상기 하부 패키지 기판의 일부를 개방하는 오프닝을 포함하고, 상기 연결패턴들은 상기 오프닝의 내부로 연장되어 상기 하부 패키지 기판과 전기적으로 연결될 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 오프닝은 상기 하부 반도체 칩의 측면을 따라 배치된 라인형 트렌치 혹은 복수개의 홀을 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 다른 실시예에 따른 반도체 패키지는: 하부 패키지 기판, 상기 하부 패키지 기판 상에 실장된 하부 반도체 칩, 상기 하부 반도체 칩을 몰딩하는 하부 몰딩막, 그리고 상기 하부 몰딩막 상에 배치되고 상기 하부 몰딩막을 관통하여 상기 하부 패키지 기판과 전기적으로 연결된 연결패턴들을 포함하는 하부 패키지; 기판 패드들을 갖는 상부 패키지 기판, 그리고 상기 기판 패드들에 비해 작은 피치의 칩 패드들을 가지며 상기 상부 패키지 기판 상에 실장된 상부 반도체 칩을 포함하는, 상기 하부 패키지 상에 적층된 상부 패키지; 그리고 상기 하부 패키지와 상기 상부 패키지 사이에 배치되어 상기 상부 패키지와 상기 하부 패키지를 전기적으로 연결하는 연결단자들을 포함하고, 상기 상부 패키지 기판은 상기 기판 패드들과 상기 칩 패드들 간의 전기적 경로를 제공하는 연결배선들을 포함하고, 그리고 상기 연결배선들은 상기 칩 패드들의 상기 작은 피치를 상기 기판 패드들의 큰 피치로 확장시켜 상기 상부 반도체 칩을 상기 하부 패키지 기판에 전기적으로 연결할 수 있다.
다른 실시예의 반도체 패키지에 있어서, 상기 하부 패키지 기판은 상기 연결패턴들과 전기적으로 연결된 회로패턴들을 포함하고, 상기 하부 몰딩막은 상기 하부 반도체 칩의 측면으로부터 이격되고 상기 회로패턴들을 개방하는 상기 하부 몰딩막을 수직 관통하는 오프닝을 포함하고, 그리고 상기 연결패턴들은 상기 오프닝을 통해 상기 하부 패키지 기판을 향해 연장되어 상기 회로패턴들과 전기적으로 연결될 수 있다.
다른 실시예의 반도체 패키지에 있어서, 상기 상부 반도체 칩은 그 상면이 상기 상부 패키지 기판을 바라보도록 상기 상부 패키지 기판 상에 배치되고, 상기 상부 반도체 칩의 상면은 상기 상부 패키지 기판에 직접 접촉할 수 있다.
다른 실시예의 반도체 패키지에 있어서, 상기 하부 패키지는 상기 하부 반도체 칩과 상기 하부 패키지 기판 사이에 배치된 내부단자들을 더 포함하고, 상기 하부 반도체 칩은 그 상면이 상기 하부 패키지 기판을 바라보도록 상기 하부 패키지 기판 상에 배치되어 상기 내부단자들을 매개로 상기 하부 패키지 기판과 전기적으로 연결될 수 있다.
다른 실시예의 반도체 패키지에 있어서, 상기 하부 반도체 칩은 로직 칩을 포함하고, 상기 상부 반도체 칩은 메모리 칩을 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 또 다른 실시예에 따른 반도체 패키지는: 상하 적층되어 서로 전기적으로 연결된 하부 패키지와 상부 패키지를 갖는 패키지-온-패키지 구조의 패키지를 포함하고, 상기 하부 패키지는 하부 패키지 기판 상에 실장되고 하부 몰딩막으로 몰딩된 하부 반도체 칩을 포함하고, 상기 상부 패키지는 상부 패키지 기판 상에 이격없이 배치된 그리고 칩 패드들을 갖는 상부 반도체 칩을 포함하고, 상기 상부 패키지 기판은 상기 반도체 칩과 전기적으로 연결된 연결배선들을 포함하고, 상기 연결배선들은 상기 상부 반도체 칩의 칩 패드들의 피치를 더 큰 피치로 확장시켜 상기 상부 반도체 칩을 상기 하부 패키지 기판에 전기적으로 연결할 수 있다.
또 다른 실시예의 반도체 패키지에 있어서, 상기 패키지 기판은 상기 칩 패드들에 비해 큰 피치를 갖는 기판 패드들을 포함할 수 있다.
또 다른 실시예의 반도체 패키지에 있어서, 상기 패키지-온-패키지 구조의 패키지는 상기 하부 패키지와 상기 상부 패키지 사이에 배치된 연결단자들을 더 포함하고, 상기 하부 패키지는 상기 하부 몰딩막 상에 배치되어 상기 연결단자들과 전기적으로 연결된 연결패턴들을 더 포함할 수 있다.
또 다른 실시예의 반도체 패키지에 있어서, 상기 연결패턴들은 상기 하부 몰딩막을 관통하여 상기 하부 패키지 기판과 전기적으로 연결될 수 있다.
또 다른 실시예의 반도체 패키지에 있어서, 상기 하부 패키지는 상기 하부 몰딩막을 관통하여 상기 연결패턴들의 상기 하부 패키지 기판으로의 연장 경로를 제공하는 오프닝을 더 포함하고, 상기 오프닝은 상기 하부 반도체 칩의 측면을 따라 연장된 라인 형태의 트렌치 혹은 상기 하부 반도체 칩의 측면을 따라 배열된 복수개의 홀을 포함할 수 있다.
본 발명에 의하면, 이처럼 상부 반도체 칩과 상부 패키지 기판을 마이크로범프의 도움없이 직접적으로 전기적으로 연결하므로써 빈도체 패키지를 축소시킬 수 있고, 마이크로범프의 일렉트로마이그레이션(EM)이나 금속간결합 등에 따른 전기적 내지 기계적 신뢰성을 향상시킬 수 있는 효과가 있다. 아울러, 인터포저의 필요성이 없으므로, 인터포저를 형성하거나 인터포저를 관통하는 관통전극을 형성하는 공정을 스킵할 수 있어 제조비용을 감소시킬 수 있는 효과가 있다. 본 발명에 따르면, 양품의 반도체 패키지들을 적층하여 패키지-온-패키지(POP) 구조로 반도체 패키지를 구현하므로써 다른 구조, 가령 시스템-인-패키지(SIP) 구조에 비해 수율을 높일 수 있다. 이와 더불어, 상부 및 하부 반도체 칩들의 선택이 자유로울 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 1b 내지 1e는 본 발명의 일 실시예에 따른 반도체 패키지에 있어서 오프닝의 구조들을 도시한 평면도이다.
도 1f는 본 발명의 일 실시예에 따른 반도체 패키지에 있어서 상부 패키지의 전기적 연결 구조를 도시한 모식도이다.
도 1g는 본 발명의 일 실시예에 따른 반도체 패키지에 있어서 상부 패키지의 일부를 도시한 단면도이다.
도 2a 내지 2f는 본 발명의 다른 실시예들에 따른 반도체 패키지들을 도시한 단면도들이다.
도 3a는 본 발명의 실시예들에 따른 반도체 패키지들을 구비한 메모리 카드를 도시한 블록도이다.
도 3b는 본 발명의 실시예들에 반도체 패키지들을 응용한 정보 처리 시스템을 도시한 블록도이다.
이하, 본 발명에 따른 패키지-온-패키지 구조를 갖는 반도체 패키지를 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<실시예>
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다. 도 1b 내지 1e는 본 발명의 일 실시예에 따른 반도체 패키지에 있어서 오프닝의 구조들을 도시한 평면도이다. 도 1f는 본 발명의 일 실시예에 따른 반도체 패키지에 있어서 상부 패키지의 전기적 연결 구조를 도시한 모식도이다. 도 1g는 본 발명의 일 실시예에 따른 반도체 패키지에 있어서 상부 패키지의 일부를 도시한 단면도이다.
도 1a를 참조하면, 반도체 패키지(1)는 하부 패키지(10) 상에 상부 패키지(20)가 적층된 패키지-온-패키지(POP) 타입의 패키지일 수 있다. 일례로, 하부 패키지(10)는 하부 패키지 기판(110) 상에 하부 반도체 칩(120)이 배치되고 하부 몰딩막(130)으로 몰딩된 로직 칩 패키지일 수 있다. 상부 패키지(20)는 상부 패키지 기판(210) 상에 상부 반도체 칩(220)이 배치되고 상부 몰딩막(230)으로 몰딩된 메모리 칩 패키지일 수 있다. 상부 반도체 칩(220)과 하부 반도체 칩(120)은 동종 혹은 이종 칩일 수 있다. 본 발명을 이에 한정하려는 의도는 전혀 아닌 단지 일례로서, 상부 반도체 칩(220)은 메모리 칩이고 하부 반도체 칩(120)은 로직 칩일 수 있다.
하부 반도체 칩(120)은 그 활성면(120f)이 전기적 연결을 위한 회로 패턴들(112)을 갖는 하부 패키지 기판(110)을 바라보도록 하부 패키지 기판(110) 상에 플립칩 본딩되고, 하나 혹은 그 이상의 내부 단자들(124)을 통해 하부 패키지 기판(110)과 전기적으로 연결될 수 있다. 회로 패턴들(112)은 하부 패키지(10)를 수직 관통하는 전기적 경로를 제공할 수 있다. 하부 몰딩막(130)은 회로 패턴들(112)을 개방하는 수직한 오프닝(137)을 포함할 수 있다.
오프닝(137)은 트렌치 혹은 홀 구조일 수 있다. 예컨대, 오프닝(137)은 도 1b에 도시된 것처럼 하부 반도체 칩(120)의 측면들을 따라 연속적으로 신장하는 고리형 트렌치 구조 혹은 도 1c에 도시된 바처럼 하부 반도체 칩(120)의 양측면들 따라 신장된 라인형 트렌치 구조일 수 있다. 다른 예로, 오프닝(137)은 도 1d에서처럼 하부 반도체 칩(120)의 측면들을 따라 배열되거나 혹은 도 1e에서와 같이 하부 반도체 칩(120)의 양측면들을 따라 배열된 홀 구조일 수 있다.
하부 몰딩막(130) 상에는 회로 패턴들(112)과 전기적으로 연결되는 도전성 연결 패턴들(135)이 배치될 수 있다. 연결 패턴들(135)은 오프닝(137)의 내부로 확장되어 회로 패턴들(112)과 직접 연결될 수 있어, 하부 패키지 기판(110)과 전기적으로 연결될 수 있다.
하부 몰딩막(130)과 연결 패턴들(135) 사이에 절연막(132)이 더 배치될 수 있다. 가령, 하부 몰딩막(130)이 하부 반도체 칩(120)을 노출시키는 형태로 형성되는 경우 절연막(132)은 도전 패턴들(135)이 하부 반도체 칩(120)에 접촉되어 전기적으로 연결되는 것을 방지할 수 있다. 절연막(132)은 오프닝(137)의 측벽을 덮으며 그 바닥면을 덮지 아니하여 회로 패턴들(112)을 개방시킬 수 있다. 하부 패키지 기판(110)은 회로 패턴들(112)에 접속하는 하나 혹은 그 이상의 외부 단자들(114)을 더 포함할 수 있다.
하부 패키지(10)는 하부 패키지 기판(110) 상에 하부 반도체 칩(120)을 플립칩 실장하고, 하부 몰딩막(130)을 형성한 후 패터닝하여 오프닝(137)을 형성하고, 그리고 하부 몰딩막(130) 상에 연결 패턴들(135)을 형성하므로써 제조할 수 있다. 연결 패턴들(135)을 형성하기 이전에, 하부 몰딩막(130)을 하부 반도체 칩(120)이 노출되도록 연마한 후 절연막(132)을 형성하는 것을 더 포함할 수 있다.
상부 패키지(20)는 상부 반도체 칩(220)을 형성한 후 그 활성면(220f) 상에 상부 패키지 기판(210)을 형성하고, 그리고 상부 반도체 칩(220)을 몰딩하는 상부 몰딩막(230)을 형성하므로써 제조할 수 있다. 다시 말해, 상부 패키지 기판(210) 상에 상부 반도체 칩(220)을 실장하는 것이 아니라, 상부 반도체 칩(220)을 형성하고, 상부 반도체 칩(220) 상에 절연막을 증착하여 상부 패키지 기판(210)을 형성하고, 금속막의 증착 및 패터닝으로 상부 패키지 기판(210)에 매립되는 연결 배선들(215)을 형성하므로써 상부 패키지(20)를 제조할 수 있다.
상부 반도체 칩(220)은 연결 배선들(215)과 전기적으로 연결되는 칩 패드들(222)을 더 포함하고, 상부 패키지 기판(210)은 연결 배선들(215)과 연결된 기판 패드들(212)을 더 포함할 수 있다. 칩 패드들(222)은 활성면(220f)의 센터에 집중 배열될 수 있다. 본 실시예에 따르면, 상부 반도체 칩(220)은 와이드 입출력(Wide I/O), 가령 128개 이상의 칩 패드들(222)을 갖는 메모리 칩일 수 있다. 기판 패드들(212)은 상부 패키지 기판(210)의 하면 중에서 전체적으로 고르게 배열되거나, 센터에 집중 배열되거나, 가장자리에 집중 배열되거나, 혹은 특정 지점에 집중 배열될 수 있다. 연결 배선들(215)은 상부 패키지 기판(210)을 수직 관통하여 도 1f에 도시된 것처럼 칩 패드들(222)과 기판 패드들(212) 사이에 전기적 경로를 제공할 수 있다. 기판 패드들(212)과 접속되는 연결 단자들(214)이 상부 패키지 기판(210)에 부착되어 있을 수 있다.
상부 패키지 기판(210)과 상부 반도체 칩(220)은 직접 접촉될 수 있어, 상부 패키지 기판(210)과 상부 반도체 칩(220) 사이에 간격이 없을 수 있다. 그리고, 연결 배선들(215)은 칩 패드들(222)과 직접 연결될 수 있어, 상부 패키지 기판(210)과 상부 반도체 칩(220)은 마이크로범프와 같은 전기적 연결 매개체의 도움없이 서로 전기적으로 연결될 수 있다. 연결 배선들(215)은 연결 단자들(214)을 매개로 연결 패턴들(135)과 전기적으로 연결될 수 있다. 이에 따라, 연결 단자들(214)은 상부 패키지(20)와 하부 패키지(10)를 서로 전기적으로 연결할 수 있다.
연결 배선들(215)은 칩 패드들(222)의 피치를 크게 확장할 수 있다. 예컨대, 도 1g에 도시된 바와 같이 제1 피치(P1)를 갖는 칩 패드들(222)은 연결 배선들(215)에 의해 제1 피치(P1)보다 큰 제2 피치(P2)를 갖는 기판 패드들(212)과 전기적으로 연결될 수 있다. 일례로, 칩 패드들(222)의 제1 피치(P1)는 약 60㎛ 이하이고, 기판 패드들(212)의 제2 피치(P2)는 약 120㎛ 이상일 수 있다. 연결 단자들(214)은 제2 피치(P2)와 동일하거나 유사한 피치로 배열될 수 있다. 본 실시예에 따르면, 마이크로범프 및/또는 관통전극(TSV)의 도움없이 상부 반도체 칩(220)을 상부 패키지 기판(210)에 전기적으로 연결하고, 미세 피치를 위한 인터포저의 도움없이 칩 패드들(222)의 작은 피치(P1)를 연결 배선들(215)을 통해 더 큰 피치(P2)로 확장하여, 연결 단자들(214)을 통해 상부 패키지(20)를 하부 패키지(10)에 전기적으로 연결할 수 있다.
이처럼 상부 반도체 칩(220)과 상부 패키지 기판(210) 간의 간격이 없으므로 반도체 패키지(1)의 전체 높이를 줄일 수 있다. 상부 반도체 칩(220)과 상부 반도체 기판(210) 사이에 마이크로범프를 형성할 필요가 없으므로, 마이크로범프의 일렉트로마이그레이션(EM)이나 금속간결합 등에 따른 전기적 내지 기계적 신뢰성 문제가 없어질 수 있다. 아울러, 인터포저의 필요성이 없으므로, 인터포저를 형성하거나 인터포저를 관통하는 관통전극을 형성하는 공정을 스킵할 수 있다.
<변형예들>
도 2a 내지 2f는 본 발명의 다른 실시예들에 따른 반도체 패키지들을 도시한 단면도들이다. 이하에선 도 1a와 상이한 점에 대해서 상술하고 동일한 점에 대해선 생략한다.
도 2a를 참조하면, 반도체 패키지(2)는 오프닝(137)을 매립하여 연결 패턴들(135)을 덮는 매립절연막(134)을 더 포함할 수 있다. 매립절연막(134)은 절연막(132)의 상면으로 더 확장될 수 있다.
도 2b를 참조하면, 반도체 패키지(3)는 하부 반도체 칩(120)의 측면 및 상면을 덮는 하부 몰딩막(131)을 포함할 수 있다. 이에 따라 하부 몰딩막(131) 상에 배치되는 절연막(도 1a의 132)을 형성하는 공정을 스킵할 수 있다.
도 2c를 참조하면, 반도체 패키지(4)는 에지 패드 구조를 갖는 상부 반도체 칩(222)을 포함할 수 있다. 예컨대, 상부 반도체 칩(220)은 활성면(220f)의 에지에 집중 배열된 칩 패드들(223)을 가질 수 있다.
도 2d를 참조하면, 반도체 패키지(5)는 풀 매트릭스 구조를 갖는 상부 반도체 칩(222)을 포함할 수 있다. 예컨대, 상부 반도체 칩(220)은 활성면(220f)의 전체에 고르게 배열된 칩 패드들(223)을 가질 수 있다.
도 2e를 참조하면, 반도체 패키지(6)는 비아(115)를 갖는 하부 패키지 기판(110)에 매립된 하부 반도체 칩(120)을 포함할 수 있다. 하부 반도체 칩(120)은 내부 단자들(124)을 통해 회로 패턴들(112)과 전기적으로 연결되고, 회로 패턴들(112)은 비아들(115)을 통해 연결 패턴들(135)과 전기적으로 연결될 수 있다. 이에 따라 하부 패키지(10)는 연결 패턴들(135)을 통해 상부 패키지(20)와 전기적으로 연결될 수 있다.
도 2f를 참조하면, 반도체 패키지(7)는 연결 패턴들(135)이 형성된 하부 패키지 기판(110)에 매립된 하부 반도체 칩(120)을 포함할 수 있다. 가령, 연결 패턴들(135)은 하부 패키지 기판(110) 상에 제공되고, 회로 패턴들(112)을 개방하는 오프닝(137)은 하부 패키지 기판(110)의 에지를 따라 배치될 수 있다. 일례로, 하부 반도체 칩(120)은 하부 패키지 기판(110)의 상면을 통해 노출될 수 있고, 연결 패턴들(135)과 하부 반도체 칩(120) 사이의 전기적 절연을 위해 하부 반도체 칩(120)과 연결 패턴들(135) 사이에 절연막(132)이 더 배치될 수 있다. 본 실시예에 따르면, 반도체 패키지(7)는 하부 몰딩막(도 1a의 130)을 포함하지 않을 수 있다. 따라서, 반도체 패키지(7)의 전체 높이는 하부 몰딩막(130)이 있는 경우에 비해 낮아질 수 있다.
<응용예>
도 3a는 본 발명의 실시예들에 따른 반도체 패키지들을 구비한 메모리 카드를 도시한 블록도이다. 도 3b는 본 발명의 실시예들에 반도체 패키지들을 응용한 정보 처리 시스템을 도시한 블록도이다.
도 3a를 참조하면, 상술한 본 발명의 실시예들에 따른 반도체 패키지들(1~7)를 중 적어도 어느 하나를 포함하는 반도체 메모리(1210)는 메모리 카드(1200)에 응용될 수 있다. 일례로, 메모리 카드(1200)는 호스트와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다.
도 3b를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예들에 따른 반도체 패키지들(1~7)를 중 적어도 어느 하나를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 시스템 버스(1360)에 전기적으로 연결된 메모리 시스템(1310), 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함할 수 있고, 도 3a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 하부 패키지 상에 하부 반도체 칩이 배치된 하부 패키지; 그리고
    기판 패드들을 갖는 상부 패키지 기판 상에 칩 패드들을 갖는 상부 반도체 칩이 배치된, 상기 하부 패키지 상에 적층된 상부 패키지를 포함하고,
    상기 칩 패드들은 제1 피치를 가지며 상기 기판 패드들은 상기 제1 피치보다 큰 제2 피치를 가지며,
    상기 상부 패키지 기판은 상기 기판 패드들과 상기 칩 패드들을 전기적으로 연결하는 연결배선들을 갖는 반도체 패키지.
  2. 제1항에 있어서,
    상기 상부 패키지와 상기 하부 패키지 사이에 배치되고,
    상기 상부 패키지와 상기 하부 패키지를 전기적으로 연결하는 연결단자들을 더 포함하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 하부 패키지는:
    상기 하부 반도체 칩을 감싸는 하부 몰딩막; 그리고
    상기 하부 몰딩막 상에 배치되어 상기 연결단자들과 전기적으로 연결된 연결패턴들을;
    더 포함하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 하부 몰딩막은 상기 하부 패키지 기판의 일부를 개방하는 오프닝을 포함하고,
    상기 연결패턴들은 상기 오프닝의 내부로 연장되어 상기 하부 패키지 기판과 전기적으로 연결된 반도체 패키지.
  5. 제4항에 있어서,
    상기 오프닝은 상기 하부 반도체 칩의 측면을 따라 배치된 라인형 트렌치 혹은 복수개의 홀을 포함하는 반도체 패키지.
  6. 하부 패키지 기판, 상기 하부 패키지 기판 상에 실장된 하부 반도체 칩, 상기 하부 반도체 칩을 몰딩하는 하부 몰딩막, 그리고 상기 하부 몰딩막 상에 배치되고 상기 하부 몰딩막을 관통하여 상기 하부 패키지 기판과 전기적으로 연결된 연결패턴들을 포함하는 하부 패키지;
    기판 패드들을 갖는 상부 패키지 기판, 그리고 상기 기판 패드들에 비해 작은 피치의 칩 패드들을 가지며 상기 상부 패키지 기판 상에 실장된 상부 반도체 칩을 포함하는, 상기 하부 패키지 상에 적층된 상부 패키지; 그리고
    상기 하부 패키지와 상기 상부 패키지 사이에 배치되어 상기 상부 패키지와 상기 하부 패키지를 전기적으로 연결하는 연결단자들을 포함하고,
    상기 상부 패키지 기판은 상기 기판 패드들과 상기 칩 패드들 간의 전기적 경로를 제공하는 연결배선들을 포함하고, 그리고
    상기 연결배선들은 상기 칩 패드들의 상기 작은 피치를 상기 기판 패드들의 큰 피치로 확장시켜 상기 상부 반도체 칩을 상기 하부 패키지 기판에 전기적으로 연결하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 하부 패키지 기판은 상기 연결패턴들과 전기적으로 연결된 회로패턴들을 포함하고,
    상기 하부 몰딩막은 상기 하부 반도체 칩의 측면으로부터 이격되고 상기 회로패턴들을 개방하는 상기 하부 몰딩막을 수직 관통하는 오프닝을 포함하고, 그리고
    상기 연결패턴들은 상기 오프닝을 통해 상기 하부 패키지 기판을 향해 연장되어 상기 회로패턴들과 전기적으로 연결된 반도체 패키지.
  8. 제6항에 있어서,
    상기 상부 반도체 칩은 그 상면이 상기 상부 패키지 기판을 바라보도록 상기 상부 패키지 기판 상에 배치되고,
    상기 상부 반도체 칩의 상면은 상기 상부 패키지 기판에 직접 접촉하는 반도체 패키지.
  9. 제6항에 있어서,
    상기 하부 패키지는 상기 하부 반도체 칩과 상기 하부 패키지 기판 사이에 배치된 내부단자들을 더 포함하고,
    상기 하부 반도체 칩은 그 상면이 상기 하부 패키지 기판을 바라보도록 상기 하부 패키지 기판 상에 배치되어 상기 내부단자들을 매개로 상기 하부 패키지 기판과 전기적으로 연결된 반도체 패키지.
  10. 제6항에 있어서,
    상기 하부 반도체 칩은 로직 칩을 포함하고, 상기 상부 반도체 칩은 메모리 칩을 포함하는 반도체 패키지.
KR1020130035310A 2013-04-01 2013-04-01 패키지-온-패키지 구조를 갖는 반도체 패키지 KR20140119522A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020130035310A KR20140119522A (ko) 2013-04-01 2013-04-01 패키지-온-패키지 구조를 갖는 반도체 패키지
US14/178,747 US20140291830A1 (en) 2013-04-01 2014-02-12 Semiconductor packages having package-on-package structures
US15/160,143 US10141289B2 (en) 2013-04-01 2016-05-20 Semiconductor packages having package-on-package structures

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130035310A KR20140119522A (ko) 2013-04-01 2013-04-01 패키지-온-패키지 구조를 갖는 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20140119522A true KR20140119522A (ko) 2014-10-10

Family

ID=51620000

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130035310A KR20140119522A (ko) 2013-04-01 2013-04-01 패키지-온-패키지 구조를 갖는 반도체 패키지

Country Status (2)

Country Link
US (2) US20140291830A1 (ko)
KR (1) KR20140119522A (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9087759B1 (en) 2014-03-28 2015-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming an image sensor device and method of forming the same
US10319607B2 (en) * 2014-08-22 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure with organic interposer
US10121766B2 (en) 2016-06-30 2018-11-06 Micron Technology, Inc. Package-on-package semiconductor device assemblies including one or more windows and related methods and packages
US10622340B2 (en) * 2016-11-21 2020-04-14 Samsung Electronics Co., Ltd. Semiconductor package
CN108573963B (zh) * 2017-03-07 2019-10-11 力成科技股份有限公司 封装堆叠结构及其制造方法
KR20210083830A (ko) * 2019-12-27 2021-07-07 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
KR20210120355A (ko) * 2020-03-26 2021-10-07 엘지마그나 이파워트레인 주식회사 양면 냉각형 파워 모듈

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000032827A (ko) 1998-11-18 2000-06-15 구자홍 다층 회로기판의 접점부 형성방법
US6489217B1 (en) 2001-07-03 2002-12-03 Maxim Integrated Products, Inc. Method of forming an integrated circuit on a low loss substrate
JP2004335915A (ja) 2003-05-12 2004-11-25 Shinko Electric Ind Co Ltd 半導体装置の製造方法
US6875921B1 (en) 2003-10-31 2005-04-05 Xilinx, Inc. Capacitive interposer
KR20050073678A (ko) 2004-01-09 2005-07-18 주식회사 하이닉스반도체 비지에이 타입 패키지의 제조방법
KR20070022097A (ko) 2004-06-17 2007-02-23 텍사스 인스트루먼츠 인코포레이티드 전기도금 접촉 패드를 구비한 기판을 갖는 반도체 어셈블리
US8075982B2 (en) 2004-11-15 2011-12-13 Kevin Gerard Donahue Device for making illuminated markings
KR100652397B1 (ko) 2005-01-17 2006-12-01 삼성전자주식회사 매개 인쇄회로기판을 사용하는 적층형 반도체 패키지
JP4589170B2 (ja) * 2005-04-28 2010-12-01 新光電気工業株式会社 半導体装置及びその製造方法
JP4715601B2 (ja) 2006-04-07 2011-07-06 住友電気工業株式会社 電気接続部品
US7868440B2 (en) * 2006-08-25 2011-01-11 Micron Technology, Inc. Packaged microdevices and methods for manufacturing packaged microdevices
US8193034B2 (en) * 2006-11-10 2012-06-05 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure using stud bumps
US20080284037A1 (en) 2007-05-15 2008-11-20 Andry Paul S Apparatus and Methods for Constructing Semiconductor Chip Packages with Silicon Space Transformer Carriers
US7944034B2 (en) * 2007-06-22 2011-05-17 Texas Instruments Incorporated Array molded package-on-package having redistribution lines
US7619305B2 (en) 2007-08-15 2009-11-17 Powertech Technology Inc. Semiconductor package-on-package (POP) device avoiding crack at solder joints of micro contacts during package stacking
KR101194842B1 (ko) * 2007-09-06 2012-10-25 삼성전자주식회사 반도체 패키지가 삽입된 인쇄회로기판
US9460951B2 (en) 2007-12-03 2016-10-04 STATS ChipPAC Pte. Ltd. Semiconductor device and method of wafer level package integration
US7767496B2 (en) * 2007-12-14 2010-08-03 Stats Chippac, Ltd. Semiconductor device and method of forming interconnect structure for encapsulated die having pre-applied protective layer
US20090170241A1 (en) * 2007-12-26 2009-07-02 Stats Chippac, Ltd. Semiconductor Device and Method of Forming the Device Using Sacrificial Carrier
US7960840B2 (en) 2008-05-12 2011-06-14 Texas Instruments Incorporated Double wafer carrier process for creating integrated circuit die with through-silicon vias and micro-electro-mechanical systems protected by a hermetic cavity created at the wafer level
US8310051B2 (en) * 2008-05-27 2012-11-13 Mediatek Inc. Package-on-package with fan-out WLCSP
KR20100006898A (ko) 2008-07-10 2010-01-22 삼성테크윈 주식회사 반도체 패키지와, 이의 제조 방법
US9559046B2 (en) 2008-09-12 2017-01-31 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a fan-in package-on-package structure using through silicon vias
JP5370765B2 (ja) 2008-09-29 2013-12-18 日立化成株式会社 半導体素子搭載用パッケージ基板とその製造方法
US8624360B2 (en) 2008-11-13 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Cooling channels in 3DIC stacks
US7838337B2 (en) * 2008-12-01 2010-11-23 Stats Chippac, Ltd. Semiconductor device and method of forming an interposer package with through silicon vias
US8592992B2 (en) * 2011-12-14 2013-11-26 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure with conductive micro via array for 3-D Fo-WLCSP
US7989270B2 (en) * 2009-03-13 2011-08-02 Stats Chippac, Ltd. Semiconductor device and method of forming three-dimensional vertically oriented integrated capacitors
TWI394253B (zh) 2009-03-25 2013-04-21 Advanced Semiconductor Eng 具有凸塊之晶片及具有凸塊之晶片之封裝結構
US8018034B2 (en) * 2009-05-01 2011-09-13 Stats Chippac, Ltd. Semiconductor device and method of forming shielding layer after encapsulation and grounded through interconnect structure
US20100327419A1 (en) 2009-06-26 2010-12-30 Sriram Muthukumar Stacked-chip packages in package-on-package apparatus, methods of assembling same, and systems containing same
US8263434B2 (en) 2009-07-31 2012-09-11 Stats Chippac, Ltd. Semiconductor device and method of mounting die with TSV in cavity of substrate for electrical interconnect of Fi-PoP
US8125072B2 (en) * 2009-08-13 2012-02-28 Infineon Technologies Ag Device including a ring-shaped metal structure and method
US8421175B2 (en) 2009-09-10 2013-04-16 STMicroelectronics ( Research & Development) Limited Wafer level packaged integrated circuit
US8446017B2 (en) 2009-09-18 2013-05-21 Amkor Technology Korea, Inc. Stackable wafer level package and fabricating method thereof
US9922955B2 (en) 2010-03-04 2018-03-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming package-on-package structure electrically interconnected through TSV in WLCSP
KR101667656B1 (ko) 2010-03-24 2016-10-20 삼성전자주식회사 패키지-온-패키지 형성방법
KR101686199B1 (ko) 2010-03-26 2016-12-14 삼성전자주식회사 반도체 패키지 구조물
KR20110126994A (ko) 2010-05-18 2011-11-24 삼성전자주식회사 반도체 소자 및 반도체 소자의 형성방법
US8105872B2 (en) * 2010-06-02 2012-01-31 Stats Chippac, Ltd. Semiconductor device and method of forming prefabricated EMI shielding frame with cavities containing penetrable material over semiconductor die
US8471577B2 (en) 2010-06-11 2013-06-25 Texas Instruments Incorporated Lateral coupling enabled topside only dual-side testing of TSV die attached to package substrate
KR101710178B1 (ko) 2010-06-29 2017-02-24 삼성전자 주식회사 임베디이드 칩 온 칩 패키지 및 이를 포함하는 패키지 온 패키지
US8648468B2 (en) 2010-07-29 2014-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Hermetic wafer level packaging
US8080445B1 (en) 2010-09-07 2011-12-20 Stats Chippac, Ltd. Semiconductor device and method of forming WLP with semiconductor die embedded within penetrable encapsulant between TSV interposers
KR20120028484A (ko) 2010-09-15 2012-03-23 삼성전자주식회사 모바일 기기에 채용하기 적합한 복합형 반도체 장치
US8304913B2 (en) 2010-09-24 2012-11-06 Intel Corporation Methods of forming fully embedded bumpless build-up layer packages and structures formed thereby
US8786066B2 (en) 2010-09-24 2014-07-22 Intel Corporation Die-stacking using through-silicon vias on bumpless build-up layer substrates including embedded-dice, and processes of forming same
JP5587123B2 (ja) 2010-09-30 2014-09-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8522096B2 (en) 2010-11-02 2013-08-27 Syntest Technologies, Inc. Method and apparatus for testing 3D integrated circuits
US8466559B2 (en) 2010-12-17 2013-06-18 Intel Corporation Forming die backside coating structures with coreless packages
US9412708B2 (en) 2011-01-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Enhanced ESD protection of integrated circuit in 3DIC package
US8633100B2 (en) * 2011-06-17 2014-01-21 Stats Chippac Ltd. Method of manufacturing integrated circuit packaging system with support structure
US9030022B2 (en) * 2011-10-24 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Packages and methods for forming the same
KR101867955B1 (ko) * 2012-04-13 2018-06-15 삼성전자주식회사 패키지 온 패키지 장치 및 이의 제조 방법

Also Published As

Publication number Publication date
US20140291830A1 (en) 2014-10-02
US10141289B2 (en) 2018-11-27
US20160322338A1 (en) 2016-11-03

Similar Documents

Publication Publication Date Title
US9972605B2 (en) Method for fabricating fan-out wafer level package and fan-out wafer level package fabricated thereby
KR102287754B1 (ko) 칩 적층 반도체 패키지
US7888785B2 (en) Semiconductor package embedded in substrate, system including the same and associated methods
TWI436469B (zh) 多晶片模組的改良電性連接
US7598617B2 (en) Stack package utilizing through vias and re-distribution lines
JP5042591B2 (ja) 半導体パッケージおよび積層型半導体パッケージ
US8873245B2 (en) Embedded chip-on-chip package and package-on-package comprising same
TWI496270B (zh) 半導體封裝件及其製法
KR20140119522A (ko) 패키지-온-패키지 구조를 갖는 반도체 패키지
US9252091B2 (en) Semiconductor device having penetrating electrodes each penetrating through semiconductor chip
US20140131854A1 (en) Multi-chip module connection by way of bridging blocks
KR20140018745A (ko) 반도체 패키지, 그 제조 방법, 및 그를 포함하는 반도체 패키지 구조체
KR20120110451A (ko) 반도체 패키지
KR20130007049A (ko) 쓰루 실리콘 비아를 이용한 패키지 온 패키지
US9299685B2 (en) Multi-chip package having a logic chip disposed in a package substrate opening and connecting to an interposer
KR20180124256A (ko) 몰드비아를 갖는 적층 반도체 패키지 및 그의 제조방법
KR20100129577A (ko) 반도체 소자 패키지의 형성방법
US10756062B2 (en) Semiconductor chip and semiconductor package including the same
US20140246781A1 (en) Semiconductor device, method of forming a packaged chip device and chip package
KR20210065353A (ko) 반도체 패키지
US9443793B2 (en) Semiconductor device
US20140008797A1 (en) Semiconductor packages and methods of forming the same
US11688707B2 (en) Semiconductor package
US20220375900A1 (en) Stacked semiconductor device
US20240079340A1 (en) Semiconductor package

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid