KR100652397B1 - 매개 인쇄회로기판을 사용하는 적층형 반도체 패키지 - Google Patents

매개 인쇄회로기판을 사용하는 적층형 반도체 패키지 Download PDF

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Abstract

두 개의 반도체 패키지를 패키지 연결수단을 사용하여 적층할 때 연결방법의 개선을 통하여 전원공급 신호라인의 특성을 개선하고, 상호연결을 용이하게 할 수 있는 적층형 반도체 패키지에 관해 개시한다. 이를 위해 본 발명은, 패키지 연결수단에 사용되는 매개 인쇄회로기판에서 상부에 형성된 제3 솔더볼 패드의 개수보다 하부에 형성된 제4 솔더볼 패드의 개수를 더 적게 하고, 제4 솔더볼 패드에서 솔더볼 패드간 피치를 더욱 늘리고, 전원공급 신호라인의 핀의 개수를 증가시킨다.
POP(Package On Package), BGA, 적층형 반도체 패키지.

Description

매개 인쇄회로기판을 사용하는 적층형 반도체 패키지{Stack type semiconductor package using an interposer print circuit board}
도 1은 일반적인 BGA 패키지를 사용하여 적층형 반도체 패키지를 구현한 단면도이다.
도 2는 종래 기술에 의한 적층형 반도체 패키지를 설명하기 위한 단면도이다.
도 3은 본 발명에 의한 매개 인쇄회로기판을 사용하는 적층형 반도체 패키지의 단면도이다.
도 4는 도 3에서 제1 패키지 본체의 단면도이다.
도 5는 본 발명에 의한 매개 인쇄회로기판을 사용하는 적층형 반도체 패키지의 분해 사시도이다.
도 6은 도 4에서 패키지 연결수단의 A면에 대한 평면도이다.
도 7은 도 4에서 패키지 연결수단의 B면에 대한 평면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 하부 반도체 패키지, 102: 제1 기판,
104: 제2 솔더볼 패드, 106: 제1 솔더볼 패드,
108: 제1 패키지 본체, 110: 제1 솔더볼,
200: 패키지 연결수단, 202: 매개 인쇄회로기판,
204: 제4 솔더볼 패드, 206: 제3 솔더볼 패드,
208: 제2 연결단자, 210: 개구부,
300: 상부 반도체 패키지, 302: 제2 기판,
304: 제5 솔더볼 패드, 306: 제3 연결단자,
308: 제2 패키지 본체.
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 BGA(Ball Grid Array)형의 두 개의 반도체 패키지가 쌓여서 만들어지는 적층형 반도체 패키지에 관한 것이다.
반도체 패키지는 그 용량 및 기능을 확장하기 위하여 웨이퍼 상태에서 집적도가 점차 증가하고 있으며, 두 개 이상의 반도체 칩 혹은 반도체 패키지를 하나로 통합하여 사용하는 반도체 패키지도 일반화되고 있다. 웨이퍼 상태에서 반도체 소자의 기능을 확장하는 것은, 웨이퍼 제조공정에서 많은 설비 투자가 필요하며, 많은 비용이 소요되며, 공정에서 발생할 수 있는 여러 가지 문제점을 해결하는 과제가 선결되어야 한다.
그러나 반도체 칩을 완전히 만든 후, 반도체 패키지로 조립(assembly)하는 과정에서 두 개 이상의 반도체 칩 혹은 두개 이상의 반도체 패키지를 하나로 통합 하는 것은 위에서 설명된 선결과제의 해결 없이도 달성이 가능하다. 또한 웨이퍼 상태에서 그 용량 및 기능을 확장하는 방식과 비교하여 적은 설비투자와 비용으로 달성이 가능하기 때문에 반도체 소자 제조업체에서는 SIP(System In Package), MCP(Multi Chip Package) 및 POP(Package On Package, 이하 'POP'라 함)와 같은 통합형 반도체 패키지에 대한 연구 개발에 박차를 가하고 있다.
이러한 통합형 반도체 패키지 중에서 POP는 각각의 반도체 패키지가 조립이 완료된 후에, 두 개의 반도체 패키지를 하나로 통합하는 방식을 채택하고 있다. 그러므로 각각의 반도체 패키지에 대한 최종 전기적 검사 단계에서 불량이 발생된 반도체 소자를 완전히 제외하고 POP으로 조립이 가능한 장점이 있다.
도 1은 일반적인 BGA 패키지를 사용하여 적층형 반도체 패키지를 구현한 단면도이다.
도 1을 참조하면, 솔더볼을 외부 연결단자로 사용하는 하부 반도체 패키지(20) 및 상부 반도체 패키지(10)를 수직방향으로 적층(stack)하여 적층형 반도체 패키지로 만든 것이다. 이때 하부 반도체 패키지(20)의 제1 기판(22)은 하부에 솔더볼(28)을 부착할 수 있는 제1 솔더볼 패드(24) 외에 제1 기판(22)의 상부에 외부 신호를 수신할 수 있는 용도의 제2 솔더볼 패드(26)가 추가로 형성되어 있다.
이에 따라 상부 반도체 패키지(10)의 솔더볼(16)이 상기 제2 솔더볼 패드(26)에 연결되어 두 개의 반도체 패키지의 기능이 하나로 통합된다. 도면에서 참조부호 14는 상부 반도체 패키지(10)의 제2 기판(12)의 하부에 있는 제3 솔더볼 패드를 가리키고 18은 상부 반도체 패키지(10)의 본체를 가리키고, 30은 하부 반도체 패키지(20)의 본체를 각각 가리킨다.
이러한 수직 방향으로 적층된 반도체 패키지를 만들기 위해서는 하부 반도체 패키지(20) 몸체(30)의 높이(A3)보다 상부 반도체 패키지(10)의 솔더볼(16)의 높이(B1)가 커야하는 조건을 충족하여야만 한다. 그러나 상부 반도체 패키지(10)의 집적도가 높아지면서 다(多)핀화가 진행될 경우, 제한된 면적 내에서 많은 개수의 솔더볼(16)을 배열하기 위해서 솔더볼의 크기는 점차 줄어들고, 솔더볼(16)과 솔더볼(16)의 간격(pitch) 역시 점차 줄어들고 있다. 이에 따라 줄어든 솔더볼(16)의 높이(B1)가 하부 반도체 패키지의 몸체의 높이(A3)보다 작은 경우에는 수직 방향의 적층이 불가능하게 된다.
도 2는 종래 기술에 의한 적층형 반도체 패키지를 설명하기 위한 단면도이다.
도 2를 참조하면, 미국 공개 특허 2004/0150102 A1호(Pub. Date: Aug.5, 2004, Title: Thermal enhance MCM package and manufacturing method thereof)에 개시된 수직 방향 적층형 반도체 패키지로서, 상부 반도체 패키지(10)와 하부 반도체 패키지(20) 사이에 매개 연결수단(40)을 끼워서 도1에서 설명된 문제점을 해결한 경우이다. 상기 매개 연결수단(40)은 매개 인쇄회로기판(42)과 상기 매개 인쇄회로기판(42) 하부에 부착된 솔더볼(44)로 이루어진다.
그러나 종래 기술은, 매개 연결수단(40)이 상부 반도체 패키지(10)의 솔더볼을 1:1로 하부 반도체 패키지(20)로 연결하는 기능만 수행할 뿐, 상부 반도체 패키지(10)의 솔더볼 개수의 증가에 따른 피치의 변화에 대응하지 못하는 문제점이 있 다.
본 발명이 이루고자 하는 기술적 과제는 상술한 문제점들을 해결할 수 있도록 두 개의 반도체 패키지를 패키지 연결수단을 사용하여 적층할 때 매개 인쇄회로기판에서 연결방법의 변경을 통하여 전원공급 신호라인의 특성을 개선하고, 솔더볼 피치 변화 대응하는 상호연결을 용이하게 할 수 있는 적층형 반도체 패키지를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 적층형 반도체 패키지는, (a) 하부에는 제1 솔더볼 패드가 형성되고 상부에는 제2 솔더볼 패드가 형성된 제1 기판과, 상기 제1 기판 위에 반도체 칩을 탑재하고 반도체 칩의 기능을 상기 제1 기판에 연결시킨 돌출형 제1 패키지 본체와, 상기 제1 기판의 제1 솔더볼 패드에 부착된 제1 솔더볼을 포함하는 하부 반도체 패키지와, (b) 상기 하부 반도체 패키지 위에 적층(stack)되되 중앙에 형성된 개구부를 통하여 상기 하부 반도체 패키지의 제1 패키지 본체가 삽입되고 상부에는 제3 솔더볼 패드가 형성되고 하부에는 제4 솔더볼 패드가 형성되되 상기 제4 솔더볼 패드의 개수가 제3 솔더볼 패드의 개수보다 더 적은 매개 인쇄회로기판과, 상기 제4 솔더볼 패드에 부착되어 상기 제2 솔더볼 패드에 연결된 제2 연결단자를 포함하는 패키지 연결수단과, (c) 상기 패키지 연결수단 위에 적층되고 하부에는 제5 솔더볼 패드가 형성된 제2 기판과, 상기 제2 기판 위에 형성된 제2 패키지 본체와, 상기 제2 기판의 제5 솔더볼 패드에 부착되어 상기 패키지 연결수단의 제3 솔더볼 패드에 연결된 제3 연결단자를 포함하는 상부 반도체 패키지를 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 제4 솔더볼 패드는 상기 제3 솔더볼 패드보다 피치(pitch)가 더 큰 것이 적합하다.
또한 본 발명의 바람직한 실시예에 의하면, 상기 제4 솔더볼 패드는 상기 제3 솔더볼 패드와 상기 매개 인쇄회로기판 내에서 서로 전기적으로 연결되고, 이때, 상기 제4 솔더볼 패드는 상기 제3 솔더볼 패드에 있는 패드 중에서 하부 반도체 패키지에서 실제로 사용하지 않는 솔더볼 패드, 예컨대 NC핀과 상부 반도체 패키지의 전기적 검사에만 사용되는 핀들은 연결되지 않는 것이 적합하다.
바람직하게는, 제4 솔더볼 패드는 상기 제3 솔더볼 패드에서 전원공급과 관련된 핀들과 연결된 솔더볼 패드, 예를 들면 Vdd 핀 및 그라운드(ground) 핀들과 연결된 솔더볼 패드의 개수가 늘어난 것이 적합하다.
상기 제2 및 제3 연결단자는 솔더볼 및 솔더 랜드(land) 중에서 선택된 하나인 것이 적합하다. 또한 상기 상부 반도체 패키지는 메모리 소자이고, 상기 하부 반도체 패키지는 상기 메모리 소자를 사용하는 LSI 소자, 예를 들면 마이크로 컨트롤러 혹은 마이크로 프로세서 중에서 선택된 하나인 것이 적합하다.
본 발명에 따르면, 두 개의 반도체 패키지를 패키지 연결수단을 사용하여 적층할 때 패키지 연결수단에 있는 매개 인쇄회로기판의 설계 변경을 통하여 NC핀과, 전기적 검사에만 사용되는 핀의 연결을 생략함으로써 제4 솔더볼 패드의 개수가 제3 솔더볼 패드의 개수보다 더 적게 만들 수 있다. 이로 인하여 매개 인쇄회로기판 하부에 있는 제4 솔더볼 패드의 피치를 매개 인쇄회로기판 상부에 있는 제3 솔더볼 패드의 피치보다 더 늘릴 수 있기 때문에 솔더볼 피치 변화 대응하는 상호연결을 용이하게 할 수 있다. 또한 제3 솔더볼 패드의 기능을 매개 인쇄회로기판을 통하여 제4 솔더볼 패드로 연결하는 과정에서 Vdd핀 및 그라운드핀(ground pin)의 개수를 더욱 증가시켜 전원공급 신호라인의 특성을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.
도 3은 본 발명에 의한 매개 인쇄회로기판을 사용하는 적층형 반도체 패키지의 단면도이다.
도 3을 참조하면, 본 발명에 의한 적층형 반도체 패키지는, 하부 반도체 패키지(100), 패키지 연결수단(200) 및 상부 반도체 패키지(300)로 이루어진다.
여기서 하부 반도체 패키지(100)는 다층기판 형태의 제1 기판(102)과 상기 제1 기판(102) 하부에 형성된 제1 솔더볼 패드(106)와, 상기 제1 솔더볼 패드(106)에 부착된 제1 솔더볼(110)과, 상기 제1 기판(102) 상부에 형성된 제2 솔더볼 패드(104)와, 상기 제1 기판(102) 위에 형성된 제1 패키지 몸체(108)로 이루어진다.
이때 상기 제2 솔더볼 패드(104)는 외부에서 신호를 받아들이는데 사용된다. 또한 상기 제1 패키지 본체(108)는 반도체 칩이 탑재되어 제1 기판(102)에 연결된 후, 봉지수지(Epoxy Mold Compound)로 밀봉된 구조로서 상세한 것은 후속되는 도 4 를 통해 설명한다.
상기 패키지 연결수단(200)은, 중앙에 개구부가 형성된 다층기판 형태의 매개 인쇄회로기판(202)과, 상기 매개 인쇄회로기판(202)의 상부에 형성된 제3 솔더볼 패드(206)와, 상기 매개 인쇄회로기판(202) 하부에 형성된 제4 솔더볼 패드(204) 및 상기 제4 솔더볼 패드(204)에 연결된 제2 연결단자(208)로 이루어진다. 이때 상기 제2 연결단자(208)는 솔더볼 혹은 솔더 랜드(land)가 될 수 있다. 또한 상기 제2 연결단자(208)는 상기 하부 반도체 패키지(100)의 제2 솔더볼 단자(104)와 전기적으로 서로 연결된다.
여기서 본 발명은 상기 매개 인쇄회로기판(202) 및 그 표면에 형성된 제3 솔더볼 패드(206)와 제4 솔더볼 패드(204)의 구조 변경을 통하여 본 발명이 이루고자 하는 목적을 이루게된다. 상세히 설명하면, 첫째, 매개 인쇄회로기판(202) 상부면에 형성된 제3 솔더볼 패드(206)의 기능이 다층기판 형태로 이루어진 매개 인쇄회로기판 하부의 제4 솔더볼 패드(204)로 연결되면서 NC(No Connection)핀과, 전기적 검사에만 사용되는 핀의 연결이 생략된다.
상기 NC핀은 JEDEC(Joint Electron Device Engineering Council)이 정한 통일된 국제규격과 일치하도록 솔더볼 패드를 설계하는 과정에서 형태만 있고 실제로는 사용되지 않는 핀들을 말한다. 삼성에서 제조되는 512M SDRAM의 경우 약 7~10개의 NC핀이 포함된다. 또한 전기적 검사에만 사용되는 핀은, 제조업체 측에서 최종 전기적 검사에만 사용되는 핀이며, 실제 사용자(user) 측에서는 사용하지 않는 핀으로, Flash Memory 소자의 경우, ① Word / Byte Selection Pin, ② Hardware Write Protection Pin 및 ③ Program Acceleration Pin 등을 가리키며 약 3~6개가 있다.
둘째, 인쇄회로기판(202) 위에 형성된 제3 솔더볼 패드(206)의 기능이 다층기판 형태로 이루어진 매개 인쇄회로기판(202) 하부의 제4 솔더볼 패드(204)로 연결되면서 전원공급 신호라인, 예를 들면 Vdd핀 혹은 그라운드핀(ground pin)의 개수가 증가됨으로 인하여 상부 반도체 패키지(300)와 하부 반도체 패키지(100)가 서로 전기적으로 신호를 송수신할 때에 전원공급 신호라인의 특성을 개선할 수 있다.
이에 따라 제3 솔더볼 패드(206)의 개수는 매개 인쇄회로기판(202)을 통해 제4 솔더볼 패드(204)로 연결되는 과정에서 줄어들게 되고, 그 결과로 매개 인쇄회로기판(202) 하부에 있는 제4 솔더볼 패드(204)의 피치를 제3 솔더볼 패드(206)의 피치보다 더 크게 설계할 수 있다.
상기 상부 반도체 패키지(300)는 제2 기판(302)과, 상기 제2 기판(302)의 하부에 형성된 제5 솔더볼 패드(304)와, 상기 제5 솔더볼 패드(304)에 부착된 제3 연결단자(306)와, 상기 제2 기판(302) 위에 형성된 제2 패키지 본체(308)로 이루어진다. 이때 제3 연결수단(306)은 솔더볼 혹은 솔더 랜드일 수 있으며, 상기 제3 연결수단(306)은 패키지 연결수단(200)에 있는 제3 솔더볼 패드(206)와 1:1로 연결된다. 여기서 제2 패키지 본체(308) 역시 상기 제1 패키지 본체(108)와 마찬가지로 반도체 칩을 탑재하고 이를 제2 기판(302)에 연결시킨 후 봉지수지(Epoxy Mold Compound)로 밀봉한 구조로서, 반도체 칩과 제2 기판(302)의 연결은 와이어 본딩(wire bonding) 방식 혹은 플립 칩 본딩(flip chip bonding) 방식을 사용할 수 있 다.
도 4는 도 3에서 제1 패키지 본체의 단면도이다.
도 4를 참조하면, 제1 패키지 본체(108)의 구조는 다층기판 형태의 제1 기판(102) 위에 접착테이프(118)를 통해 탑재된 반도체 칩(112)과, 상기 반도체 칩(112)의 본드패드와 상기 제1 기판(102)을 전기적으로 연결하는 와이어(114)와, 상기 반도체 칩(112)과 상기 와이어(114)를 밀봉하는 봉지수지(116)로 이루어진다. 본 실시예에서는 반도체 칩(112)과 제1 기판(102)의 전기적 연결을 와이어 본딩을 통해 달성하였으나, 이는 플립칩 본딩(flip chip bonding) 방식으로 변경하여 적용할 수도 있다.
도 5는 본 발명에 의한 매개 인쇄회로기판을 사용하는 적층형 반도체 패키지의 분해 사시도이다.
도 5를 참조하면, 상기 하부 반도체 패키지(100)와 패키지 연결수단(200)의 연결은 패키지 연결수단(200)에 있는 제2 연결단자(208)를 통해 이루어진다. 이때 하부 반도체 패키지(100)의 제1 패키지 본체(108)는 상기 패키지 연결수단(200)의 중앙에 형성된 개구부(210)에 삽입된다. 또한 패키지 연결수단(200)과 상부 반도체 패키지(300)의 연결은 상부 반도체 패키지(300) 하부에 있는 제3 연결단자(306)가 패키지 연결수단(200)의 제3 솔더볼 패드(206)와 1:1로 연결되어 이루어진다.
본 발명에서는 상기 패키지 연결수단(200)의 구조 변경을 통하여, 상부 반도체 패키지(300)가 메모리 소자로서 집적도가 높아져 핀들이 증가될 경우 이를 하부 반도체 패키지(100)로 전달하면서 연결되는 단자의 개수를 줄이고, 피치를 늘리고 있다. 이에 관해 도 6 및 도 7을 통해 살펴보기로 한다.
도 6은 도 4에서 패키지 연결수단의 A면에 대한 평면도이고, 도 7은 도 4에서 패키지 연결수단의 B면에 대한 평면도이다.
도 6 및 도 7을 참조하면, 상기 패키지 연결수단(200)의 상부면(A) 중앙에는 개구부(210)가 하부 반도체 패키지의 제1 패키지 몸체(도4의 108)보다 큰 크기로 형성되어 있다. 그리고 상부 반도체 패키지(도4의 300)의 제3 연결단자(도4의 306)와 1:1로 대응하는 개수의 제3 솔더볼 단자(202)가 일정한 피치(P1)로 배열되어 있다.
이때 상부 반도체 패키지(도4의 300)가 메모리 소자이고 그 집적도가 높아져서 제3 솔더볼 패드(206) 사이의 피치(P1)가 5㎛ 혹은 그 이하로 줄어들고, 상기 하부 반도체 패키지(도4의 100)가 상기 메모리 소자를 이용하는 마이크로 컨트롤러 혹은 마이크로 프로세서와 같은 LSI소자로서 제4 솔더볼(204) 사이의 피치(P2)가 6.5㎛ 혹은 그 이상으로 크게 변화된 경우를 가정해 보기로 한다. 도 2에서 나타난 매개 연결수단(도2의 40)으로는 이러한 문제를 해결할 수가 없다.
이를 해결하기 위하여 본 발명에서는 A면에 있는 제3 솔더볼(206)의 개수가 56개인 경우, 이를 매개 인쇄회로기판(도4의 202)의 하부로 연결하면서 제3 솔더볼(206)과 연결되는 제4 솔더볼(204)의 개수를 도 7에 나타난 바와 같이 48개로 줄인다. 이는 NC핀의 연결을 생략하고, 상부 반도체 패키지의 제3 연결단자(도4의 306)에서 사용자가 사용하지 않고 제조업체가 전기적 검사에만 사용되는 핀과 연결된 솔더볼 패드의 연결을 생략한 결과이다. 이에 따라 B면에서는 줄어든 개수(56개-48개=8개)만큼 제4 솔더볼 패드(204) 사이의 피치(P2)를 늘릴 수 있다.
또한 필요에 따라 제3 솔더볼 패드(206)에 있는 전원공급 신호라인, 예를 들면 Vdd핀, 그라운드핀(ground pin)과 연결된 솔더볼 패드의 개수를 2배수로 증가시켜 상부 반도체 패키지와 하부 반도체 패키지간의 신호전달 특성을 개선할 수도 있다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 두 개의 반도체 패키지를 패키지 연결수단을 사용하여 적층할 때 패키지 연결수단에 있는 매개 인쇄회로기판의 설계 변경을 통하여, 첫째 NC핀과 전기적 검사에만 사용되는 핀의 연결을 생략함으로써 제4 솔더볼 패드의 개수가 제3 솔더볼 패드의 개수보다 더 적게 만들 수 있다. 이로 인하여 매개 인쇄회로기판 하부에 있는 제4 솔더볼 패드의 피치를 매개 인쇄회로기판 상부에 있는 제3 솔더볼 패드의 피치보다 더 증가시킬 수 있기 때문에 솔더볼 피치 변화 대응하는 상호연결을 용이하게 할 수 있다.
둘째 상기 제3 솔더볼 패드의 기능을 매개 인쇄회로기판을 통하여 제4 솔더볼 패드로 연결하는 과정에서 Vdd핀 및 그라운드핀(ground pin)의 개수를 더욱 증가시켜 전원공급 신호라인의 특성을 개선할 수 있다.

Claims (16)

  1. (a) 하부에는 제1 솔더볼 패드가 형성되고 상부에는 제2 솔더볼 패드가 형성된 제1 기판과,
    상기 제1 기판 위에 반도체 칩을 탑재하고 반도체 칩의 기능을 상기 제1 기판에 연결시킨 돌출형 제1 패키지 본체와,
    상기 제1 기판의 제1 솔더볼 패드에 부착된 제1 솔더볼을 포함하는 하부 반도체 패키지;
    (b) 상기 하부 반도체 패키지 위에 적층(stack)되되 중앙에 형성된 개구부를 통하여 상기 하부 반도체 패키지의 제1 패키지 본체가 삽입되고 상부에는 제3 솔더볼 패드가 형성되고 하부에는 제4 솔더볼 패드가 형성되되 상기 제4 솔더볼 패드의 개수가 제3 솔더볼 패드의 개수보다 더 적은 매개 인쇄회로기판과,
    상기 제4 솔더볼 패드에 부착되어 상기 제2 솔더볼 패드에 연결된 제2 연결단자를 포함하는 패키지 연결수단; 및
    (c) 상기 패키지 연결수단 위에 적층되고 하부에는 제5 솔더볼 패드가 형성된 제2 기판과, 상기 제2 기판 위에 형성된 제2 패키지 본체와, 상기 제2 기판의 제5 솔더볼 패드에 부착되어 상기 패키지 연결수단의 제3 솔더볼 패드에 연결된 제3 연결단자를 포함하는 상부 반도체 패키지를 구비하는 것을 특징으로 하는 적층형 반도체 패키지.
  2. 제1항에 있어서,
    상기 하부 반도체 패키지에서 상기 돌출형 제1 패키지 본체는,
    상기 제1 기판 위에 접착 수단을 통하여 탑재된 반도체 칩;
    상기 반도체 칩과 상기 제1 기판을 연결하는 제1 와이어; 및
    상기 반도체 칩 및 상기 제1 와이어를 밀봉하는 제1 봉지수지를 구비하는 것을 특징으로 하는 적층형 반도체 패키지.
  3. 제1항에 있어서,
    상기 하부 반도체 패키지에서 상기 제1 패키지 본체의 높이는 상기 제3 연결단자와, 상기 패키지 연결수단의 높이의 합보다 작은 것을 특징으로 하는 적층형 반도체 패키지.
  4. 제1항에 있어서,
    상기 하부 반도체 패키지는, 상기 상부 반도체 패키지의 기능을 사용하는 LSI 반도체 소자인 것을 특징으로 하는 적층형 반도체 패키지.
  5. 제4항에 있어서,
    상기 LSI 반도체 소자는 마이크로 컨트롤러 및 마이크로 프로세서 중에서 선택된 하나인 것을 특징으로 하는 적층형 반도체 패키지.
  6. 제1항에 있어서,
    상기 매개 인쇄회로기판의 개구부는 상기 하부 반도체 패키지의 제1 패키지 본체보다 큰 것을 특징으로 하는 적층형 반도체 패키지.
  7. 제1항에 있어서,
    상기 제4 솔더볼 패드는 상기 제3 솔더볼 패드보다 피치(pitch)가 더 큰 것을 특징으로 하는 적층형 반도체 패키지.
  8. 제1항에 있어서,
    상기 제4 솔더볼 패드는 상기 제3 솔더볼 패드와 상기 매개 인쇄회로기판 내에서 서로 전기적으로 연결된 것을 특징으로 하는 적층형 반도체 패키지.
  9. 제8항에 있어서,
    상기 제4 솔더볼 패드는 상기 제3 솔더볼 패드에 있는 패드 중에서 하부 반도체 패키지에서 실제로 사용하지 않는 솔더볼 패드는 연결되지 않는 것을 특징으로 하는 적층형 반도체 패키지.
  10. 제9항에 있어서,
    상기 하부 반도체 패키지에서 실제로 사용하지 않는 솔더볼 패드는 제3 솔더볼 패드에 있는 NC(No connection)핀과, 전기적 검사에서만 사용되는 핀들인 것을 특징으로 하는 적층형 반도체 패키지.
  11. 제8항에 있어서,
    상기 제4 솔더볼 패드는 상기 제3 솔더볼 패드에서 전원공급과 관련된 핀들과 연결된 솔더볼 패드의 개수가 늘어난 것을 특징으로 하는 적층형 반도체 패키지.
  12. 제11항에 있어서,
    상기 전원공급과 관련된 핀들은 Vdd 핀 및 그라운드(ground) 핀인 것을 특징으로 하는 적층형 반도체 패키지.
  13. 제1항에 있어서,
    상기 제2 연결단자는 솔더볼 및 솔더 랜드(land) 중에서 선택된 하나인 것을 특징으로 하는 적층형 반도체 패키지.
  14. 제1항에 있어서,
    상기 제2 연결단자는 솔더볼 및 솔더 랜드(land) 중에서 선택된 하나인 것을 특징으로 하는 적층형 반도체 패키지.
  15. 제1항에 있어서,
    상기 제1 기판은 다층 기판인 것을 특징으로 하는 적층형 반도체 패키지.
  16. 제1항에 있어서,
    상기 매개 인쇄회로기판은 다층 기판인 것을 특징으로 하는 적층형 반도체 패키지.
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