KR20110126994A - 반도체 소자 및 반도체 소자의 형성방법 - Google Patents

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Abstract

반도체 소자 및 반도체 소자의 형성방법이 제공된다.
상기 반도체 소자는 층간절연층 패턴; 상기 층간절연층 패턴 내에 형성된 비아홀에 의하여 노출되고, 전기적 신호를 입출력하는 통로인, 금속배선 패턴; 및 상기 금속배선 패턴과 직접 접촉하면서 상기 비아홀을 충진하는 도금층 패턴;을 포함한다.
상기 반도체 소자의 형성방법은 전기적 신호를 입출력하는 통로인 금속배선 패턴을 매립하는 층간절연층을 형성하는 단계; 상기 금속배선 패턴의 적어도 일부를 노출시키도록 상기 층간절연층 내에 비아홀을 형성하는 단계; 및 상기 비아홀에 의하여 노출된 상기 금속배선 패턴을 씨드 금속층으로 하여 상기 금속배선 패턴과 직접 접촉하면서 상기 비아홀을 충진하는 도금층 패턴을 형성하는 단계;를 포함한다.
본 발명에 따른 반도체 소자 및 반도체 소자의 형성방법에 의하면, 보이드가 없는 관통 실리콘 비아를 포함하는 반도체 소자를 구현할 수 있다.

Description

반도체 소자 및 반도체 소자의 형성방법{Semiconductor device and methods for fabricating the same}
본 발명은 반도체 소자 및 반도체 소자를 형성하는 방법에 관한 것으로서, 특히 웨이퍼 레벨 패키지에서 형성되는 관통 실리콘 비아를 포함하는 반도체 소자 및 반도체 소자의 형성방법에 관한 것이다.
반도체 소자의 집적도가 높아질수록, 반도체 소자를 구성하는 요소의 미세한 불량이 전체 성능에 불리한 영향을 미치게 된다. 예를 들어, 반도체 소자의 집적도가 높아질수록 웨이퍼 레벨 패키지에서 형성되는 관통 실리콘 비아홀의 종횡비가 커지게 되며, 따라서 도전성의 물질로 상기 관통 실리콘 비아홀을 충진하는 과정에서 보이드(void)가 발생할 가능성이 높아지는데, 이러한 보이드는 전체 성능에 불리한 영향을 미칠 수 있다.
또한, 품질경쟁력 확보를 위하여 반도체 소자의 제조비용을 줄이는 노력이 계속 진행되고 있다. 예를 들어, 웨이퍼 레벨 패키지에서 형성되는 관통 실리콘 비아를 형성하는 공정에서도 제조비용을 줄이기 위한 노력들이 진행되고 있다.
이에 따라, 본 발명이 이루고자 하는 기술적 과제는 보이드가 없는 관통 실리콘 비아를 포함하는 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 제조비용을 절감하면서 상기 보이드가 없는 관통 실리콘 비아를 포함하는 반도체 소자의 형성방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 소자가 제공된다.
본 발명의 일실시예에 따른 반도체 소자는 층간절연층 패턴; 상기 층간절연층 패턴 내에 형성된 비아홀에 의하여 노출되고, 전기적 신호를 입출력하는 통로인, 금속배선 패턴; 및 상기 금속배선 패턴과 직접 접촉하면서 상기 비아홀을 충진하는 도금층 패턴;을 포함한다.
상기 도금층 패턴은 상기 금속배선 패턴을 씨드 금속층(seed metal layer)으로 하는 전해도금 공정에 의해 형성되는 금속을 포함하여 형성될 수 있다.
상기 금속배선 패턴 및 상기 도금층 패턴은 구리를 포함하여 형성될 수 있다.
상기 층간절연층 패턴은 실리콘을 포함하여 형성되며, 상기 비아홀은 상기 금속배선 패턴의 적어도 일부를 노출시키는 관통 실리콘 비아홀(TSV, Through Silicon Via hole)일 수 있다.
본 발명의 일실시예에 따른 반도체 소자는 상기 비아홀의 측면에 형성되고, 상기 층간절연층 패턴과 상기 도금층 패턴 사이에 개재되는 전도층 패턴을 더 포함할 수 있다. 상기 전도층 패턴은 물리적 기상 증착에 의해 형성되는 금속을 포함하여 형성될 수 있으며, 예를 들어, 상기 물리적 기상 증착에 의해 형성되는 상기 금속은 티타늄을 포함하여 형성될 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자는 층간절연층 패턴; 상기 층간절연층 패턴 내에 형성된 비아홀을 충진한 도금층 패턴; 및 상기 층간절연층 패턴과 상기 도금층 패턴 사이에 개재되는 씨드 금속층;을 포함하며, 상기 씨드 금속층은 상기 비아홀의 바닥면에만 형성된다.
상기 씨드 금속층은 상기 층간절연층 패턴 내에 형성된 비아홀에 의하여 노출되고, 전기적 신호를 입출력하는 통로인, 금속배선 패턴으로 구성될 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자는 상기 비아홀의 측면에 형성되고, 상기 층간절연층 패턴과 상기 도금층 패턴 사이에 개재되는 전도층 패턴을 더 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 반도체 소자의 형성방법이 제공된다.
본 발명의 일실시예에 따른 반도체 소자의 형성방법은 전기적 신호를 입출력하는 통로인 금속배선 패턴을 매립하는 층간절연층을 형성하는 단계; 상기 금속배선 패턴의 적어도 일부를 노출시키도록 상기 층간절연층 내에 비아홀을 형성하는 단계; 및 상기 비아홀에 의하여 노출된 상기 금속배선 패턴을 씨드 금속층으로 하여 상기 금속배선 패턴과 직접 접촉하면서 상기 비아홀을 충진하는 도금층 패턴을 형성하는 단계;를 포함한다.
상기 도금층 패턴을 형성하는 단계는 상기 금속배선 패턴으로부터 상기 비아홀의 높이방향으로 상기 비아홀을 충진하면서 도금층 패턴을 형성하는 단계를 포함할 수 있다.
본 발명의 일실시예에 따른 반도체 소자의 형성방법은 상기 비아홀을 형성하는 단계와 상기 도금층 패턴을 형성하는 단계 사이에, 상기 비아홀의 측면 및 상기 비아홀의 바닥면과 상기 비아홀의 외부의 전면(全面)을 덮는 전도층을 형성하는 단계; 및 상기 비아홀에 의하여 상기 금속배선 패턴이 노출되도록 상기 비아홀의 바닥면에 형성된 전도층을 제거하는 단계;를 더 포함할 수 있다.
상기 전도층을 형성하는 단계는 상기 비아홀의 외부의 전면에 형성된 상기 전도층의 두께가 상기 비아홀의 바닥면에 형성된 상기 전도층의 두께보다 더 두껍도록 상기 전도층을 형성하는 단계를 포함할 수 있으며, 예를 들어 물리적 기상 증착법에 의하여 티타늄을 포함하는 전도층을 형성하는 단계를 포함할 수 있다.
상기 전도층을 제거하는 단계는 상기 비아홀의 측면에 형성된 전도층은 잔류하면서 상기 비아홀의 바닥면에 형성된 전도층을 제거하는 단계를 포함할 수 있으며, 예를 들어, 플라즈마를 이용하여 상기 전도층을 이방성 식각하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자의 형성방법은 반도체 기판 상에 전기적 신호를 입출력하는 통로인 금속배선 패턴 및 상기 금속배선 패턴을 매립하는 층간절연막을 포함하는 구조체를 형성하는 단계; 상기 구조체의 상하를 뒤집고 이후에 상기 반도체 기판을 소정의 두께까지 전면(全面) 식각하는 단계; 잔류하는 상기 반도체 기판의 상부면에서부터 상기 금속배선 패턴이 노출될 때까지, 상기 반도체 기판 및 상기 층간절연층을 순차적으로 식각하여 비아홀을 형성하는 단계; 및 상기 비아홀에 의하여 노출된 상기 금속배선 패턴을 씨드 금속층으로 하여 상기 비아홀을 충진하는 도금층 패턴을 형성하는 단계;를 포함한다.
본 발명의 다른 실시예에 따른 반도체 소자의 형성방법은 상기 비아홀을 형성하는 단계와 상기 도금층 패턴을 형성하는 단계 사이에, 상기 비아홀의 측면 및 상기 비아홀의 바닥면과 상기 비아홀의 외부의 전면(全面)을 덮는 전도층을 형성하는 단계; 및 상기 비아홀에 의하여 상기 금속배선 패턴이 노출되도록 상기 비아홀의 바닥면에 형성된 전도층을 제거하는 단계;를 더 포함할 수 있다.
상기 전도층을 형성하는 단계는 상기 비아홀의 외부의 전면에 형성된 상기 전도층의 두께가 상기 비아홀의 바닥면에 형성된 상기 전도층의 두께보다 더 두껍도록 물리적 기상 증착법에 의하여 전도층을 형성하는 단계를 포함할 수 있으며 상기 전도층을 제거하는 단계는 플라즈마를 이용하여 상기 비아홀의 바닥면에 형성된 상기 전도층을 이방성 식각하는 단계를 포함할 수 있다.
본 발명에 따른 반도체 소자에 의하면, 보이드가 없는 관통 실리콘 비아를 포함하는 반도체 소자를 구현할 수 있다.
본 발명에 따른 반도체 소자의 형성방법에 의하면, 반도체 소자의 제조비용을 절감할 수 있다.
도 1 내지 도 7은 본 발명의 일실시예에 따른 반도체 소자를 형성하는 방법을 순차적으로 도해한 단면도들이며;
도 8 내지 도 11은 본 발명의 다른 실시예에 따른 반도체 소자를 형성하는 방법을 순차적으로 도해한 단면도들이며;
도 12 내지 도 15는 본 발명에 따른 반도체 소자의 형성방법과 비교하기 위하여 도시된 반도체 소자의 형성방법을 도해하는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
명세서 전체에 걸쳐서 층, 영역, 또는 기판등과 같은 하나의 구성요소가 다른 구성요소 "상에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "상에 직접 접촉하여 " 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 도면들 전체에 걸쳐 동일한 요소를 지칭할 수 있다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 상대적인 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 구성요소가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 "층"이라는 용어는, 물체들이 포개져 생기는 구조체의 일부를지칭하기 위하여 사용한다. 따라서, "층"이라는 용어는 물체들의 두께에 의해 의미가 한정되어 해석될 필요는 없다.
도 7은 본원의 일실시예에 따른 반도체 소자의 단면을 도해하는 단면도이다.
도 7을 참조하면, 반도체 소자는 층간절연층 패턴(120b), 층간절연층 패턴(120b) 내에 형성된 비아홀(H)에 의하여노출되고, 전기적 신호를 입출력하는 통로인, 금속배선 패턴(115); 및 금속배선 패턴(115)과 직접 접촉하면서 비아홀(H)을 충진하는 도금층 패턴(140c)을 포함한다. 비아홀(H)의 바닥면에서 금속배선 패턴(115)이 노출된다. 여기에서 도금층 패턴(140c)이 금속배선 패턴(115)과 직접 접촉한다는 것은 도금층 패턴(140c)과 금속배선 패턴(115) 사이에 개재되는 다른 층이 없다는 것을 의미한다.
도금층 패턴(140c)은 전해도금 공정에 의해 형성되는 금속을 포함하여 제조될 수 있으며, 금속배선 패턴(115)이 전해도금 공정에서 필요한 씨드 금속층(seed metal layer)의 역할을 담당한다. 도금층 패턴(140c)이 구리를포함하여 형성될 경우, 상기 씨드 금속층(seed metal layer)은 구리를 포함하는 금속일 수 있다.
한편, 상기 씨드 금속층은 비아홀(H)의 바닥면에만 형성된다. 이는, 상기 씨드 금속층이 비아홀(H)의 측면에는 형성되지 않으며, 비아홀(H)의 외부에서도 형성되지 않는다는 것을 의미한다. 상기 씨드 금속층이 비아홀(H)의 바닥면에만 형성되므로, 도금층 패턴(140c)은 전해도금 공정에서 금속배선 패턴(115)에서부터 비아홀(H)의 높이 방향으로 순차적으로 비아홀(H)을 충진하면서 형성될 수 있다.
한편, 도면에서는 금속배선 패턴(115)이 비아홀(H)의 바닥면에만 한정되어 위치하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않으며, 비아홀(H)의 바닥면에서 금속배선 패턴(115)이 노출되는 구조 내에서 금속배선 패턴(115)은 다양한변형이 가능하다. 예를 들어, 금속배선 패턴(115)이 비아홀(H)의 바닥면에서 좌우로 더 신장될 수도 있다.
금속배선 패턴(115)은 반도체소자의 전기적 신호를 외부로 출력하고 외부의 전기적 신호를 반도체 소자로 입력하는 전기적 통로의 역할을 담당한다. 도면에는 도시되지 않았지만, 금속배선 패턴(115)은 반도체소자 내의 다른 구성요소들의(예를 들어, 게이트 구조체, 비트라인 구조체, 커패시터 구조체의) 위쪽에 배치될 수 있다. 금속배선 패턴(115)은 물리적 기상 증착법 또는 화학적 기상 증착법에 의해 형성될 수 있다. 또한, 금속배선 패턴(115)은 전해도금 공정에 의해 형성될수도 있다.
층간절연층 패턴(120b)은 실리콘을 포함하여 형성될 수 있으며, 비아홀(H)은 금속배선 패턴(115)의 적어도일부를 노출시키는 관통 실리콘 비아홀(TSV, Through Silicon Via hole)일 수 있다. 관통 실리콘 비아홀을 도전성 물질로 충진한 관통 실리콘 비아는, 예를 들어, 웨이퍼 레벨 패키지에서 전기적 연결을 위한 중요한 구성요소로 담당할 수 있다.
비아홀(H)의 측면에 형성되고, 층간절연층 패턴(120b)과 도금층 패턴(140c) 사이에 전도층 패턴(130b)이 개재될수 있다. 전도층 패턴(130b)은 전해도금 공정에서 음극의 역할을 담당할 수 있다. 전도층 패턴(130b)은 물리적 기상 증착에 의해 형성되는 금속을 포함하여 형성될 수 있으며, 예를 들어, 상기 물리적 기상 증착에 의해 형성되는 상기 금속은 티타늄을 포함할 수 있다.
도 1 내지 도 7은 본 발명의 일실시예에 따른 반도체소자를 형성하는 방법을 순차적으로 도해한 단면도들이다.
도 1을 참조하면, 전기적 신호를 입출력하는 통로인 금속배선 패턴(115)을 매립하는 층간절연층(120)을 형성한다.
계속하여, 도 2를 참조하면, 금속배선 패턴(115)이 노출되도록 층간절연층(120)의 일부를식각하여 비아홀(H)을 가지는 층간절연층 패턴(120a)을 형성한다. 따라서, 금속배선 패턴(115)의 적어도 일부는 비아홀(H)에 의해 노출된다. 금속배선 패턴(115)은 비아홀(H)의 바닥면에서 좌우로 더 신장될 수도 있다.
계속하여, 도 3을 참조하면, 도 2에 개시된구조체의 전면(全面) 상에 전도층(130)을 형성한다. 즉, 비아홀(H)의 측면 및 비아홀(H)의 바닥면과 비아홀(H)의 외부의 전면(全面)을 덮는 전도층(130)을 형성한다. 전도층(130)은 후속 공정에서 도금층 패턴을 형성하기 위해 전해도금을 수행할 때, 음극의 역할을 담당할 수 있다. 전도층(130)은 비아홀(H) 의 외부의 전면(全面)에 형성된 전도층(130)의 두께(t1)가 비아홀(H)의 바닥면에 형성된 전도층(130)의 두께(t2)보다 더 두꺼운 것이 바람직하다. 이를 위하여, 전도층(130)은 물리적기상 증착법에 의해 형성될 수 있다. 예를 들어, 전도층(130)은 물리적 기상 증착법에 의하여 형성되는 티타늄을 포함하는 전도층일 수 있다.
계속하여, 도 4를 참조하면, 비아홀(H)에 의해 금속배선 패턴(115)이 노출되도록 비아홀(H)의 바닥면에 형성된 전도층(130)을 제거한다. 즉, 비아홀(H)의 바닥면에 형성된 전도층(130)은 금속배선 패턴(115)과 직접 접촉하는 전도층(130)이다. 비아홀(H)의 바닥면에 형성된 전도층(130)을 제거하는 동안, 비아홀(H)의 측면과 비아홀(H)의 외부의전면(全面)에 형성된 전도층(130)은 완전히 제거되지 않고 잔류하는 것이 바람직하다. 예를 들어, 비아홀(H)의 외부의 전면(全面)에 형성된 상기 전도층은 두께가 감소(t1에서 t3으로 감소)되었지만 완전히 제거되지 않고 잔류한다. 이는 후속 공정에서 도금층 패턴(140c)을 형성하기 위해 전해도금을 수행할 때, 음극의역할을 담당하기 위함이다.
도 3에서 살펴본 바와 같이, 비아홀(H) 의 외부의 전면(全面)에 형성된 전도층(130)의 두께(t1)가 비아홀(H)의 바닥면에 형성된 전도층(130)의 두께(t2)보다 더 두꺼우므로, 전도층(130)을 비아홀(H)의 깊이 방향(도 4의 굵은 화살표 방향)으로 이방성식각을 하면, 비아홀(H)의 측면과 비아홀(H)의 외부의 전면(全面)에 형성된 전도층(130)은 잔류하면서 비아홀(H)의 바닥면에 형성된 전도층(130)을 완전히 제거하여, 전도층 패턴(130a)을 구현할 수 있다. 이방성 식각을 위해서는 플라즈마를 이용한 건식 식각 공정을 사용할 수 있다.
계속하여, 도 5를 참조하면, 비아홀(H)을 도금층 패턴(140a)으로 충진한다. 도금층 패턴(140a)은 금속배선 패턴(115)을 씨드 금속층으로 하여 금속배선 패턴(115)과 직접 접촉하면서 비아홀(H)을 충진한다. 따라서, 도금층 패턴(140a)은 금속배선 패턴(115)으로부터 비아홀(H)의 높이 방향(도 5의 굵은 화살표방향)으로 비아홀(H)을 충진하면서 성장한다. 도금층 패턴(140a)이 비아홀(H)의 하부에서 상부로 적층되어 형성되므로, 비아홀(H)의 상부에서 오버행(overhang) 현상에 의한 보이드 생성을 방지할 수 있다.
계속하여, 도 6을 참조하면, 도금층 패턴(140a)을 층간절연층 패턴(120a) 및/또는 전도층 패턴(130a) 의 상부면에 도달할 때까지 성장시켜 도금층 패턴(140b)을 형성한다.
계속하여, 도 7을 참조하면, 도 6에 개시된구조체의 상면 전체에 걸쳐 전면(全面) 식각을 수행하여 전도층 패턴(130a)과 도금층 패턴(140b)의 일부를 제거하여 평탄화하여 최종 구조의 층간절연층 패턴(120b), 전도층 패턴(130b), 도금층 패턴(140c)을 형성할 수 있다.
도 8 내지 도 11은 본 발명의 다른 실시예에 따른 반도체 소자를 형성하는 방법을 순차적으로 도해한 단면도들이다.
먼저, 도 8을 참조하면, 반도체 기판(11) 상에 전기적 전기적 신호를 입출력하는 통로인 금속배선 패턴(13, 14, 15) 및 금속배선 패턴(13, 14, 15)을 매립하는 층간절연층(21)을 포함하는 제1 구조체(100)를 형성한다. 층간절연층(21)은 실리콘을 포함하여 형성될 수 있다. 금속배선 패턴(13, 14, 15)은 배치되는 위치에 따라 제1 금속배선 패턴(13), 제2 금속배선 패턴(14) 및 제3 금속배선 패턴(15)을 포함할 수 있다. 금속배선 패턴(13, 14, 15)은 물리적 기상 증착법 또는 화학적기상 증착법에 의해 형성될 수 있다. 또한, 금속배선 패턴(13, 14, 15)은 전해도금 공정에 의해 형성될수도 있다. 금속배선 패턴 중의 일부(15)는 전극패드(16)와 연결될수도 있다. 전극패드(16)는 웨이퍼레벨 패키지에서 외부 접속 단자(예를 들어 솔더볼)가 전기적으로 연결될 수 있다.
한편, 반도체 기판(11)과 금속배선 패턴(13, 14, 15) 사이에는 게이트 구조체(12)등이 개재될 수 있으며, 도면에는 도시되지 않았지만, 반도체 기판(11)과 금속배선 패턴(13, 14, 15) 사이에는 비트라인, 커패시터 구조체 등이 더 개재될 수도 있다.
계속하여, 도 9를 참조하면, 도 8의 구조체(100)의 상하를 뒤집는 플립핑(flipping) 공정을 수행하여 제2 구조체(200)를 준비한다. 따라서, 도 8에서 제1 구조체(100)의 상면(21_FS)이 도 9에서 제2 구조체(200)의 하면(21_FS)이 된다. 또한, 도 8에서 제1 구조체(100)의 하면(11_BS)이 도 9에서 제2 구조체(200)의 상면(11_BS)이 된다.
계속하여, 도 10을 참조하면, 도 9의 제2 구조체(200)의 상면(11_BS)으로부터, 즉 도 9의 반도체 기판(11)의 상면(11_BS)으로부터, 전면(全面) 식각(예를 들어, 에치백 공정이나 폴리싱 공정)을 하여 반도체 기판(11)의 일부층을 제거하고 나머지의 반도체 기판(11a)만잔류하는 제3 구조체(300)을 형성한다.
계속하여, 도 11을 참조하면, 제3 구조체(300)의 상부면(11a_BS)에서부터 금속배선 패턴(15)이 노출될 때까지, 반도체 기판(11a) 및 층간절연층(21)을 순차적으로 식각하여 비아홀(H)을 형성한다. 비아홀(H)에 의해 노출되는 금속배선 패턴(15)은 전극패드(16)로 전기적으로 연결될 수 있다.
도 11에서 도시된 점선부분(A)은 도 2에서 도시된 구조체에 대응될 수 있다.
따라서, 도 2에서 도시된 구조체의 상면(120a_BS)은 도 11에서 도시된 구조체의 상면(11b_BS)에 해당하고, 도 2에서 도시된 구조체의 하면(120a_FS)은 도 11에서 도시된 구조체의 하면(21_FS)에 해당할 수 있다. 또한, 도 2에서 도시된 층간절연층 패턴(120a)은 도 11에서 도시된 반도체 기판(11b) 및 층간절연층(21a)에 해당할 수 있으며, 도 2에서 도시된 금속배선 패턴(115)는 도 11에서 도시된 금속배선 패턴(15)에 해당할 수 있다.
도 12 내지 도 15는 본 발명에 따른 반도체소자의 형성방법과 비교하기 위하여 도시된 반도체 소자의 형성방법을 도해하는 단면도들이다.
우선, 도 12를 참조하면, 비아홀(H)을 포함하는 층간절연층 패턴(220a)을 준비한다. 본원에 따른 구조와는 달리, 비아홀(H)에 바닥면에는 별도의 금속배선 패턴이 노출되지 않으므로, 비아홀(H)을 전해도금 공정에 의해 도금층 패턴으로 충진하기 위해서는, 별도의 씨드 금속층이 필요하다.
계속하여, 도 13을 참조하면, 도 12의 구조체의 전면(全面) 상에 씨드 금속층(240)을 형성한다. 층간절연층 패턴(220a)과 씨드 금속층(240) 사이에는 전도층(230)이 개재될 수 있다.
계속하여, 도 14를 참조하면, 비아홀(H)을 오픈하도록 비아홀(H)의 주변에 포토레지스트층 패턴(250)을 형성한다. 비아홀(H)의 주변에 포토레지스트층 패턴(250)을 형성하는 공정은 포토리소그래피 공정이 수반되어 제조비용이 증가하게 된다. 본원의 발명에서는 비아홀(H)을 충진하기 위하여 이러한 포토리소그래피 공정이 수반되지 않으므로 제조비용을 절감할 수 있는 효과를 기대할 수 있다.
계속하여, 도 15를 참조하면, 포토레지스트층 패턴(250)에 의해 노출되는 씨드 금속층(240) 상에 전해도금 공정에 의해 도금층 패턴(260)을 형성한다. 그러나, 씨드 금속층(240)이 비아홀(H)의 바닥면뿐만 아니라 측면에도 형성되므로, 도금층 패턴(260)은 등방성 도금 성장을 하여 형성되고 결국 내부에 보이드(V)가 생성될 가능성이 매우 높다. 또한, 비아홀(H)의 상부 모서리(도 14의 B)에 형성되는 씨드 금속층(240)에는 전해도금 공정에서 전류가 집중되므로 이 부분에서의 도금층 패턴(260)이 과성장되어 오버행이 발생되어, 도금층 패턴(260)의 내부에 보이드(V)가 생성될 가능성이 매우 높고 비아홀(H)의 형상을 반영하여 도금층 패턴(260)의 상부면에 오목한 면(C)이 형성될 수 있다.
이러한 문제점은 본원에서 근본적으로 해결될 수 있다. 이것은 비아홀(H)의 바닥면에서만 씨드 금속층이 존재하므로 가능하다. 또한, 본원에서는 씨드 금속층을 별도로 형성하지 않고 금속배선 패턴을 사용함으로써 제조비용을 줄이는 효과를 기대할 수도 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
115 : 금속배선 패턴
140c : 도금층 패턴
120b : 층간절연층 패턴
130b : 전도층 패턴

Claims (10)

  1. 층간절연층 패턴;
    상기 층간절연층 패턴 내에 형성된 비아홀에 의하여 노출되고, 전기적 신호를 입출력하는 통로인, 금속배선 패턴; 및
    상기 금속배선 패턴과 직접 접촉하면서 상기 비아홀을 충진한 도금층 패턴;을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 금속배선 패턴 중에서 상기 비아홀에 의해 노출되는 부분은 상기 비아홀의 바닥면에만 위치하는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 비아홀의 측면에 형성되고, 상기 층간절연층 패턴과 상기 도금층 패턴 사이에 개재되는 전도층 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 층간절연층 패턴;
    상기 층간절연층 패턴 내에 형성된 비아홀을 충진한 도금층 패턴; 및
    상기 층간절연층 패턴과 상기 도금층 패턴 사이에 개재되는 씨드 금속층;을 포함하고,
    상기 씨드 금속층은 상기 비아홀의 바닥면에만 형성되는 것을 특징으로 하는 반도체 소자.
  5. 제4항에 있어서,
    상기 씨드 금속층은 상기 층간절연층 패턴 내에 형성된 비아홀에 의하여 노출되고, 전기적 신호를 입출력하는 통로인, 금속배선 패턴으로 구성되는 것을 특징으로 하는 반도체 소자.
  6. 전기적 신호를 입출력하는 통로인 금속배선 패턴을 매립하는 층간절연층을 형성하는 단계;
    상기 금속배선 패턴의 적어도 일부를 노출시키도록 상기 층간절연층 내에 비아홀을 형성하는 단계; 및
    상기 비아홀에 의하여 노출된 상기 금속배선 패턴을 씨드 금속층으로 하여 상기 금속배선 패턴과 직접 접촉하면서 상기 비아홀을 충진하는 도금층 패턴을 형성하는 단계;를 포함하는 반도체 소자의 형성방법.
  7. 제6항에 있어서,
    상기 비아홀을 형성하는 단계와 상기 도금층 패턴을 형성하는 단계 사이에,
    상기 비아홀의 측면 및 상기 비아홀의 바닥면과 상기 비아홀의 외부의 전면(全面)을 덮는 전도층을 형성하는 단계; 및
    상기 비아홀에 의하여 상기 금속배선 패턴이 노출되도록 상기 비아홀의 바닥면에 형성된 전도층을 제거하는 단계;를 더 포함하는 반도체 소자의 형성방법.
  8. 제7항에 있어서,
    상기 전도층을 형성하는 단계는 상기 비아홀의 외부 전면에 형성된 상기 전도층의 두께가 상기 비아홀의 바닥면에 형성된 상기 전도층의 두께보다 더 두껍도록 상기 전도층을 형성하는 단계인 것을 특징으로 하는 반도체 소자의 형성방법.
  9. 제7항에 있어서,
    상기 전도층을 제거하는 단계는 상기 비아홀의 측면에 형성된 전도층은 잔류하면서 상기 비아홀의 바닥면에 형성된 전도층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  10. 제6항에 있어서,
    상기 도금층 패턴을 형성하는 단계는 상기 금속배선 패턴으로부터 상기 비아홀의 높이방향으로 상기 비아홀을 충진하면서 도금층 패턴을 형성하는 단계인 것을 특징으로 하는 반도체 소자의 형성방법.
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