JP2015211100A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】貫通電極のための凹部を半導体基板に形成する際、半導体基板の端部にダメージ部が形成されることを防止すること。
【解決手段】半導体装置の製造方法は、半導体基板の第１面上の一部に、第１の絶縁層を形成する工程と、半導体基板の第１面上に、第１の保護膜を形成する工程と、第１の保護膜上に、第２の保護膜を形成する工程と、半導体基板の第１面上の少なくとも端部に積層された第１の保護膜及び第２の保護膜を残しながら、半導体基板が露出するように、第１の絶縁層に貫通孔を形成する工程と、半導体基板の第１面上の少なくとも端部に第１の保護膜を残しながら、半導体基板に、貫通孔と少なくとも部分的に連通する凹部を形成する工程と、を含む。
【選択図】図１８

Description

本発明は、半導体装置の製造方法に関する。特に、本発明は、貫通電極を有する半導体装置の製造方法に関する。

近年、半導体装置の集積度が年々向上し、それに伴って配線の微細化や多層化が進んでいる。一方、スマートフォーンなどのモバイル製品に組み込まれる各種半導体装置は、高密度実装化され、パッケージサイズの小型化及び薄膜化が要求されている。このような要求に対して、ＭＣＰ（Multi Chip Package）と呼ばれる１つの配線基板上に複数の半導体チップを高密度実装する技術が開発されている。その中でも、ＴＳＶ（Through Substrate Via/Through Silicon Via）と呼ばれる貫通電極を有する半導体装置（半導体チップ）を積層したチップ積層体を配線基板の主面に実装したＣｏＣ(Chip on Chip)型の半導体装置（半導体パッケージ）が注目されている。

上記貫通電極は、半導体装置の半導体基板を貫通する様に設けられている。貫通電極の両端は、バンプ電極を介して、配線基板、或いは他の半導体装置と電気的に接続されている。貫通電極（ＴＳＶ；Through Silicon Via/Through Substrate Via）の形成方法としては、特許文献１にも開示されているようなビアミドル法とビアラスト法がある。ビアミドル法とは、半導体装置の製造工程の中で、素子（トランジスタ、メモリキャパシタ等）形成後に配線層を形成する初期段階で、貫通電極の孔形成と貫通電極材料の埋め込みを半導体基板の表面側から実施しておき、配線層形成後に半導体基板の裏面側からＣＭＰ（Chemical Mechanical Polishing）などで半導体基板の薄膜化を進め、貫通電極の一端を露出させて貫通電極を完成させるものである。それに対し、ビアラスト法とは、配線層形成後に、半導体基板の裏面側から所定の厚さまで薄膜化を進めた上で、貫通電極の孔形成と貫通電極材料の埋め込みを半導体基板の裏面側から実施して貫通電極を完成させるものである。

特許文献２及び特許文献３には、貫通電極を絶縁する絶縁リングを有する半導体装置の製造方法が開示されている。

特許文献２に記載の半導体装置の製造方法は、半導体基板の素子形成面の側から半導体基板を選択的に除去して環筒状凹部を形成し、環筒状凹部の内部に絶縁膜を埋設し、環筒状凹部の外部に形成された絶縁膜を除去して環筒状絶縁膜を形成する工程と、素子形成面に所定の半導体素子を形成する工程と、半導体素子を形成する工程の後、半導体基板を素子形成面の裏面から薄化する工程と、半導体基板を薄化する工程の後、裏面に裏面絶縁膜を設け、該裏面絶縁膜の所定の領域を選択的に除去して開口部を設ける工程と、裏面の側から、開口部をマスクとして、環筒状絶縁膜の内側に残存する半導体基板の所定の領域を選択的に除去し、開口部よりも拡径した領域を含み半導体基板を貫通する孔を形成するとともに、裏面絶縁膜の一部を半導体基板の面内方向に張り出した張出部とする工程と、孔を埋め込むように導電膜を成長させて、半導体基板を貫通するとともに張出部に接する貫通電極を形成する工程と、を含む。

特許文献３に記載の半導体装置の製造方法は、基板の少なくとも側端部を覆うように、保護膜を形成する第１の工程と、フォトレジストパターンを用いたエッチングにより、基板の第１の主面に、第１の主面に対向して見た形状が環状となる溝を形成する第２の工程と、溝を埋め込むように絶縁膜を形成することにより、絶縁リングを形成する第３の工程と、絶縁リングの内側に位置する基板の上方に順に、配線層及び表面電極を形成する工程と、接着層を介して、基板の第１の主面上に、側端部が保護膜で覆われた支持基板（ＷＳＳ；Wafer Support System）を接着させる工程と、基板の第１の主面と厚さ方向に対向する面側から基板を研削して、絶縁リングの底部を露出させる工程と、基板の第１の主面と厚さ方向に対向する面側から、基板を貫通して配線層に接続されるように裏面電極を形成することにより貫通電極を得る工程と、を有する。

特開２０１１−２２８４１９号公報 特開２００７−１２３８５７号公報 特開２０１３−３０５３７号公報

以下の分析は、本発明の観点から与えられる。

現在、貫通電極の径の微細化が進められており、例えば、貫通電極の径は６μｍ程度にすることが求められている。このような微細な径の場合、ビアラスト法によると、半導体基板の反りなどの影響のために、裏面側から表面側にある配線層の所定の位置に接続する貫通電極の開孔を行うことが非常に困難である。したがって、ビアミドル法の方が微細化を進める上で、ビアラスト法よりも優位であると考えられる。

半導体基板の主要領域には素子形成層や絶縁膜が形成されているが、半導体基板の端部領域には、素子形成層等は形成されていない。後述するように、貫通電極を埋め込むための凹部を半導体基板に形成する場合、素子形成層等の上面は保護膜で被覆するが、半導体基板の端部領域には、保護膜等で被覆されずに半導体基板が露出する箇所が存在する。このような状態において、例えばエッチングにより半導体基板に凹部を形成すると、半導体基板の端部領域においても半導体基板の露出箇所がエッチングされてしまう。エッチングにより、例えば、端部領域に深さ数十μｍのダメージ部が形成される。このダメージ部が起因となって、後の工程において、端部領域の材料が剥離したり欠落したりする。そして、剥離物等が中間製品に付着すると製品歩留まりを著しく低下させることになる。

本発明の第１視点によれば、半導体基板の第１面上の一部に、第１の絶縁層を形成する工程と、半導体基板の第１面上に、第１の保護膜を形成する工程と、第１の保護膜上に、第２の保護膜を形成する工程と、半導体基板の第１面上の少なくとも端部に積層された第１の保護膜及び第２の保護膜を残しながら、半導体基板が露出するように、第１の絶縁層に貫通孔を形成する工程と、半導体基板の第１面上の少なくとも端部に第１の保護膜を残しながら、半導体基板に、貫通孔と少なくとも部分的に連通する凹部を形成する工程と、を含む、半導体装置の製造方法が提供される。

半導体基板端部の損傷を防止することができる。これにより、半導体基板端部の損傷に起因する不具合の発生を防止することができる。

第１実施形態に係る半導体チップの製造方法を説明するための貫通電極部分の拡大概略断面図。 第１実施形態に係る半導体チップの製造方法を説明するための貫通電極部分の拡大概略断面図。 第１実施形態に係る半導体チップの製造方法を説明するための貫通電極部分の拡大概略断面図。 第１実施形態に係る半導体チップの製造方法を説明するための貫通電極部分の拡大概略断面図。 第１実施形態に係る半導体チップの製造方法を説明するための貫通電極部分の拡大概略断面図。 第１実施形態に係る半導体チップの製造方法を説明するための貫通電極部分の拡大概略断面図。 第１実施形態に係る半導体チップの製造方法を説明するための貫通電極部分の拡大概略断面図。 第１実施形態に係る半導体チップの製造方法を説明するための貫通電極部分の拡大概略断面図。 第１実施形態に係る半導体チップの製造方法を説明するための貫通電極部分の拡大概略断面図。 第１実施形態に係る半導体チップの製造方法を説明するための貫通電極部分の拡大概略断面図。 第１実施形態に係る半導体チップの製造方法を説明するための貫通電極部分の拡大概略断面図。 第１実施形態に係る半導体チップの製造方法を説明するための貫通電極部分の拡大概略断面図。 第１実施形態に係る半導体チップの製造方法を説明するための貫通電極部分の拡大概略断面図。 第１実施形態に係る半導体チップ積層体の製造方法を説明するための拡大概略断面図。 第１実施形態に係る半導体チップの製造方法を説明するための半導体基板端部の拡大概略断面図。 第１実施形態に係る半導体チップの製造方法を説明するための半導体基板端部の拡大概略断面図。 第１実施形態に係る半導体チップの製造方法を説明するための半導体基板端部の拡大概略断面図。 第１実施形態に係る半導体チップの製造方法を説明するための半導体基板端部の拡大概略断面図。 第１実施形態に係る半導体チップの製造方法を説明するための半導体基板端部の拡大概略断面図。 第１実施形態に係る半導体チップの製造方法を説明するための半導体基板端部の拡大概略断面図。 第１実施形態に係る半導体チップの製造方法を説明するための半導体基板端部の拡大概略断面図。 第１実施形態に係る半導体チップの製造方法を説明するための半導体基板端部の拡大概略断面図。 第２実施形態に係る半導体装置の概略断面図。 半導体基板の端部を説明するための半導体基板の概略部分断面図。 ダメージ部の生成メカニズムを説明するための半導体基板端部の拡大概略断面図。 ダメージ部の生成メカニズムを説明するための半導体基板端部の拡大概略断面図。 ダメージ部の生成メカニズムを説明するための半導体基板端部の拡大概略断面図。 ダメージ部の生成メカニズムを説明するための半導体基板端部の拡大概略断面図。

上記各視点の好ましい形態を以下に記載する。

上記第１視点の好ましい形態によれば、第１の絶縁層はシリコン酸化膜である。貫通孔はエッチングによって形成する。第２の保護膜は、貫通孔を形成するためのエッチングに対して保護膜として機能する材料で形成する。

上記第１視点の好ましい形態によれば、第２の保護膜はシリコン膜を含む。

上記第１視点の好ましい形態によれば、半導体基板はシリコンである。凹部はエッチングで形成する。第１の保護膜は、凹部を形成するためのエッチングに対する保護膜として機能する材料で形成する。

上記第１視点の好ましい形態によれば、凹部を形成する工程において、第２の保護膜の少なくとも一部が除去されて、第１の保護膜の少なくとも一部が露出する。

上記第１視点の好ましい形態によれば、第１の保護膜はシリコン酸化膜を含む。

上記第１視点の好ましい形態によれば、第１の保護膜を形成する工程は、第１の絶縁層の上方に形成された第１の保護膜を除去する工程を含む。

上記第１視点の好ましい形態によれば、第２の保護膜を形成する工程は、第１の絶縁層の上方に形成された第２の保護膜を除去する工程を含む。

上記第１視点の好ましい形態によれば、第１の絶縁層の上方に形成された第１の保護膜及び第２の保護膜を同一工程において除去する。

上記第１視点の好ましい形態によれば、第１の保護膜及び第２の保護膜は、化学的機械的研磨を用いて除去する。

上記第１視点の好ましい形態によれば、半導体装置の製造方法は、第１絶縁層の上方に、第１のマスクを形成する工程をさらに含む。貫通孔を形成する工程において、第１のマスクをマスクとして貫通孔を形成する。

上記第１視点の好ましい形態によれば、第１のマスクは、第１の絶縁層の上方に形成された第１の保護膜及び第２の保護膜を除去した後に形成する。

上記第１視点の好ましい形態によれば、第１のマスクは、第２の保護膜の一部の上にも形成される。

上記第１視点の好ましい形態によれば、半導体装置の製造方法は、凹部を形成する工程の後に、第１のマスクを除去する工程をさらに含む。

上記第１視点の好ましい形態によれば、半導体装置の製造方法は、貫通孔及び凹部内に導電材を埋め込む工程と、半導体基板の第１面とは反対側の第２面側から半導体基板を薄化して導電材を半導体基板から露出させる工程と、をさらに含む。

上記第１視点の好ましい形態によれば、半導体装置の製造方法は、半導体基板の第１面上の一部に、素子が形成された素子形成層を形成する工程をさらに含む。第１の絶縁層を形成する工程は、素子形成層を形成する工程に含まれる。

上記第１視点の好ましい形態によれば、第１絶縁層はシリコン酸化膜である。

以下の説明において、図面参照符号は発明の理解のために付記しているものであり、図示の態様に限定することを意図するものではない。各実施形態において、同一または同様の要素には同一の符号を付してある。

以下の各実施形態においては、本発明の半導体装置について、半導体チップとしての半導体装置、及び当該半導体チップを積層した半導体チップ積層体（半導体パッケージ）としての半導体装置を例にして説明する。

第１実施形態に係る半導体装置について説明する。図１３に、半導体チップとしての半導体装置の概略断面図を示す。半導体装置１００は、半導体基板１０１と、半導体基板１０１の第１面１０１ａ側に形成された素子形成層１０２と、素子形成層１０２側に形成された第２絶縁層１３１と、を備える。素子形成層１０２は、トランジスタやキャパシタ等の素子、素子を覆う第１絶縁層、素子に電気的に接続されたプラグ等が形成された層である。第１絶縁層は、例えば、シリコン酸化膜で形成される。

半導体装置１００は、第２絶縁層１３１側に形成された第３絶縁層１０９と、第３絶縁層１０９中に形成された配線層１０８と、配線層１０８に電気的に接続された第１バンプ１１２と、をさらに備える。配線層は１０８、バンプ間、素子同士間、及びバンプと素子間の少なくともいずれかを電気的に接続する。

半導体装置１００は、第２面１０１ｂ側に形成された裏面保護絶縁膜１１７と、裏面保護絶縁膜１１７側に形成された第２バンプ１２０と、を備える。半導体装置１００は、半導体基板１０１等を貫通し、第１バンプ１１２と第２バンプ１２０とを電気的に接続する貫通電極１０７と、貫通電極１０７の周りに形成された第１バリア膜１０６と、第１バリア膜１０６の周りに形成された側壁絶縁膜１０５と、をさらに備える。

図１４に、半導体チップ積層体としての半導体装置の概略断面図を示す。半導体装置１５０は、少なくとも２つの半導体チップ１００を備える。半導体チップ１００は、第１バンプ１１２と第２バンプ１２０とを電気的に接続するように積層されている。

第１実施形態に係る半導体装置の製造方法について説明する。図１〜図２２に、第１実施形態に係る半導体装置の製造方法を説明するための図面を示す。図１〜図１３は、貫通電極を有する半導体チップの製造方法を説明するための図面であり、貫通電極部分の拡大概略断面図である。図１４は、半導体チップ積層体の製造方法を説明するための概略断面図である。図１５〜図２２は、貫通電極を有する半導体チップの製造方法を説明するための図面であり、半導体基板端部の拡大概略断面図である。

半導体基板１０１の第１面１０１ａの一部の領域に、第１絶縁層を含む素子形成層１０２を形成する（図１及び図１５）。このとき、半導体基板１０１の一部、例えば、半導体基板１０１の第１面１０１ａの端部１０１ｃには、素子形成層１０２は形成されない。

次に、素子形成層１０２上に第２絶縁層１３１を形成する（図１及び図１５）。第２絶縁層１３１としては、例えばシリコン窒化膜を使用することができる。次に、第２絶縁層１３１上に、素子形成層に第１コンタクト孔を形成するための第１マスク（不図示）を形成する。次に、第１マスクを用いて、第２絶縁層１３１及び素子形成層１０２に第１コンタクト孔１３３を形成する（図１５）。

次に、第１マスクを除去する。

次に、少なくとも第１コンタクト孔１３３内に、コンタクトを形成するための第１導電材１３４’を堆積する（図１６）。第１導電材１３４’としては、例えばＷ／ＴｉＮ膜を使用することができる。

次に、少なくとも半導体基板１０１の端部１０１ｃにおける半導体基板上を被覆するように、第１導電材１３４’上に第１保護膜１３５を形成する（図１７）。第１保護膜１３５は素子形成層１０２の上方を被覆してもよい。第１保護膜１３５は、後の工程において半導体基板１０１に凹部を形成する際に端部１０１ｃにおける半導体基板の保護膜として機能する材料を有すると好ましい。第１保護膜１３５は、例えば、素子形成層１０２における第１の絶縁層と同じ材料で形成することができる。第１保護膜１３５としては、例えば、シリコン酸化膜を選択することができる。第１保護膜１３５の厚さは、例えば０．２μｍ〜１μｍとすることができる。

図２４に、半導体基板１０１の端部１０１ｃを説明するための半導体基板の概略部分断面図を示す。半導体基板１０１の第１面１０１ａは、主要部１０１ｄ、端部１０１ｃ及びアペックス部１０１ｅに区分することができる。主要部１０１ｄは、素子形成層１０２等を形成する領域である。端部１０１ｃは、主要部１０１ｄの面方向に対して傾斜する部分であると好ましい。例えば、図２４に示す断面において、端部１０１ｃ部分の輪郭線に対する接線と主要部１０１ｄの面とのなす角度は０度より大きく、４５度以下であると好ましい。アペックス部１０１ｅは、半導体基板１０１の側面に相当する領域である。例えば、図２４に示す断面において、アペックス部１０１ｅ部分の輪郭線に対する接線と主要部１０１ｄの面とのなす角度は４５度より大きいと好ましい。本発明にいう端部１０１ｃは、主要部１０１ｄとアペックス部１０１ｅとの間の領域であると好ましい。

次に、少なくとも半導体基板１０１の端部１０１ｃにおける半導体基板上を被覆するように、第１保護膜１３５上に第２保護膜１３６を形成する（図１７）。第２保護膜１３６は素子形成層１０２の上方を被覆してもよい。第２保護膜１３６は、後の工程において素子形成層１０２に凹部を形成する際に露出部および第１保護膜１３５の保護膜として機能する材料を有すると好ましい。第２の保護膜１３６は、例えば、半導体基板１０１と同じ材料で形成することができる。第２保護膜１３６としては、例えば、シリコン膜を選択することができる。シリコン膜は、多結晶シリコン膜であってもよいし、非晶質シリコン膜であってもよい。第２保護膜１３６の厚さは、例えば０．１μｍ〜１μｍとすることができる。

次に、素子形成層１０２上方にある第１導電材１３４’、第１保護膜１３５及び第２保護膜１３６を除去する。このとき、半導体基板１０１の端部１０１ｃ上における第１保護膜１３５及び第２保護膜１３６は残存させる（図１８）。第１導電材１３４’、第１保護膜１３５及び第２保護膜１３６は、例えば、化学機械的研磨（ＣＭＰ；Chemical Mechanical Polishing）法を用いて除去することができる。素子形成層１０２上の第１導電材１３４’を除去することによって、第１コンタクト孔１３３内に第１コンタクトプラグ１３４が形成される。ＣＭＰ法を用いれば、半導体基板１０１の端部１０１ｃ上における第１保護膜１３５及び第２保護膜１３６を残存させることができる。例えば、ＣＭＰでのウェハ押し付け圧力を下げれば、ウェハ外周の研磨レートは極端に下げられる事が可能となり、半導体基板１０１の端部１０１ｃ上における第１保護膜１３５及び第２保護膜１３６を残存させる事ができる。第１保護膜１３５、第２保護膜１３６及び第１導電材１３４’の除去は、複数の工程に分けて行うことができる。例えば、１回目のＣＭＰ工程で第１保護膜１３５及び第２保護膜１３６を除去し、２回目のＣＭＰ工程で第１導電材１３４’を除去してもよい。あるいは、第１保護膜１３５、第２保護膜１３６及び第１導電材１３４’をそれぞれ別個のＣＭＰ工程で除去してもよい。

次に、素子形成層１０２上方に、貫通電極を形成するための凹部を形成するための第２マスク１０３を形成する。第２マスク１０３は、例えばレジスト等で形成することができる。レジストの形成は、スピンコーターを使ったレジスト膜の塗布、露光／現像処理を経て行うことができる。第２マスク１０３をレジストで形成した場合、スピンコーターでは、半導体基板裏面にレジスト材が付着するのを防ぐ目的で、半導体基板裏面に対しレジストを溶解可能な有機溶剤の散布（所謂バックリンスでＭＥＫ：メチルエチルケトンなどを使用）が実施され、この有機溶剤が半導体基板１０１の端部１０１ｃ上に回り込む為、半導体基板１０１の端部１０１ｃ上をレジストで完全に覆うことはできない。この場合、第２保護膜１３６が第２マスクから露出することになる。次に、貫通電極を形成する位置に、第２マスク１０３に貫通孔１０３ａを形成する（図１９）。

次に、第２マスク１０３及び第２保護膜１３６をマスクとして、第２絶縁層１３１及び素子形成層１０２に第２貫通孔１３８を形成する（図２０）。このとき、半導体基板１０１の端部１０１ｃ上には、第１保護膜１３５が残存するようにする。第１保護膜１３５上に、第２保護膜１３６も残存するとより好ましい。第２貫通孔１３８は、例えばドライエッチングを用いて形成することができる。エッチングガスとしては、例えば、Ｃ_４Ｆ_８、Ｃ_５Ｆ_８、Ｃ_４Ｆ_６、Ｃ_６Ｆ_６などのフロロカーボン系ガスを使用することができる。

次に、第２マスク１０３及び第１保護膜１３５をマスクとして、半導体基板１０１に、貫通電極を埋め込むための凹部１０４を形成する（図２及び図２１）。凹部１０４は、少なくとも部分的に第２貫通孔１３８と連通している。凹部１０４の形成は、例えばドライエッチングを使用することができる。エッチングガスとしては、例えば、ＨＢｒとＣｌ_２の混合ガスを使用することができる。第２保護膜１３６をシリコンで形成した場合、当該混合ガスによるエッチングによって、露出した第２保護膜１３６は除去され、第１保護膜１３５が露出する。しかし、第１保護膜１３５に対するエッチングレートは低いので、第１保護膜１３５は残存することができる。したがって、第１保護膜１３５によって半導体基板１０１の端部１０１ｃがエッチングされることを防止することができる。これより、半導体基板１０１の端部１０１ｃがダメージを負うことを防止し、後の工程において半導体基板の剥離や欠落が生じることを防止することができる。

次に、第２マスク１０３を除去する（図２２）。第２マスク１０３の除去は、例えばプラズマ処理によって行うことができる。

次に、凹部１０４の内壁を覆うように、側壁絶縁膜の前駆膜１０５’を形成する。側壁絶縁膜の前駆膜１０５’は、プラズマＣＶＤ（化学蒸着；Chemical Vapor Deposition）で形成することができる。側壁絶縁膜の前駆膜１０５’の膜厚は、例えば、０．２μｍ〜０．３μｍとすることができる。次に、側壁絶縁膜の前駆膜１０５’の上に、第１シード膜１０６’を形成する。第１シード膜１０６’は、例えば、窒化タンタル（下層）と銅（上層）の積層膜とすることができる。第１シード膜１０６’の膜厚は、例えば、０．１μｍ〜１μｍとすることができる。次に、凹部１０４を埋めるように、貫通電極の前駆膜１０７’を形成する（図３）。貫通電極の前駆膜１０７’は、例えば、第１シード膜１０６’を用いた電解めっき法により、銅で形成することができる。

次に、素子形成層１０２上に存在する側壁絶縁膜の前駆膜１０５’、第１シード膜１０６’及び貫通電極の前駆膜１０７’を除去する。これにより、第１バリア膜１０６及び貫通電極１０７を形成する（図４）。

次に、素子形成層１０２上に、貫通電極１０７に電気的に接続された配線層１０８及び第３絶縁層１０９を形成する。配線層１０８は、例えば、複数の配線及び配線層を電気的に接続するビアから形成することができる。例えば、第１配線をＣｕ配線として、第２配線と第１ビアをデュアルダマシン法で形成したＣｕ配線として、そして、第３配線と第２ビアをリフローアルミを使ったアルミ配線とすることができる。第３絶縁層１０９は、例えば、Ｃｕ配線形成におけるバリア膜となるシリコン窒化膜やシリコン炭化窒化膜（ＳｉＣＮ）、及び低誘電膜（Ｌｏｗ−ｋ膜）などを含んだ絶縁膜の積層膜とすることができる。また、第３絶縁層１０９は、第３配線形成後に成膜されるカバー膜やポリイミド膜も含んでもよい。次に、第３絶縁層１０９に、配線層１０８の上部を露出する第１開口１０９ａを形成する。第１開口１０９ａの径は、貫通電極１０７の径（幅）よりも大きいと好ましい。

次に、配線層１０８の上面、第１開口１０９ａ及び第３絶縁層１０９上を覆うように第２シード膜１１１’を形成する。第２シード膜１１１’は、例えば、ＰＶＤ（物理蒸着；Physical Vapor Deposition）法によって、チタン（下層）と銅（上層）の積層膜として形成することができる。第２シード膜１１１’の膜厚は、例えば０．５μｍとすることができる。次に、第２シード膜１１１’上に第３マスク１１０を形成する。第３マスク１１０には、配線層１０８の上方が露出するように、バンプを形成するための開口を形成する。次に、第３マスク１１０の開口内に、第２導電材１１３及び第３導電材１１４を形成する（図６）。第２導電材１１３及び第３導電材１１４は、例えば、第２シード膜１１１’を用いた電解めっきにより形成することができる。第２導電材１１３は、例えばＣｕで形成することができる。第３導電材１１４は、例えば、Ｎｉ／Ａｕ膜とすることができる。

次に、第３マスク１１０を除去する。次に、第３マスク１１０下にあった第２シード膜１１１’を除去して、第２バリア膜１１１を形成する。これにより、第１バンプ１１２が形成される（図７）。

次に、半導体基板１０１の第１面１０１ａ側に、接着剤１１５によって支持基板１１６を貼り付ける（図８）。支持基板１１６としては、例えば、ガラスやシリコンを使用することができる。次に、半導体基板１０１の第２面１０１ｂ側から第２絶縁層１３１及び半導体基板１０１の一部を除去して、貫通電極１０７の一部を第２面１０１ｂ側から突出させる。第２絶縁層１３１及び半導体基板１０１の一部の除去は、例えばドライエッチングによるエッチバックで行うことができる。エッチングガスとしては、例えば、ＨＢｒとＣｌ_２ガスの混合ガスを使用することができる。側壁絶縁膜の前駆膜１０５’も同じく第２面１０１ｂ側から突出させると好ましい。貫通電極１０７が銅である場合、銅がドライエッチングのプラズマ中に晒されると、イオン化し、そのイオン化された銅が半導体基板１０１に拡散（汚染）することになって、半導体素子の特性を著しく劣化させるからである。本工程では、半導体基板１０１の第２面１０１ｂ側にある第２絶縁層１３１及び半導体基板１０１の一部を除去しているが、第２絶縁層だけを事前にフッ硝酸などを使って除去していても構わない。

次に、半導体基板１０１の第２面１０１ｂ及び貫通電極１０７を覆うように、裏面保護絶縁膜の前駆膜１１７’を形成する（図９）。裏面保護絶縁膜の前駆膜１１７’は、例えば、プラズマＣＶＤ法により形成することができる。裏面保護絶縁膜の前駆膜１１７’の厚さは、例えば５μｍとすることができる。

次に、裏面保護絶縁膜の前駆膜１１７’から貫通電極１０７が突出した部分を除去する（図１０）。このとき、裏面保護絶縁膜の前駆膜１１７’の一部も除去されてよく、これにより裏面保護絶縁膜１１７が形成される。裏面保護絶縁膜１１７の厚さは、例えば２μｍ程度とすることができる。貫通電極１０７及び裏面保護絶縁膜の前駆膜１１７’の除去は、例えばＣＭＰ法によって行うことができる。また、図１０の様に、ＣＭＰ時、研磨対象となる部分の研磨レート差により、貫通電極１０７が裏面保護絶縁膜１１７の最表面から少しへこむ様な形態を取る事が好ましい。

次に、貫通電極１０７の露出面及び裏面保護絶縁膜１１７を覆うように、第３シード膜１１９’を形成する。第３シード膜１１９’は、例えば、チタン（下層）と銅（上層）の積層膜とすることができる。第３シード膜１１９’の厚さは、例えば、０．１μｍ〜１μｍとすることができる。次に、第３シード膜１１９’上に第４マスク１１８を形成する。第４マスク１１８には、貫通電極１０７の上方が露出するように、バンプを形成するための開口を形成する。次に、第４マスク１１８の開口内に、第４導電材１２１及び第５導電材１２２を形成する（図１１）。第４導電材１２１及び第５導電材１２２は、例えば、第３シード膜１１９’を用いた電解めっきにより形成することができる。第４導電材１２１は、例えばＣｕで形成することができる。第５導電材１２２は、例えば、半田（ＳｎＡｇ）で形成することができる。

次に、第４マスク１１８を除去する。次に、第４マスク１１８下にあった第３シード膜１１９’を除去して、第３バリア膜１１９を形成する。これにより、第２バンプ１２０が形成される（図１２）。

次に、接着剤１１５によって支持基板１１６を除去する。支持基板１１６は、例えば、接着剤１１５にレーザを照射することによって接着力を弱めて剥がすことができる。接着剤１１５は、例えば、粘着テープ及びウェットエッチングを用いて除去することができる。次に、ダイシング等によりチップ片に加工すると、半導体チップとしての半導体装置１００が製造される（図１３）。

また、少なくとも２つの半導体チップ１００において、第１バンプ１１２と第２バンプ１２０とを第５導電材１２２によって電気的に接続することにより、半導体チップ積層体としての半導体装置１５０が製造される（図１４）。

次に、第２実施形態に係る半導体装置及びその製造方法について説明する。図２３に、第２実施形態に係る半導体装置で使用される半導体チップの概略断面図を示す。第２実施形態に係る半導体装置の構成は、後述の製造方法の説明からも明らかにされる。半導体装置２００は、第１実施形態に係る半導体装置をＤＲＡＭ（Dynamic Random Access Memory）チップに適用したものである。ＤＲＡＭチップは、トランジスタ２０１が形成されるトランジスタ領域Ａと、貫通電極１０７が形成される貫通電極領域Ｂと、を有する。トランジスタ領域Ａには、周辺回路領域Ａ１及びメモリセル領域Ａ２が設けられている。トランジスタ領域Ａには、半導体基板１０１に形成された素子分離領域２０２及び素子分離領域２０２によって区画された領域に形成されたトランジスタ２０１が形成されている。トランジスタ２０１は、不純物拡散層と、ゲート絶縁膜と、ゲート電極と、を有する（各符号不図示）。不純物拡散層にはコンタクトプラグが電気的に接続されている。トランジスタ２０１の構造は、図に示す形態には限定されない。

貫通電極領域Ｂには、貫通電極１０７が半導体基板１０１及び複数の層間絶縁膜２０３を貫通するように形成されている。貫通電極１０７の側壁には、貫通電極１０７の側壁を覆う第１バリア膜１０６、及び第１バリア膜１０６を覆う側壁絶縁膜１０５が形成されている。また、配線層１０８の下には、第２絶縁層１３１が配置されている。

次に、第２実施形態に係る半導体装置の製造方法について説明する。まず、トランジスタ２０１、層間絶縁膜２０３等を形成した中間製品に、凹部（第１実施形態にいう凹部と同様）を形成する。凹部は、第２絶縁層１３１、素子形成層１０２の一部である第１絶縁層、及び層間絶縁膜２０３を貫通するが、半導体基板１０１は貫通しないように形成する。また、第１実施形態と同じく、凹部の形成時には、半導体基板１０１の第１面の端部（図示なし）は、第２保護膜／第１保護膜の積層膜（図示なし）で保護されるものとする。第１実施形態と同様、第１保護膜としてシリコン酸化膜、第２保護膜としてシリコン膜を選択する事ができる。次に、第１実施形態と同様にして、凹部に側壁絶縁膜１０５、第１バリア膜１０６及び貫通電極１０７を形成する。次に、半導体基板１０１の第２面側から半導体基板１０１を研削するなどして貫通電極１０７を露出させる。そして、第２バンプ１２０を形成して、ＤＲＡＭチップを形成する。次にＤＲＡＭチップを積層し、半導体装置２００を製造する。

参考例として、半導体基板の端部にダメージ部が形成されるメカニズムについて説明する。図２５〜図２８に、ダメージ部の生成について説明するための概略断面図を示す。比較対照を容易にするために、上記実施形態と同様の要素には同じ名称及び符号を付してある。

図２５は、図１８に対応する図面である。しかし、図２５においては、第１保護膜及び第２保護膜は形成されておらず、半導体基板１０１の端部１０１ｃが露出した状態にある。次に、図１９と同様にして、素子形成層１０２上に、貫通孔１０３ａを有する第２マスクを形成する（図２６）。このとき、半導体基板１０１の端部１０１ｃは、第２マスク１０３によって完全に覆われず、少なくとも一部が露出することになる。第２マスク１０３は、例えばレジスト等で形成することができる。レジストの形成は、スピンコーターを使ったレジスト膜の塗布、露光／現像処理を経て行われる。第２マスク１０３をレジストで形成した場合、スピンコーターでは、半導体基板裏面にレジスト材が付着するのを防ぐ目的で、半導体基板裏面に対しレジストを溶解可能な有機溶剤の散布（所謂バックリンスでＭＥＫ：メチルエチルケトンなどを使用）が実施され、この有機溶剤が半導体基板１０１の端部１０１ｃ上に回り込む為、半導体基板１０１の端部１０１ｃ上をレジストで完全に覆うことはできない。次に、図２０と同様にして、第２マスク１０３をマスクとして、素子形成層１０２に第２貫通孔１３８を形成する（図２７）。次に、図２１と同様にして、半導体基板１０１に、第２貫通孔１３８と連通する凹部１０４をエッチングによって形成する。しかしながら、半導体基板１０１の端部１０１ｃが露出しているため、凹部１０４を形成するためのエッチングによって半導体基板１０１の端部１０１ｃもエッチングされてしまう。すなわち、半導体基板１０１の端部１０１ｃにダメージ部９０１が形成されてしまう（図２８）。ダメージ部９０１に起因して半導体基板１０１の端部１０１ｃの一部がもろくなって、剥離や欠落が生じやすい状態となってしまう。そして、後の工程において、半導体基板１０１の端部１０１ｃからの剥離物等が遊離して他の部分に付着することによって、半導体装置の歩留まり低下が引き起こされることになる。

上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の半導体装置の製造方法は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の全開示に枠内において、かつ本発明の基本的技術思想に基づいて、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の全開示の枠内において、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ・置換ないし選択が可能である。

本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。

本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。

１００，２００ 半導体チップ
１０１ 半導体基板
１０１ａ 第１面
１０１ｂ 第２面
１０１ｃ 端部
１０１ｄ 主要部
１０１ｅ アペックス部
１０２ 素子形成層
１０３ 第２マスク
１０３ａ 貫通孔
１０４ 凹部
１０５ 側壁絶縁膜
１０５’ 側壁絶縁膜の前駆膜
１０６ 第１バリア膜
１０６’ 第１シード膜
１０７ 貫通電極
１０７’ 貫通電極の前駆膜
１０８ 配線層
１０９ 第３絶縁層
１０９ａ 第１開口
１１０ 第３マスク
１１１ 第２バリア膜
１１１’ 第２シード膜
１１２ 第１バンプ
１１３ 第２導電材
１１４ 第３導電材
１１５ 接着剤
１１６ 支持基板
１１７ 裏面保護絶縁膜
１１７’ 裏面保護絶縁膜の前駆膜
１１８ 第４マスク
１１９ 第３バリア膜
１１９’ 第３シード膜
１２０ 第２バンプ
１２１ 第４導電材
１２２ 第５導電材
１３１ 第２絶縁層
１３３ 第１コンタクト孔
１３４ 第１コンタクトプラグ
１３４’ 第１導電材
１３５ 第１保護膜
１３６ 第２保護膜
１３８ 貫通孔
１５０ 半導体チップ積層体
２０１ トランジスタ
２０２ 素子分離領域
２０３ 層間絶縁膜
９０１ ダメージ部

Claims (17)

1. 半導体基板の第１面上の一部に、第１の絶縁層を形成する工程と、
   前記半導体基板の前記第１面上に、第１の保護膜を形成する工程と、
   前記第１の保護膜上に、第２の保護膜を形成する工程と、
   前記半導体基板の前記第１面上の少なくとも端部に積層された前記第１の保護膜及び前記第２の保護膜を残しながら、前記半導体基板が露出するように、前記第１の絶縁層に貫通孔を形成する工程と、
   前記半導体基板の第１面上の少なくとも端部に前記第１の保護膜を残しながら、前記半導体基板に、前記貫通孔と少なくとも部分的に連通する凹部を形成する工程と、
   を含む、半導体装置の製造方法。
2. 前記第１の絶縁層はシリコン酸化膜であり、
   前記貫通孔はエッチングによって形成し、
   前記第２の保護膜は、前記貫通孔を形成するためのエッチングに対して保護膜として機能する材料で形成する、請求項１に記載の半導体装置の製造方法。
3. 前記第２の保護膜はシリコン膜を含む、請求項１又は２に記載の半導体装置の製造方法。
4. 前記半導体基板はシリコンであり、
   前記第凹部はエッチングで形成し、
   前記第１の保護膜は、前記凹部を形成するためのエッチングに対する保護膜として機能する材料で形成する、請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
5. 前記凹部を形成する工程において、前記第２の保護膜の少なくとも一部が除去されて、前記第１の保護膜の少なくとも一部が露出する、請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
6. 前記第１の保護膜はシリコン酸化膜を含む、請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
7. 前記第１の保護膜を形成する工程は、前記第１の絶縁層の上方に形成された前記第１の保護膜を除去する工程を含む、請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
8. 前記第２の保護膜を形成する工程は、前記第１の絶縁層の上方に形成された前記第２の保護膜を除去する工程を含む、請求項１〜７のいずれか一項に記載の半導体装置の製造方法。
9. 前記第１の絶縁層の上方に形成された前記第１の保護膜及び前記第２の保護膜を同一工程において除去する、請求項１〜８のいずれか一項に記載の半導体装置の製造方法。
10. 前記第１の保護膜及び前記第２の保護膜は、化学的機械的研磨を用いて除去する、請求項９に記載の半導体装置の製造方法。
11. 前記第１絶縁層の上方に、第１のマスクを形成する工程をさらに含み、
    前記貫通孔を形成する工程において、前記第１のマスクをマスクとして前記貫通孔を形成する、請求項１〜１０のいずれか一項に記載の半導体装置の製造方法。
12. 前記第１のマスクは、前記第１の絶縁層の上方に形成された前記第１の保護膜及び前記第２の保護膜を除去した後に形成する、請求項１１に記載の半導体装置の製造方法。
13. 前記第１のマスクは、前記第２の保護膜の一部の上にも形成される、請求項１１又は１２に記載の半導体装置の製造方法。
14. 前記凹部を形成する工程の後に、前記第１のマスクを除去する工程をさらに含む、請求項１１〜１３のいずれか一項に記載の半導体装置の製造方法。
15. 前記貫通孔及び前記凹部内に導電材を埋め込む工程と、
    前記半導体基板の前記第１面とは反対側の第２面側から前記半導体基板を薄化して前記導電材を前記半導体基板から露出させる工程と、
    をさらに含む、請求項１〜１４のいずれか一項に記載の半導体装置の製造方法。
16. 前記半導体基板の前記第１面上の一部に、素子が形成された素子形成層を形成する工程をさらに含み、
    前記第１の絶縁層を形成する工程は、前記素子形成層を形成する工程に含まれる、請求項１〜１５のいずれか一項に記載の半導体装置の製造方法。
17. 前記第１絶縁層はシリコン酸化膜を含む、請求項１〜１６のいずれか一項に記載の半導体装置の製造方法。

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