JP2009038061A - 半導体ウエハおよび半導体装置の製造方法 - Google Patents
半導体ウエハおよび半導体装置の製造方法 Download PDFInfo
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Abstract
【解決手段】シリコン基板101上には、トレンチ分離膜500により分離された活性領域にゲート構造400が形成されており、さらに、コンタクト層間膜103および、low−kビア層間膜すなわちV層とlow−k配線層間膜すなわちM層とが交互に成膜された多層配線構造が形成されている。第一の層間膜113から第五の層間膜153までのFineレイヤにおいては、M層のウエハエッヂ部は除去されているが、V層のウエハエッヂ部は除去されていない。また、コンタクト層間膜103のウエハエッヂ部は除去されていない。
【選択図】図47
Description
図1は、実施の形態1に係る半導体ウエハの構造を示す断面図である。また、図2(a)〜(c)は、それぞれ、図1の半導体ウエハの斜視図、上面図、および側面図である。図1は、図2に示されるように、半導体基板としてのシリコン基板101のウエハエッヂ部(矢印)を拡大したものである。
実施の形態1では、図10に示されるように、Fineレイヤおよびセミグローバルレイヤ内の各レイヤにおいて、一律に、周辺露光を3.0mm行うことによりウエハエッヂ部を除去する場合について説明した。しかし、これに限らず、あるいは、ウエハエッヂリンス幅は、Fineレイヤおよびセミグローバルレイヤ内の各レイヤにおいて異ならせてもよい。
実施の形態2では、Fineレイヤおよびセミグローバルレイヤ内の各レイヤにおいて、レイヤが上層になるにつれてウエハエッヂリンス幅が大きくなるようにする場合について説明した。しかし、これに限らず、あるいは、Fineレイヤおよびセミグローバルレイヤ内の各レイヤにおいて、レイヤが上層になるにつれてウエハエッヂリンス幅が小さくなるようにしてもよい。
実施の形態2〜3では、Fineレイヤおよびセミグローバルレイヤ内の各レイヤにおいてウエハエッヂリンス幅を異ならせる場合について説明した。しかし、レイヤ毎にウエハエッヂリンス幅を異ならせた場合には、製造レシピの種類が増えるので、管理コストが増大する。
実施の形態4では、Fineレイヤおよびセミグローバルレイヤにおいて、M層においてはウエハエッヂリンス幅を3.0mmとし、V層においてはウエハエッヂリンス幅を2.5mmとする場合について説明した。しかし、例えば、M層がLow-k(k≦3.0)膜を含みV層がLow-k(k≦3.0)膜を含まない場合等には、M層においてはウエハエッヂリンス幅を3.0mmとし、V層においてはウエハエッヂリンスをしなくてもよい。
実施の形態5では、シングルダマシンフローにおいて、V層においてはウエハエッヂ部を除去せず(ウエハエッヂリンス幅が0mm)、M層においてのみウエハエッヂ部を除去する(ウエハエッヂリンス幅が3.0mm)場合について説明した。しかし、シングルダマシンフローに限らず、デュアルダマシンフローにおいて、V層においてはウエハエッヂ部を除去せず、M層においてのみウエハエッヂ部を除去してもよい。なお、この場合には、実施の形態5とは異なり、M層およびV層の両方にLow-k(k≦3.0)膜が含まれる。
実施の形態6では、V層においてはウエハエッヂ部を除去せず、M層においてのみウエハエッヂリンス幅が3.0mmでウエハエッヂ部を除去する場合について説明した。しかし、M層においてウエハエッヂ部を除去する場合のウエハエッヂリンス幅は、Fineレイヤおよびセミグローバルレイヤ内の各レイヤにおいて部分的に異ならせてもよい。
Claims (10)
- 半導体基板と、
前記半導体基板上に形成された複数のゲート構造と、
前記半導体基板と前記ゲート構造とを覆うように配置された第一層間膜と、
前記第一層間膜上に配置され、3.0以下の誘電率を有する第二層間膜とビアとを有する第一層と、3.0以下の誘電率を有する第三層間膜と配線とを有する第二層とが交互に積層された多層配線構造と
を備える半導体ウエハであって、
前記第三層間膜の少なくとも一つは、前記半導体基板のウエハエッヂ部において所定の幅除去されており、
前記第一層間膜および前記第二層間膜は、前記半導体基板のウエハエッヂ部において除去されていない
半導体ウエハ。 - 請求項1に記載の半導体ウエハであって、
前記多層配線構造は、デュアルダマシン構造を有する
半導体ウエハ。 - 請求項1又は請求項2に記載の半導体ウエハであって、
前記多層配線構造は、前記所定の幅と異なる幅除去された前記第三層間膜をさらに有する
半導体ウエハ。 - 請求項3に記載の半導体ウエハであって、
前記多層配線構造において、前記所定の幅除去された前記第三層間膜又は前記所定の幅と異なる幅除去された前記第三層間膜は、複数の膜からなる
半導体ウエハ。 - 請求項1乃至請求項4のいずれかに記載の半導体ウエハであって、
前記半導体基板上に配置され前記複数のゲート構造を分離する分離膜をさらに備え、
前記ゲート構造は、前記半導体基板上において前記第三層間膜が除去された領域には配置されていない
半導体ウエハ。 - 半導体基板を用意する工程と、
前記半導体基板上に複数のゲート構造を形成するゲート構造形成工程と、
前記半導体基板と前記ゲート構造とを覆うように第一層間膜を形成する第一層間膜形成工程と、
前記第一層間膜上に、3.0以下の誘電率を有する第二層間膜とビアとを有する第一層を形成する第一層形成工程と3.0以下の誘電率を有する第三層間膜と配線とを有する第二層を形成する第二層形成工程とを交互に行うことにより多層配線構造を形成する多層配線構造形成工程と
を備える半導体装置の製造方法であって、
前記第二層形成工程は、前記第三層間膜の少なくとも一つを前記半導体基板のウエハエッヂ部において所定の幅除去する工程を含み、
前記第一層間膜形成工程は、前記第一層間膜を前記半導体基板のウエハエッヂ部において除去する工程を含まず、
前記第一層形成工程は、前記第二層間膜を前記半導体基板のウエハエッヂ部において除去する工程を含まない
半導体装置の製造方法。 - 請求項6に記載の半導体装置の製造方法であって、
前記多層配線構造形成工程において、前記多層配線構造は、デュアルダマシン法により形成される
半導体装置の製造方法。 - 請求項6又は請求項7に記載の半導体装置の製造方法であって、
前記多層配線構造形成工程は、前記第三層間膜を前記所定の幅と異なる幅除去する工程をさらに有する
半導体装置の製造方法。 - 請求項8に記載の半導体装置の製造方法であって、
前記多層配線構造形成工程において、前記第三層間膜を前記所定の幅除去する工程又は前記第三層間膜を前記所定の幅と異なる幅除去する工程は、複数の膜について行われる
半導体装置の製造方法。 - 請求項6乃至請求項9のいずれかに記載の半導体装置の製造方法であって、
前記半導体基板上に前記複数のゲート構造を分離する分離膜を形成する工程をさらに備え、
前記ゲート構造形成工程において、前記ゲート構造は、前記半導体基板上において前記第三層間膜が除去された領域には形成されない
半導体装置の製造方法。
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