CN101359646A - 半导体晶圆及半导体装置的制造方法 - Google Patents
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Abstract
提供可防止晶圆边缘部的膜剥落或图案断续的半导体晶圆及半导体装置的制造方法。在硅衬底(101)上，在用沟槽分离膜(500)分离的活性区上形成栅结构(400)，进而将接触层间膜(103)、低k通路层间膜即V层和低k布线层间膜即M层交替成膜而形成多层布线结构。在从第一层间膜(113)至第五层间膜(153)的精细层中除去M层的晶圆边缘部，但不除去V层的晶圆边缘部。另外，接触层间膜(103)的晶圆边缘部没有被除去。
Description
技术领域
本发明涉及半导体晶圆及半导体装置的制造方法，特别是涉及用以防止半导体衬底的端部，即晶圆边缘部(wafer edge)的膜剥落或图案断续(パタ-ン飛び)的技术。
背景技术
近年来，元件在持续微细化，布线尺寸及通路(via)尺寸也在缩小。由于元件的高速化，在多层布线中也越来越要求采用低电阻，低电容量的膜。在多层的层间膜中使用着介电常数(k)更低的SiOC、ULK、ELK的低k膜(低介电常数膜)。这样的半导体晶圆及其制造方法被公开在例如专利文献1～4中。
例如，专利文献1是有关具有将低介电常数膜作为层间膜的铜金属镶嵌(Damascene)多层布线的半导体装置的制造方法的发明，作为CMP中的剥落对策，公开了将晶圆周边的低介电常数层间膜在各层上改变从周边的后退量的方法
例如，专利文献2是有关具有将低k膜用于层间膜的多层布线的半导体装置的制造方法的发明，公开了进行在晶圆边缘的低k膜的边缘切割(edge cut)。
例如，专利文献3是有关具有使用铜金属镶嵌布线的低介电常数层间膜的多层布线结构的半导体装置的制造方法的发明，公开了使低介电常数层间膜从晶圆边缘后退，用通常的绝缘膜覆盖后的周边结构。
例如，专利文献4是有关将低介电常数膜作为层间膜，具有使用的多层布线结构的半导体装置的制造方法的发明，公开了在晶圆边缘部用蚀刻(etching)使低介电常数膜后退，用通常的绝缘膜覆盖的结构。
[专利文献1]开2005-217319号公报[专利文献2]开2003-78005号公报[专利文献3]开2003-17559号公报[专利文献4]开2006-147681号公报
下面，就本发明想要解决的课题，将低k膜(SiOC、ULK、ELK；k≤3.0)适用于尺寸最小的精细(Fine)层间膜层(Mx、Vx)的DD(DualDamascene：双金属镶嵌)流程的情况作为例进行说明。
这时，采用低k膜的精细层间膜由于其强度弱而密合性变弱或由于其应力原因，存在着在层叠时从晶圆边缘部剥落，招致成品率下降的问题。
另外，在晶圆边缘部，从镀覆不能成膜的部位发生起因于加工的异物(研磨时的料浆残留)，存在着招致成品率下降的问题。
为了避免这样的问题，提出了在晶圆边缘部除去包含接触层间膜的全部层间膜的方法。这种情况下，在晶圆边缘部中，在硅衬底上直接淀积阻挡层金属，在其后的工序中，由于主要是起因于热处理的应力，存在着发生膜剥落的问题。
为了避免这样的问题，提出了在晶圆边缘部不除去接触层间膜，而除去接触层间膜之外的所有其他层间膜的方法。于是，在晶圆的边缘部，在硅衬底上不必直接用铜工艺淀积阻挡层金属例如钛，可以防止在其后工序中的膜剥落。
但是，这样一来，即使有意地使接触层间膜残存，在双金属镶嵌(DD)流程中，在通路工序及布线工序中进行晶圆边缘除去而形成多层布线结构时，也往往由于蚀刻而完全除去接触层间膜。在这样的情况下，对于晶圆边缘部存在这样的问题，在硅衬底上直接用铜工艺淀积阻挡层金属例如Ta后有膜剥落发生。
发明内容
本发明是用以解决以上问题所作的发明，其目的在于，提供可以防止晶圆边缘部的膜剥落或图案断续的半导体晶圆及半导体装置的制造方法。
在本发明的一实施例中，在从第一层间膜至第五层间膜的精细层上，低k布线层间膜即Mx层的晶圆边缘部被除去，但不除去低k通路层间膜即Vx层的晶圆边缘部。另外，不除去接触层间膜的晶圆边缘部。
依据本发明，可以防止在从第一层间膜至第五层间膜的层叠时，由来自晶圆边缘部的剥落引起的成品率下降。另外通过在晶圆边缘部，在硅衬底上淀积采用直接铜工艺的阻挡层金属例如Ta，可以防止膜剥落发生。而且，即使在用双金属镶嵌流程在通路工序及布线工序中进行晶圆边缘除去来形成多层布线结构的情况下，也可防止由于蚀刻而完全除去接触层间膜。
附图说明
图1是表示实施例1的半导体晶圆的结构的剖面图。图2是表示实施例1的半导体晶圆的结构的透视图、俯视图及侧视图。图3是表示比较用的半导体晶圆的结构的剖面图。图4是表示比较用的半导体晶圆的结构的剖面图。图5是表示实施例1的半导体装置的制造方法一工序的剖面图。图6是表示实施例1的半导体装置的制造方法一工序的剖面图。图7是表示实施例1的半导体装置的制造方法一工序的剖面图。图8是表示实施例1的半导体装置的制造方法一工序的剖面图。图9是表示实施例1的半导体装置的制造方法一工序的剖面图。图10是表示实施例1的半导体晶圆的结构的剖面图。图11是表示实施例1的半导体装置的制造方法一工序的剖面图。图12是表示实施例1的半导体晶圆的结构的剖面图。图13是表示实施例1的半导体装置的制造方法一工序的剖面图。图14是表示实施例1的半导体装置的制造方法一工序的剖面图。图15是表示实施例1的半导体装置的制造方法一工序的剖面图。图16是表示实施例1的半导体装置的制造方法一工序的剖面图。图17是表示实施例1的半导体装置的制造方法一工序的剖面图。图18是表示实施例1的半导体装置的制造方法一工序的剖面图。图19是表示实施例2的半导体晶圆的结构的剖面图。图20是表示实施例2的半导体装置的制造方法一工序的剖面图。图21是表示实施例2的半导体装置的制造方法一工序的剖面图。图22是表示实施例2的半导体装置的制造方法一工序的剖面图。图23是表示实施例2的半导体装置的制造方法一工序的剖面图。图24是表示实施例2的半导体装置的制造方法一工序的剖面图。图25是表示实施例2的半导体装置的制造方法一工序的剖面图。图26是表示实施例3的半导体晶圆的结构的剖面图。图27是表示实施例3的半导体装置的制造方法一工序的剖面图。图28是表示实施例3的半导体装置的制造方法一工序的剖面图。图29是表示实施例3的半导体装置的制造方法一工序的剖面图。图30是表示实施例3的半导体装置的制造方法一工序的剖面图。图31是表示实施例3的半导体装置的制造方法一工序的剖面图。图32是表示实施例3的半导体装置的制造方法一工序的剖面图。图33是表示实施例4的半导体晶圆的结构的剖面图。图34是表示实施例4的半导体装置的制造方法一工序的剖面图。图35是表示实施例4的半导体装置的制造方法一工序的剖面图。图36是表示实施例4的半导体装置的制造方法一工序的剖面图。图37是表示实施例4的半导体装置的制造方法一工序的剖面图。图38是表示实施例4的半导体装置的制造方法一工序的剖面图。图39是表示实施例4的半导体装置的制造方法一工序的剖面图。图40是表示实施例5的半导体晶圆的结构的剖面图。图41是表示实施例5的半导体装置的制造方法一工序的剖面图。图42是表示实施例5的半导体装置的制造方法一工序的剖面图。图43是表示实施例5的半导体装置的制造方法一工序的剖面图。图44是表示实施例5的半导体装置的制造方法一工序的剖面图。图45是表示实施例5的半导体装置的制造方法一工序的剖面图。图46是表示实施例5的半导体装置的制造方法一工序的剖面图。图47是表示实施例6的半导体晶圆的结构的剖面图。图48是表示实施例6的半导体装置的制造方法一工序的剖面图。图49是表示实施例6的半导体装置的制造方法一工序的剖面图。图50是表示实施例6的半导体装置的制造方法一工序的剖面图。图51是表示实施例6的半导体装置的制造方法一工序的剖面图。图52是表示实施例6的半导体装置的制造方法一工序的剖面图。图53是表示实施例7的半导体晶圆的结构的剖面图。图54是表示实施例7的半导体装置的制造方法一工序的剖面图。[标记说明]
101硅衬底、103接触层间膜、104接触塞、113第一层间膜、118第一布线层、119第一铜残留、122第二衬膜、123第二层间膜、127第一通路、128第二布线层、129第二铜残留、132第三衬膜、133第三层间膜、137第二通路、138第三布线层、139第三铜残留、142第四衬膜、143第四层间膜、147第三通路、148第四布线层、149第四铜残留、152第五衬膜、153第五层间膜、157第四通路、158第五布线层、159第五铜残留、162第六衬膜、163第六层间膜、167第五通路、168第六布线层、169第六铜残留、172第七衬膜、173第七层间膜、177第六通路、178第七布线层、179第七铜残留、182第一钝化膜、192第二钝化膜、210抗蚀剂、400栅结构、500沟槽分离膜。
具体实施方式
以下，就本发明的各实施例，参照附图进行详细说明。
<实施例1>图1是表示实施例1的半导体晶圆的结构的剖面图。另外，图2(a)～(c)分别是图1的半导体晶圆的透视图、俯视图和侧视图。图1是将图2所示的半导体衬底的硅衬底101的晶圆边缘部(箭头)放大后的图。
在图1中，在硅衬底101上方，用STI(Shallow Trench Isolation：浅沟槽隔离)法形成沟槽分离膜500。在用沟槽分离膜500分离的活性区上，形成由栅绝缘膜和栅电极及配置在该栅电极的两侧壁上的侧壁构成的栅结构400。
在硅衬底101上方，形成由例如USG等的硅氧化膜构成的400nm厚的接触层间膜103(第一层间膜)，使其覆盖硅衬底101。
接触塞104由TiN/Ti＝20/20nm厚的接触阻挡层金属层叠膜和埋入在该接触阻挡层金属层叠膜上方的W塞构成，被形成为可贯通接触层间膜103。
在接触层间膜上方，形成由例如SiOC膜(k～2.8)构成的100nm厚的第一层间膜113。
第一布线层118通过在由例如Ta构成的15nm厚的阻挡层金属上成膜铜(Cu)布线，形成为可贯通第一层间膜113。
第一铜残留119是在成膜第一布线层118时，在晶圆边缘上部上，铜残存成侧壁状后的产物，例如，用由多层抗蚀剂的光刻时周边曝光在晶圆外周3.0mm的位置上被图案化，在晶圆外周上形成环状。
在第一层间膜113上方，形成例如由p-SiC膜(k～4.8)构成的50nm厚的第二衬膜122。
在第二衬膜122上方，形成由例如SiOC(k～2.8)构成的300nm厚的第二层间膜123。
第二布线层128通过在由例如Ta构成的15nm厚的阻挡层金属上，成膜铜(Cu)布线，形成为可贯通第二层间膜123及第二衬膜122。
第二铜残留129是在形成第二布线层128时，在晶圆边缘部上，铜残存成侧壁状后产物，例如，用采用多层抗蚀剂的第一通路127的光刻时经周边曝光被图案化在晶圆外周3.0mm的位置上，在晶圆外周上形成为环状。
以下，与上述的第二衬膜122、第二层间膜123、第二布线层128、以及第二铜铜残留129一样，依次形成第三衬膜132、第三层间膜133、第三布线层138、及第三铜残留139、第四衬膜142、第四层间膜143、第四布线层148、及第四铜残留149、第五衬膜152、第五层间膜153、第五布线层158、及第五铜残留159。再有，从第一层间膜113至第五层间膜153是精细层，包含具有3.0以下的介电常数的膜，即低k膜，由于容易发生膜剥落，在通路工序(形成第一通路127、第二通路137、第三通路147及第四通路157的工序)的光刻时，用周边曝光等进行晶圆边缘部的除去。
再有，在精细层之上，作为膜厚比精细层大的半球状层(semi-globallayer)，形成有第六衬膜162、第六层间膜163和第六布线层168，以及第七衬膜172、第七层间膜173和第七布线层178。再有，第六层间膜163及第七层间膜173由FSG(k～3.7)等的硅氧化膜构成，不含有低k(k≤3.0)膜，由于难以发生膜剥落，不通过周边曝光等进行晶圆边缘部的除去。
再有，在第七层间膜173之上，形成由例如p-SiN及p-SiO2的层叠膜构成的第一钝化膜182，以及由例如p-SiN构成的第二钝化膜192。再有，第一钝化膜182和第二钝化膜192不含低k(k≤3.0)膜，由于难以发生膜剥落，不通过周边曝光等进行晶圆边缘部的除去。
以下，将一组对应的层间膜和衬膜统称为层(例如，将第二层间膜123和第二衬膜122统称为第二层)。
图3用于比较，表示在图1中，不进行从第一层间膜113至第五层间膜153的晶圆边缘部的除去时的结构的剖面图。在这样的情况下，如上面所述，在从第一层间膜113至第五层间膜153层叠后的一串加工时(例如，层间膜CMP或Cu/Ta-CMP)，从晶圆边缘部剥落，或从在晶圆边缘部没有被镀覆成膜的图案部位，发生例如起因于研磨时的料浆残留等工序的异物，存在招致成品率降低等的问题。
图4用于比较，表示在图3中，进行从接触层间膜103至第五层间膜153的晶圆边缘部的除去时(即，在图1中，进行接触层间膜103的晶圆边缘部的除去时)的结构的剖面图。在这样的情况下，如上面所述，由于在硅衬底101上淀积用直接铜工艺的阻挡层金属例如Ta，存在着发生膜剥落的问题。
亦即，有关本实施例的图1的结构是具有如下特征的结构，即，在晶圆边缘部，通过进行从第一层间膜113至第五层间膜153的除去，而不进行接触层间膜103的除去，解决图3～4中产生的问题。
图5～9是表示半导体装置的制造方法的各工序的剖面图。再有，图5～6表示基于SD(Single Damascene：单金属镶嵌)流程的工序，图7～9表示基于DD(Dual Damascene：双金属镶嵌)流程的工序。
首先，如图5所示，在已准备的半导体衬底的硅衬底101上，用STI法形成沟槽分离膜500。接着，在用沟槽分离膜500所分离的活性区上，形成由栅绝缘膜和栅电极以及被配置在该栅电极的两侧壁上的侧壁构成的栅结构400。然后，堆积500nmUSG等的硅氧化膜，使其覆盖硅衬底101后，通过CMP(Chemical Mechanical Polishing：化学机械抛光)研磨掉100nm，形成400nm厚的接触层间膜103。接着，通过使用例如0.10μm直径的抗蚀剂掩模的干蚀刻法开口接触孔，使其贯通接触层间膜103，依次用CVD(Chemical vapor deposition：化学气相淀积)法堆积TiN/Ti＝20/20nm厚的接触阻挡层金属层叠膜及200nm厚的W塞后，通过进行CMP研磨，形成接触塞104。
再有，这时，在接触层间膜103上，不采用周边曝光等进行晶圆边缘部的除去。
接着，将例如SiOC膜(k～2.8)作为材料，以150nm厚形成第一层间膜113。然后，在采用抗蚀剂210的光刻进行图案化，同时通过进行例如3.0mm周边曝光，形成第一布线层118用的布线图案。
然后，如图6所示，由例如15nm厚的Ta形成阻挡层金属，用例如溅射法堆积50nm铜籽晶后，通过用镀覆法堆积500nm铜，形成铜(Cu)布线，再通过用CMP法研磨铜及阻挡层金属，形成第一布线层118。这时，由于在晶圆边缘部上铜同时地残存为侧壁状，第一铜残留119在例如晶圆外周3.0mm的位置上，在晶圆外周上形成为环状。而且，用CMP法将第一层间膜113从150nm厚研磨至100nm厚。
下面，如图7所示，在第一层间膜113上，用CVD法形成由例如p-SiC膜(k～4.8)构成的50nm厚的第二衬膜122。接着，在第二衬膜122上，用CVD法形成由例如SiOC膜(k～2.8)构成的300nm厚的第三层间膜123。
接着，用抗蚀剂掩模进行图案化后，通过进行干蚀刻，开口通路。在该图案化时，用第一通路127光刻时的周边曝光，预先在晶圆边缘部除去抗蚀剂掩模。
在已开口的通路中填塞埋入材料。然后，将第二层间膜123进行干蚀刻和抛光后，通过干蚀刻第二衬膜122，形成第二布线层128用的布线图案。该衬层蚀刻时，晶圆边缘部的第二衬膜122也同时被除去。
下面，例如用溅射法由15nm厚的Ta形成阻挡层金属，例如用溅射法将铜籽晶堆积50nm后，通过用镀覆法堆积500nm铜，形成铜(Cu)布线，再通过用CMP法研磨铜及阻挡层金属，形成第二布线层128。这时，由于在晶圆边缘部上铜同时地残存为侧壁状，第二铜残留129在例如晶圆外周3.0mm的位置上，在晶圆外周上形成环状。
以下，重复与从上述第一层间膜113的形成工序至第二布线层128的形成工序相同的工序。
其结果，如图8所示，与第二衬膜122、第二层间膜123、第二布线层128和第二铜残留129一样，依次形成：第三衬膜132、第三层间膜133、第三布线层138及第三铜残留139；第四衬膜142、第四层间膜143、第四布线层148及第四铜残留149；第五衬膜152、第五层间膜153、第五布线层158及第五铜残留159。于是，在通路工序(形成第一通路127、第二通路137、第三通路147及第四通路157的工序)的光刻时，形成用周边曝光等除去了晶圆边缘部的精细层。
下面，如图9所示，在精细层之上，依次形成：第六衬膜162、第六层间膜163及第六布线层168；第七衬膜172、第七层间膜173及第七布线层178。从而，形成不除去晶圆边缘部的半球状层。通过这样做，制造图1所示的半导体晶圆。进而割划该半导体晶圆，切开成多个半导体装置，再通过封装制造成半导体装置。
这样，依据本实施例的半导体晶圆及半导体装置的制造方法，在晶圆边缘部进行从第一层间膜113至第五层间膜153的除去。因而，可以防止从第一层间膜113至第五层间膜153层叠时从晶圆边缘部剥落，或从在晶圆边缘部不能镀覆成膜的部位，发生起因于加工的异物(研磨时的料浆残留)，或由于曝光时的聚焦(focus)偏移，即散焦(defocus)引起图案走样，招致成品率下降。
另外，不在晶圆边缘部进行接触层间膜103的除去，因此，可通过在硅衬底101上直接淀积阻挡层金属来防止膜剥落发生。
亦即，依据本实施例的半导体晶圆及半导体装置的制造方法，可以防止晶圆边缘部的膜剥落或图案断续。
再有，以上就用SiOC膜(k～2.8)形成第一层间膜113或第二层间膜123等的情况作了说明，但不受此限，也可采用ULK膜(k～2.5)或ELK膜(k～2.2)或旋转涂敷的多孔质MSQ膜(k～2.2)或它们的层叠膜来形成。
另外，以上就用p-SiC膜(k～4.8)形成第二衬膜122或第三衬膜132等的情况作了说明，但不受此限，也可采用p-SiCO膜和p-SiCN膜或者p-SiN膜和它们的层叠膜来形成。或者是在布线下不配置衬膜的结构。
另外，以上仅就由Ta形成阻挡层金属的情况(Ta单层膜)作了说明，但不受此限，也可以由Ta或TiN形成，或者由Ta、Ti、Ru或Mn的氧化物和氮化物以及它们的层叠膜形成。
另外，以上就用单层的抗蚀剂210进行周边曝光的情况作了说明，但不受此限，周边曝光也可为采用碳硬掩模的多层抗蚀剂流程，可以在中间层进行，或者也可用中间层及上层抗蚀剂进行。从而，可以提高分辨率。
另外，以上就用周边曝光除去的晶圆边缘部宽度即晶圆边缘清除宽度为3.0mm的情况作了说明，但不受此限，晶圆边缘清除宽度也可以是0.1～5.0mm。
另外，以上就用周边曝光进行晶圆边缘部的除去的情况作了说明，但不受此限，或者也可通过侧清除进行，也可通过采用蚀刻液的背面清除进行，也可通过斜磨进行，也可通过采用斜角蚀刻器的干蚀刻或干灰化进行。
另外，以上就在包含低k(k≤3.0)膜的精细层中除去晶圆边缘部，在不含低k(k≤3.0)膜的半球状层中不除去的结构作了说明。但不受此限，或者，也可在半球状层包含低k(k≤3.0)膜的情况下除去晶圆边缘部。
图10是表示图1中在半球状层即第六衬膜162、第六层间膜163、第七衬膜172及第七层间膜173含低k(k≤3.0)膜的情况下除去了晶圆边缘部的图。
图11是表示图10的半导体装置的制造方法的一个工序的剖面图。即，实施图5～8的工序后，如图11所示，在通路工序(形成第五通路167和第六通路177的工序)的光刻时，用周边曝光等在半球状层中除去晶圆边缘部来形成铜(Cu)布线。因而，第六铜残留169及第七铜残留179在例如晶圆外周3.0mm的位置上，在晶圆外周上形成环状，使其覆盖第五铜残留159。
另外，以上就在双金属镶嵌流程中除去晶圆边缘部的情况作了说明，但不受限于双金属镶嵌流程，或者，也可以在SK(SingleDamascene：单金属镶嵌)流程中除去晶圆边缘部。
图12是表示在图1中使用单金属镶嵌流程代替双金属镶嵌流程时的结构的剖面图。另外，图13～18是表示图12的半导体装置的制造方法的各工序的剖面图。即，图13分别对应于图5，图14对应于图6，图15～16对应于图7，图17对应于图8，图18对应于图9，由于是大致相同的工序，省略其详细说明。如图15～16所示，在单金属镶嵌流程中，通路的形成和布线的形成由不同的工序进行。
亦即，在双金属镶嵌流程中，如上参照图7所述，在一个衬膜上形成一个层间膜，依次将通路图案及布线图案开口，将通路和布线一并形成，在将通路图案开口时，在晶圆边缘部除去不被抗蚀剂掩模覆盖的层间膜，而在将布线图案开口时，不除去在晶圆边缘部被抗蚀剂掩模覆盖的衬膜，在其后的衬膜蚀刻时，也同时在晶圆边缘部除去衬膜。
另一方面，在单金属镶嵌流程中，如图15所示，在一个通路用衬膜上形成一个通路用层间膜，将通路图案开口，形成(堆积)通路，然后如图16所示，在一个布线用衬膜上形成一个布线用层间膜，将布线图案开口，形成(堆积)布线。在单金属镶嵌流程中，与双金属镶嵌流程不同，如图15所示，将通路图案开口时，在晶圆边缘部除去未被抗蚀剂掩模覆盖的通路用衬膜及通路用层间膜，如图16所示，将布线图案开口时，在晶圆边缘部除去晶圆边缘部中未被抗蚀剂掩模覆盖的布线用衬膜及布线用层间膜。
再有，为了方便图示，在有关单金属镶嵌流程的图12等中，省略多层布线结构的部分的层间膜的标记，而这些是用单金属镶嵌流程取代与双金属镶嵌流程有关的图1等中的双金属镶嵌流程来形成从第二衬膜122至第七层间膜173的标记。
<实施例2>在实施例1中，如图10所示，就在精细层及半球状层内的各层中一律进行3.0mm周边曝光，除去晶圆边缘部的情况作了说明。但并不受此限定，或者也可以在精细层和半球状层内的各层中采用不同的晶圆边缘清除宽度。
图19是表示实施例2的半导体晶圆的结构的剖面图。图19表示在图10中使用如图12所示的单金属镶嵌流程代替双金属镶嵌流程，同时在精细层及半球状层内的各层中，晶圆边缘清除宽度随着逐层向上而变大的情况。具体地说，在第一层中，将晶圆边缘清除宽度取为1.5mm，在第二层中将晶圆清除宽度取为1.6mm，随着逐层向上晶圆边缘清除宽度以0.1mm刻度增大。
另外，图20～25是表示图19的半导体装置的制造方法的各工序的剖面图。即，图20～25分别对应于图13～图18，由于是大致相同的工序，其详细说明从略。
这样，依据本实施例的半导体晶圆及半导体装置的制造方法，与实施例1比较，由于可以降低在晶圆边缘部上残存成侧壁状的铜残留，可以抑制图案断续。因而，与实施例1比较，更可以防止晶圆边缘部的膜剥落或图案断续。
<实施例3>在实施例2中，就在精细层及半球状层内的各层中晶圆边缘清除宽度随着逐层向上形成而增大的情况作了说明。但并不受此限定，晶圆边缘清除宽度也可在精细层及半球状层内的各层中随着逐层向上形成而变小。
图26是表示实施例3的半导体晶圆的结构的剖面图。图26表示就图19而言晶圆边缘清除宽度随着逐层向上形成而变小的情况。具体地说，在第一层中，将晶圆边缘清除宽度取为2.5mm，在第二层中，将晶圆边缘清除宽度取为2.4mm，随着逐层向上形成晶圆边缘清除宽度以每层0.1mm变小。
另外，图27～32是表示图19的半导体装置的制造方法的各工序的剖面图。即，图27～32分别对应于图20～25，由于是大致相同的工序，其详细说明从略。
这样，本实施例的半导体晶圆及半导体装置的制造方法与实施例2一样，与实施例1相比，可以降低在晶圆边缘部上侧壁状地形成铜残留。
另外，与实施例2相比，可以缩短在多层布线结构形成工序中暴露残存的铜残留的期间。因而，与实施例2相比，更可以防止晶圆边缘部的膜剥落或图案断续。
<实施例4>在实施例2～3中，就在精细层及半球状层内的各层上，使晶圆边缘清除宽度不同的情况作了说明。但在每一层上使晶圆边缘清除宽度不同时，由于制法的种类增加，管理成本增大。
图33是表示实施例4的半导体晶圆的结构的剖面图。图33表示在图19、26中，不使每一层上晶圆边缘清除宽度不同，而使具有3.0以下的介电常数的第二层间膜上使通路配置的第一层(Vx层，即低k通路层间膜)和在具有3.0以下的介电常数的第三层间膜上使布线配置的第二层(Mx层，即低k布线层间膜)的晶圆边缘清除宽度不同的情况。具体地说，在交替层叠Mx层和Vx层后的多层布线结构中，在Mx层上，将晶圆边缘清除宽度取为3.0mm，在Vx层上，将晶圆清除宽度取为2.5mm。再有，为了便于图示，在图33中仅对配置第七布线层178的第七层示出配置布线的My层和配置通路的Vy层。
另外，图34～39是表示图33的半导体装置的制造方法的各工序的剖面图。亦即，图34～39分别对应于图20～25或图27～32，由于是大致相同的工序，其详细说明从略。
如此，与实施例2～3相比，本实施例的半导体晶圆及半导体装置的制造方法可以减少制法的种类，因此可以降低管理成本。
<实施例5>在实施例4中，就在精细层及半球状层上，在M层中将晶圆边缘清除宽度取为3.0mm，在V层中将晶圆边缘清除宽度取为2.5mm的情况作了说明。但是，例如，在M层包含低k(k≤3.0)膜，V层不包含低k(k≤3.0)膜等的情况下，也可在M层中，将晶圆边缘清除宽度取为3.0mm，在V层中不进行晶圆边缘清除。
图40是表示实施例5的半导体晶圆的结构的剖面图。图40表示在图33中在V层不除去晶圆边缘部的情况。
另外，图41～46是表示图40的半导体装置的制造方法的各工序的剖面图。即，图41～46分别对应于图34～39，由于是大致相同的工序，其详细说明从略。
在实施例1的单金属镶嵌流程中，如图15所示，在将通路图案开口时，在晶圆边缘部上，除去未被抗蚀剂掩模覆盖的通路用衬膜及通路用层间膜，如图16所示，在将布线图案开口时，在晶圆边缘部除去未被抗蚀剂掩模覆盖的布线用衬膜及布线用层间膜。
另一方面，在本实施例的单金属镶嵌流程中，如图43所示，在将通路图案开口时，在晶圆边缘部上，不除去被抗蚀剂掩模覆盖的通路用衬膜及通路用层间膜，如图44所示，在将布线图案开口时，在晶圆边缘部上，除去未被抗蚀剂掩模覆盖的布线用衬膜及布线用层间膜。即，通过布线层的光刻时的周边曝光，在晶圆边缘部上预先除去抗蚀剂掩模。除此之外，与实施例1的单金属镶嵌流程相同。
如此，与实施例4一样，本实施例的半导体晶圆及半导体装置的制造方法，与实施例2～3相比，可以减少制法的种类，因此可以降低管理成本。
再有，在本实施例中，通过在V层上不除去晶圆边缘部，而在M层上除去晶圆边缘部，减少了层间膜的体积，因此，与图3比较，可以降低在晶圆边缘部膜剥落发生的可能性。而且，通过除去M层，可以防止由于散焦发生不希望的图案，引起图案走样。另外，由于没有除去V层的晶圆边缘部，在该V层的晶圆边缘部上形成通路。由于该通路处于晶圆边缘部，被曝光时其高度与晶圆边缘部以外的通路不同，容易成为散焦状态。但是，即使孔状的通路图案被散焦，也只是孔径变小或图案自身消失，并不会造成与图案走样相联系的所不希望的通路图案，因此该通路不会与图案断续相联系。
还有，在本实施例中，在V层上不除去晶圆边缘部，而在M层上除去晶圆边缘部。这是为了避免以下的问题。例如，在V层和M层两者都除去的情况下，在干蚀刻每一层的通路图案或布线图案时，晶圆边缘部的接触层间膜103被稍许蚀刻。这是由于为了可靠地形成通路图案或布线图案而施加过蚀刻。因此，越是多地进行层叠，由过蚀刻产生的蚀刻就越多地累积在晶圆边缘部的接触层间膜103上，最终导致半导体衬底101露出。于是在再叠层时，在半导体衬底上直接形成被再叠层用的阻挡层金属。如此，由于该叠层后的层用阻挡层金属形成后的热处理等的应力，该叠层的层用的阻挡层金属的上面的层发生膜剥落。如本实施例那样，由于不进行V层的晶圆边缘除去，可以防止由过蚀刻产生的蚀刻累积在晶圆边缘部的接触层间膜103上。
<实施例6>在实施例5中，就在单金属镶嵌流程中，在V层上不除去晶圆边缘部(晶圆边缘清除宽度0mm)，仅在M层中除去晶圆边缘部(晶圆边缘清除宽度3.0mm)的情况作了说明。但不限于单金属镶嵌流程，在双金属镶嵌流程中，也可以在V层上不除去晶圆边缘部，仅在M层上除去晶圆边缘部。再有，在这样的情况下，与实施例5不同，在M层和V层二者均包含低k(k≤3.0)膜。
图47是表示实施例6的半导体晶圆的结构的剖面图。图47是表示在图40中用双金属镶嵌流程取代单金属镶嵌流程的情况(然而，仅多层布线结构的最下层即第一层间膜113一处用单金属镶嵌流程来形成)。
另外，图48～52是表示图47的半导体装置的制造方法的各工序的剖面图。即，图48对应于图41，图49对应于图42，图50对应于图43～44，图51对应于图45，图52对应于图46，由于是大致相同的工序，其详细说明从略。
在实施例1的双金属镶嵌流程中，如图7所示，在一个衬膜上形成一个层间膜，依次进行通路图案和布线图案的开口，将通路和布线一并形成，而在将通路图案开口时，在晶圆边缘部上除去未被抗蚀剂掩模覆盖的层间膜，在将布线图案开口时，在晶圆边缘部上不除去被抗蚀剂掩模覆盖的衬膜，在其后的衬膜蚀刻时将晶圆边缘部上的衬膜同时除去。
另一方面，在本实施例的双金属镶嵌流程中，如图50所示，在一个衬膜上形成一个层间膜，依次进行通路图案和布线图案的开口，将通路和布线一并形成，而在将通路图案开口时，在晶圆边缘部上不除去被抗蚀剂掩模覆盖的衬膜及层间膜，在将布线图案开口时，在晶圆边缘部上部分地除去未被抗蚀剂掩模覆盖的层间膜的上部。即，用布线层的光刻时的周边曝光，在晶圆边缘部上预先除去抗蚀剂掩模，由于用该抗蚀剂掩模蚀刻到布线层的深度，在晶圆边缘部上也除去到布线深度(层间膜的上部被部分地除去)。除此以外，与实施例1的双金属镶嵌流程相同。
这样，依据本实施例的半导体晶圆及半导体装置的制造方法，在双金属镶嵌流程中，在V层上不除去晶圆边缘部而使其残存。因而，与单金属镶嵌流程比较，即使在实施例1中说明过的那样的埋入材料不足，用蚀刻量往往容易过多的双金属镶嵌流程形成多层布线结构的情况下，可以防止因蚀刻工序而将接触层间膜103除去。在将埋入材料埋入被开口的通路时，晶圆边缘部也被堆积，但在晶圆边缘部上难以均匀地形成埋入材料。因此，用在晶圆边缘部形成布线用沟槽时的蚀刻工序蚀刻全部埋入材料，其下的层被蚀刻的部分也容易露出。如果V层残存，则在埋入材料变得没有之后，被蚀刻的部分就成为V层。因而，通过双金属镶嵌流程，可以防止在晶圆边缘部产生膜剥落或图案断续。
<实施例7>在实施例6中，就在V层上不除去晶圆边缘部，而仅在M层中以晶圆边缘清除宽度3.0mm除去晶圆边缘部的情况作了说明。但是，在M层中除去晶圆边缘部时的晶圆边缘清除宽度，在精细层及半球状层内的各层中可以部分地不同。
图53是表示实施例7的半导体晶圆的结构的剖面图。图53表示使图47中M层中除去晶圆边缘部时的晶圆边缘清除宽度在精细层和半球状层之间不同的情况。具体地说，在精细层上，将M层的晶圆边缘清除宽度取为2.5mm，而在半球状层中，将M层的晶圆边缘清除宽度取为3.0mm。
另外，图54上是表示图53的半导体装置的制造方法一工序的剖面图。即，在实施图48～51的工序(在精细层中以晶圆边缘清除宽度2.5mm除去晶圆边缘部)后，如图54所示，在半球状层中以晶圆边缘清除宽度3.0mm除去晶圆边缘部。除此之外，与实施例6相同。
如此，依据本实施例的半导体晶圆及半导体装置的制造方法，与实施例6比较，由于减小精细层中的M层的晶圆边缘清除宽度，可以将硅衬底1有效利用至更外侧，可以增加可搭载芯片数量。
Claims (10)
1.一种半导体晶圆，其中，
设有：半导体衬底；
在所述半导体衬底上形成的多个栅结构；
覆盖所述半导体衬底和所述栅结构而配置的第一层间膜；以及
在所述第一层间膜上配置的由多个第一层和多个第二层交替层叠而成的多层布线结构，所述多个第一层各自包含具有3.0以下的介电常数的第二层间膜和通路，所述多个第二层各自包含具有3.0以下的介电常数的第三层间膜和布线，
所述多个第二层包含在所述半导体衬底的晶圆边缘部中被除去预定宽度的所述第三层间膜，
所述第一层间膜和所述第二层间膜在所述半导体衬底的晶圆边缘部没有被除去。
2.如权利要求1所述的半导体晶圆，其中，
所述多层布线结构具有双金属镶嵌结构。
3.如权利要求1或2所述的半导体晶圆，其中，
所述多个第二层包含被除去与所述预定宽度不同的宽度的所述第三层间膜。
4.如权利要求3所述的半导体晶圆，其中，
被除去所述预定宽度的所述第三层间膜或被除去与所述预定宽度不同的宽度的所述第三层间膜由多个膜构成。
5.如权利要求1或2所述的半导体晶圆，其中，
还设有将配置在所述半导体衬底上的所述多个栅结构分离的分离膜，
在所述半导体衬底上所述第三层间膜被除去的区域未配置所述栅结构。
6.一种半导体装置的制造方法，其中，
设有：准备半导体衬底的工序；
在所述半导体衬底上形成多个栅结构的栅结构形成工序；
覆盖所述半导体衬底和所述栅结构而形成第一层间膜的第一层间膜形成工序；以及
通过交替进行第一层形成工序和第二层形成工序而在所述第一层间膜上形成多层布线结构的多层布线结构形成工序，所述第一层形成工序形成包含具有3.0以下的介电常数的第二层间膜和通路的第一层，所述第二层形成工序形成包含具有3.0以下的介电常数的第三层间膜和布线的第二层，
所述多层布线结构形成工序包括在所述半导体衬底的晶圆边缘部以预定宽度除去所述第三层间膜的所述第二层形成工序，
所述第一层间膜形成工序不包括在所述半导体衬底的晶圆边缘部除去所述第一层间膜的工序，
所述多层布线结构形成工序不包括在所述半导体衬底的晶圆边缘部除去所述第二层间膜的所述第一层形成工序。
7.如权利要求6所述的半导体装置的制造方法，其中，
在所述多层布线结构形成工序中，所述多层布线结构用双金属镶嵌法形成。
8.如权利要求6或7所述的半导体装置的制造方法，其中，
所述多层布线结构形成工序包括以与所述预定宽度不同的宽度除去所述第三层间膜的所述第二层形成工序。
9.如权利要求8所述的半导体装置的制造方法，其中，
所述预定宽度被除去的所述第三层间膜或与所述预定宽度不同的宽度被除去的所述第三层间膜由多个膜构成。
10.如权利要求6或权利要求7所述的半导体装置的制造方法，其中，
还设有在所述半导体衬底上形成分离所述多个栅结构的分离膜的工序，
在所述栅结构形成工序中，所述栅结构不在所述半导体衬底上除去了所述第三层间膜的区域形成。
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