JP2000003917A

JP2000003917A - 半導体装置及びその製造方法

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Publication number: JP2000003917A
Application number: JP11109960A
Authority: JP
Inventors: Yoshihiko Isobe; 良彦磯部; Masatoshi Kato; 政利加藤; Toru Yamaoka; 徹山岡
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1998-04-16
Filing date: 1999-04-16
Publication date: 2000-01-07

Abstract

(57)【要約】【課題】スクライブライン上における層間絶縁膜を除
去してウェハの薄型化を図る場合において、配線層形成
によって残渣が発生せず、かつ層間絶縁膜の膜厚バラツ
キが少ない、歩留りの良好な半導体装置とする。【解決手段】シリコン基板１上に、層間絶縁膜１２、
１３、１４と配線層９、１０、１１とを交互に積層する
ことにより、複数の層間絶縁膜及び複数の配線層を形成
し、スクライブラインＳ上に位置する複数の層間絶縁膜
を一括してエッチング除去する。これにより、配線層
９、１０、１１を形成する際に残渣を発生させないよう
にできる。また、一層毎にエッチング除去していないた
め、先に形成されている層間絶縁膜１２、１３の段差が
少なく、その上に層間絶縁膜１３、１４を積層しても膜
厚バラツキが少なく形成できる。これにより、歩留りを
良好にすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の配線層を積
層してなる半導体装置及びその製造方法に関し、例えば
ＬＤＤ（ＬｉｇｔｈｌｙＤｏｐｅｄＤｒａｉｎ）構
造を有する半導体装置に適用して好適である。

【０００２】

【従来の技術】従来、複数の配線層が積層される半導体
装置を製造する際には、ダイシングカットに用いるダイ
シング・ソーの高寿命化、スクライブラインの可視化、
配線層間の層間絶縁膜のエッチング終点検出及び残膜確
認を考慮して、スクライブライン上における層間絶縁膜
を一層毎に逐次エッチング除去するようにしていた。

【０００３】この従来における半導体装置の製造工程を
図５〜図７に示し、具体的に説明する。〔図５（ａ）に示す工程〕シリコン基板５１上に、ＷＥ
ＬＬ領域５２、５３を形成し、このウェル領域５２、５
３の表層部に素子分離領域５４を形成する。

【０００４】〔図５（ｂ）に示す工程〕素子分離領域５
４に挟まれた素子形成領域上にゲート酸化膜５５を介し
てゲート電極５６を形成し、さらにこのゲート電極５６
をマスクとしてイオン注入を行い、ゲート電極５６の両
側にソース５７、ドレイン５８を形成する。〔図５（ｃ）に示す工程〕ウェハ全面に層間絶縁膜５９
をＣＶＤ法によって堆積する。このとき、層間絶縁膜と
してはＢＰＳＧ等を用いている。そして、ＣＭＰを用い
て層間絶縁膜の表面を平坦化する。

【０００５】〔図６（ａ）に示す工程〕フォトリソグラ
フィ工程を経て、層間絶縁膜５９の所定領域をドライエ
ッチングし、ゲート電極５６や素子分離領域５４と連通
するコンタクトホールを形成する。このとき、スクライ
ブライン上における層間絶縁膜５９もエッチング除去す
る。

【０００６】そして、密着層となるＴｉＮ（チタンナイ
トライド）膜をウェハ全体に堆積し、さらにＷ（タング
ステン）膜を堆積する。次に、ドライエッチングによっ
てＷ膜を異方性エッチングし、コンタクトホール内にの
みＷ膜を残す。その後、ＴｉＮ膜をドライエッチングで
除去する。これによりＷプラグ６０が形成される。

【０００７】続いて、ウェハ全面にアルミ等の薄膜を形
成した後、パターニングして第１の配線層６１を形成す
る。このとき、層間絶縁膜５９のうち除去した部分にＷ
膜の残渣６１ａが発生する。〔図６（ｂ）に示す工程〕第１の配線層６１を含むウェ
ハ全面に、ＣＶＤ法により層間絶縁膜６２を堆積する。
そして、ＣＭＰ法によって層間絶縁膜６２を平坦化す
る。

【０００８】〔図６（ｃ）に示す工程〕フォトリソグラ
フィ工程を経て、層間絶縁膜６２をドライエッチングし
て、第１の配線層６１に連通するヴィアホールを形成す
る。このとき、スクライブライン上における層間絶縁膜
６２もエッチング除去する。次に、図６（ａ）と同様の
工程にて、ＴｉＮ膜を成膜し、コンタクトホール内にＷ
プラグ６３を形成したのち、ＴｉＮ膜のエッチング除去
を行ない、さらに第２の配線層６４をパターニング形成
する。これにより、Ｗプラグ６３を介して第１の配線層
６１と第２の配線層６４との電気的接続が成される。ま
た、このとき、層間絶縁膜６２のうち除去した部分にＷ
膜の残渣６４ａが発生する。

【０００９】〔図７（ａ）に示す工程〕第２の配線層６
４を含むウェハ全面に、ＣＶＤ法により層間絶縁膜６５
を堆積する。そして、ＣＭＰ法によって層間絶縁膜６５
を平坦化する。〔図７（ｂ）に示す工程〕フォトリソグラフィ工程を経
て、層間絶縁膜６５をドライエッチングして、第２の配
線層６４に連通するヴィアホールを形成する。このと
き、スクライブライン上における層間絶縁膜６５もエッ
チング除去する。

【００１０】次に、図６（ａ）と同様の工程にて、Ｔｉ
Ｎ膜の成膜、コンタクトホール内へのＷプラグ６６の形
成、ＴｉＮ膜のエッチング除去を行ない、さらに第３の
配線層６７をパターニング形成する。これにより、Ｗプ
ラグ６６を介して第２の配線層６４と第３の配線層６７
との電気的接続が成される。また、このとき、層間絶縁
膜６５のうち除去した部分にＷ膜の残渣６７ａが発生す
る。

【００１１】〔図７（ｃ）に示す工程〕ウェハ全面に、
シリコン窒化膜等からなる保護膜６８を形成し、半導体
装置が完成する。上記図６（ａ）、（ｃ）、図７（ｂ）
に示すように、一層毎に層間絶縁膜５９、６２、６５を
除去することで、スクライブラインＳの可視化を図ると
共に、スクライブラインＳにおけるウェハの薄肉化を図
っている。

【００１２】

【発明が解決しようとする課題】しかしながら、一層毎
にスクライブライン上における層間絶縁膜５９、６２、
６５をエッチング除去するようにしているため、配線層
６１、６４、６７をパターニングするとき、図８（ａ）
に示すように除去された部分の端面（側壁）に残渣（エ
ッチング残り）６１ａ、６４ａ、６７ａが生じてしま
う。

【００１３】この残渣６１ａ、６４ａ、６７ａは、Ｔｉ
Ｎ膜８０をエッチング除去する際におけるオーバーエッ
チングによって、図８（ｂ）に示すように層間絶縁膜５
９、６２、６５の端面から剥離してしまい、パーティク
ルとなって歩留りを低下させてしまうという問題があ
る。また、一層毎に層間絶縁膜を除去して次の層間絶縁
膜を堆積するようにしているため、除去して段差となっ
た部分に層間絶縁膜が堆積されてしまい、層間絶縁膜の
平坦化が十分に行えない。このため、ウェハ内の平坦化
の均一性を悪化させ、層間絶縁膜の膜厚バラツキが増加
し、製品歩留りを低下させるという問題がある。

【００１４】本発明は上記問題に鑑みたもので、スクラ
イブライン上における層間絶縁膜を除去してスクライブ
ラインにおけるウェハの薄肉化を図る場合において、配
線層形成によって残渣が発生せず、かつ層間絶縁膜の膜
厚バラツキが少ない、歩留りの良好な半導体装置及びそ
の製造方法を提供することを目的とする。

【００１５】

【課題を解決するための手段】上記目的を達成するた
め、以下の技術的手段を採用する。請求項１又は２に記
載の発明においては、基板（１）上に、層間絶縁膜と配
線層とを交互に積層することにより、複数の層間絶縁膜
（１２、１３、１４）及び複数の配線層（９、１０、１
１）を形成し、複数の層間絶縁膜のうち、素子部をチッ
プ単位に仕切るスクライブライン（Ｓ）上に位置する部
分を、一括してエッチング除去することを特徴としてい
る。

【００１６】このように、複数の層間絶縁膜を一括して
エッチング除去するようにすることで、配線層を形成す
る際に残渣を発生させないようにできる。また、一層毎
にエッチング除去していないため、先に形成されている
層間絶縁膜の段差が少なく、その上に層間絶縁膜を積層
しても膜厚バラツキが少なく形成できる。これにより、
歩留りの良好な半導体装置を製造できる。

【００１７】請求項２に記載の発明においては、複数の
層間絶縁膜を形成したのち、該層間絶縁膜の上に第１の
保護膜と第２の保護膜を順に成膜する工程を有し、複数
の層間絶縁膜をエッチング除去する工程は、第１の保護
膜に複数の配線層と連通するコンタクトホールを形成す
るためのエッチングによって行い、このエッチングが終
わった後に第２の保護膜を成膜することを特徴としてい
る。

【００１８】このように、複数の層間絶縁膜のエッチン
グ除去を第１の保護膜のコンタクトホール形成の際のエ
ッチングによって行い、第２の保護膜をその後形成する
ようにすれば、層間絶縁膜の端面（１２ａ、１３ａ、１
４ａ）を第２の保護膜で覆うことができる。これによ
り、層間絶縁膜の界面に水分が侵入しないようにでき
る。

【００１９】請求項３又は４に記載の発明においては、
複数の層間絶縁膜（１２、１３、１４）の端面は、全
て、同一平面上にあることを特徴とする。このように、
端面は同一平面上にある、つまり同一マスクを用いて複
数の層間絶縁膜を一括して除去するようにしていれば、
残渣がなく、膜厚バラツキの少ない、歩留りの良好な半
導体装置とすることができる。

【００２０】請求項５に記載の発明においては、複数の
層間絶縁膜の端面には、保護膜が被着されていることを
特徴としている。このように、保護膜が端面に形成され
ていれば、層間絶縁膜の界面に水が侵入することを防止
することができる。請求項６に記載の発明においては、
基板はスクライブライン（Ｓ）でチップ単位に分割され
た構成となっており、スクライブラインと素子部との間
に素子分離領域（４）が形成されていることを特徴とし
ている。

【００２１】このように、スクライブラインと素子部と
の間に素子分離領域を備えることにより、スクライブラ
インからのクラックの発生を防止することができる。

【００２２】

【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。図１に、本発明にかかわるＬＤＤ構
造を有する半導体装置の断面図を示す。この図は、半導
体装置を各チップにダイシングカットする前の状態であ
り、この図に示されるチップとチップの間がスクライブ
ライン（切りしろ部分）となる。以下、図１に基づいて
半導体装置の構造について説明する。

【００２３】半導体装置はシリコン基板１を用いて形成
されている。シリコン基板１の表面には、素子部が形成
されるｐ^-型ウェル領域２及びｎ^-型ウェル領域３が備
えられており、これらウェル領域２、３が素子分離領域
４によって分離されている。ｐ^-型ウェル領域２及びｎ
^-型ウェル領域３の上にはゲート絶縁膜５を介してゲー
ト電極６が形成されている。そして、ｐ^-型ウェル領域
２及びｎ^-型ウェル領域３の表層部のうち、ゲート電極
６の両側には、ソース７・ドレイン８が形成されてい
る。そして、これらゲート電極６、ソース７・ドレイン
８の表面にはチタンシリサイド膜６ａ、７ａ、８ａが備
えられている。これらにより、ＬＤＤ構造を成すＮＭＯ
ＳトランジスタとＰＭＯＳトランジスタを備えたＣＭＯ
Ｓトランジスタが構成されている。

【００２４】また、シリコン基板１上には、複数の配線
層（図中では３層）９、１０、１１がそれぞれ層間絶縁
膜１２、１３、１４を介して積層されている。これら複
数の配線層９、１０、１１は、層間絶縁膜１２、１３、
１４のコンタクトホール内に形成されたＷプラグ１５、
１６、１７を介してゲート電極６等と電気的に接続され
ている。

【００２５】そして、スクライブラインＳ上において、
積層された層間絶縁膜Ｓは、同一マスクを用いた異方性
エッチングによってシリコン基板１の表面の法線方向に
エッチングされている。つまり、層間絶縁膜１２、１
３、１４は、シリコン基板１の表面の法線方向に平行な
端面を有しており、これら端面１２ａ、１３ａ、１４ａ
が同一平面を構成している。また、このように層間絶縁
膜１２、１３、１４が除去されることによって、スクラ
イブラインＳにおいてウェハが薄くなっている。これに
より、ダイシング・ソーの高寿命化が図られている。

【００２６】さらに、層間絶縁膜１２、１３、１４の上
を含むウェハ全面に、プラズマＳｉＯ₂やプラズマＳｉ
Ｎ等から構成された保護膜１８が備えられている。ま
た、同一マスクを用いて絶縁膜を一度にエッチング除去
しているため、チップ間における層間絶縁膜同士の間隔
が広がり、スクライブラインＳを広くすることができ
る。すなわち、同じスクライブライン幅で比較すると、
従来よりも多くのチップを１枚のウェハから採ることが
できる。

【００２７】次に、図１に示した半導体装置の製造方法
について、図２〜図４に示す半導体装置の製造工程を示
す図に基づいて説明する。〔図２（ａ）に示す工程〕まず、シリコン基板１中に、
ｎ^-型ウェル領域３とｐ^-型ウェル領域２を形成し、こ
れらの表層部にＬＯＣＯＳ酸化膜、ＳＴＩ分離膜等によ
る素子分離領域４を形成する。これにより、ｎ^-型ウェ
ル領域３とｐ^-型ウェル領域２における素子分離がなさ
れる。

【００２８】〔図２（ｂ）に示す工程〕素子分離領域４
に挟まれた素子形成領域上にゲート酸化によってゲート
酸化膜５を形成し、このゲート酸化膜５上にゲート電極
６を形成する。さらに、熱酸化等によりゲート電極６の
側面に側壁膜２０を形成する。そして、ｐ^-型ウェル領
域２、ｎ^-型ウェル領域３を順にフォトレジストで覆
い、それぞれｎ型不純物とｐ型不純物をイオン注入し
て、ゲート電極６の両側にソース７・ドレイン８を形成
する。これにより、ＬＤＤ構造が完成する。

【００２９】なお、図示しないが、ゲート電極６及び側
壁膜２０をマスクとして斜めイオン注入を行い、ソース
７・ドレイン８領域よりもチャネル領域側に電界緩和層
を形成してもよい。次に、チタンシリサイド化工程（サ
リサイド工程）を行う。まず、チタン膜及び窒化チタン
膜をウェハ全面に所望の厚みで成膜し、Ａｒ雰囲気化で
短時間熱処理（ＲＴＡ）を行ってシリサイド化反応させ
て、ゲート電極６及びソース７・ドレイン８の表面にチ
タンシリサイド膜６ａ、７ａ、８ａを形成する。そし
て、チタン膜及び窒化チタン膜のうちの未反応部分を除
去する。これにより、チタンシリサイド化工程が完了
し、サリサイド構造が完成する。

【００３０】〔図２（ｃ）に示す工程〕ウェハ全面に層
間絶縁膜１２をＣＶＤ法によって堆積する。このとき、
層間絶縁膜１２としてはＢＰＳＧ等を用いている。その
後、ＣＭＰを用いて層間絶縁膜１２の表面を平坦化す
る。〔図３（ａ）に示す工程〕フォトリソグラフィ工程を経
て、層間絶縁膜１２の所定領域をドライエッチングし、
ゲート電極６等と連通するコンタクトホールを形成す
る。そして、密着層となるＴｉＮ（チタンナイトライ
ド）膜をウェハ全体に堆積し、さらにＷ（タングステ
ン）膜を堆積する。

【００３１】次に、ドライエッチングによってＷ膜をエ
ッチバックし、コンタクトホール内にのみＷ膜を残す。
その後、ＴｉＮ膜をドライエッチングで除去する。これ
によりＷプラグ１５が形成される。ただし、この時、ス
クライブにあるフォト工程の位置合わせ用のアライメン
トキーの配置位置は意図的に段差を形成する。意図的に
段差を残すために、アライメントキーの寸法をコンタク
ト寸法の２倍以上にする。このアライメントキーの拡大
図を図９（ａ）、（ｂ）に示す。なお、このときアライ
メントキーの端面については、アライメントキーの面積
が小さいことから、残渣が残っても剥がれないため、残
渣による影響は無視することができる。

【００３２】続いて、ウェハ全面にアルミ等の薄膜を形
成した後、パターニングして第１の配線層９を形成す
る。〔図３（ｂ）に示す工程〕第１の配線層９を含むウェハ
全面に、ＣＶＤ法により層間絶縁膜１３を堆積する。そ
して、ＣＭＰ法によって層間絶縁膜１３を平坦化する。
このとき、スクライブラインＳ上における層間絶縁膜１
２を除去してないため、層間絶縁膜１２は段差が少なく
なっており、層間絶縁膜１３を膜厚バラツキが少なく形
成できる。

【００３３】〔図３（ｃ）に示す工程〕フォトリソグラ
フィ工程を経て、層間絶縁膜１３をドライエッチングし
て、第１の配線層９に連通するヴィアホールを形成す
る。このときも、コンタクト形成時と同様にスクライブ
にあるアライメントキーには段差が残るようにする。次
に、図３（ａ）と同様の工程にて、ヴィアホール内にＷ
プラグ１６を形成し、さらに第２の配線層１０をパター
ニングする。これにより、Ｗプラグ１６を介して第１の
配線層９と第２の配線層１０との電気的接続が成され
る。なお、１層目のアライメントキー位置と、この２層
目のアライメントキー位置を基板上において必ずしも上
下に重ねる必要はない。

【００３４】〔図４（ａ）に示す工程〕第２の配線層１
０を含むウェハ全面に、ＣＶＤ法により層間絶縁膜１４
を堆積する。そして、ＣＭＰ法によって層間絶縁膜１４
を平坦化する。このとき、スクライブラインＳ上におけ
る層間絶縁膜１２を除去してないため、層間絶縁膜１２
は段差が少なくなっており、層間絶縁膜１３を膜厚バラ
ツキが少なく形成できる。

【００３５】〔図４（ｂ）に示す工程〕フォトリソグラ
フィ工程を経て、層間絶縁膜１４をドライエッチングし
て、第２の配線層１０に連通するヴィアホールを形成す
る。この時にも、コンタクトホール形成時と同様にスク
ライブにあるアライメントキーには段差が残るようにす
る。なお、この場合にも、１層目、２層目のアライメン
トキーの位置と重ねる必要はない。

【００３６】次に、図３（ａ）と同様の工程にて、ヴィ
アホール内にＷプラグ１７を形成し、さらに第３の配線
層１１をパターニングする。これにより、Ｗプラグ１７
を介して第２の配線層１０と第３の配線層１１との電気
的接続が成される。〔図４（ｃ）に示す工程〕フォトリソグラフィ工程を経
て、スクライブラインＳ上に位置する層間絶縁膜１２、
１３、１４を一括除去する。これにより、スクライブラ
インＳ上においては層間絶縁膜１２、１３、１４がない
分だけウェハが薄くなる。

【００３７】そして、ウェハ全面に、シリコン窒化膜等
からなる保護膜１８を形成し、半導体装置が完成する。
ここで、本実施形態における半導体装置の製造方法につ
いて見てみると、本実施形態では、第１〜第３の配線層
９、１０、１１が全て積層された後でスクライブライン
Ｓ上の層間絶縁膜１２、１３、１４を一括除去してい
る。

【００３８】つまり、スクライブラインＳ上における層
間絶縁膜１２、１３、１４を１層毎に除去していないた
め、Ｗ膜をエッチバックしたときにＷ膜の残渣が発生し
ないようにできる。このため、従来のようにＴｉＮ膜を
除去したときに残渣が剥離してパーティクルとなること
がない。また、スクライブライン上における層間絶縁膜
１２、１３、１４を１層毎に除去していないことから、
そのためにできる大きな段差がないため、さらに上に積
層される層間絶縁膜にあまり段差が発生せず、ＣＭＰに
よって十分に平坦化できる。このため、層間絶縁膜１
３、１４の膜厚バラツキを少なくすることができる。

【００３９】このように、パーティクルをなくし、層間
絶縁膜１３、１４の膜厚バラツキを少なくできるため、
半導体装置の歩留りを良好にすることができる。さら
に、従来では、図７に示すように、スクライブラインＳ
上における層間絶縁膜を一層毎に除去しているため、除
去された部分に積層した層間絶縁膜が入り込み、隣合う
チップ間における層間絶縁膜同士の間隔が狭くなってし
まっていたが、本実施形態ではそれに比してチップ間に
おける間隔を広くすることができる。

【００４０】換言すれば、同一ウェハから多くのチップ
を採ることができる。（他の実施形態）上記実施形態では、スクライブライン
Ｓ上における層間絶縁膜１２、１３、１４のエッチング
を行った後に、１層の保護膜１８を成膜した例を説明し
たが、これに限らず保護膜を複数としてもよい。

【００４１】例えば、２層の保護膜を用いる場合には、
１層目をプラズマ酸化膜（ＳｉＯ₂）で構成し、２層目
をプラズマ窒化膜（ＳｉＮ）で構成することができる。
この場合、プラズマ酸化膜にワイヤボンディング部の配
線穴開け工程を施すときに、同時にスクライブライン上
における層間絶縁膜１２、１３、１４を一括除去し、そ
の後、プラズマ窒化膜を成膜するようにすれば、保護膜
として信頼性のあるプラズマ窒化膜で層間絶縁膜１２、
１３、１４の端面１２ａ、１３ａ、１４ａを覆うことが
できる。このため、層間絶縁膜１２、１３、１４の界面
をプラズマ窒化膜で覆うことができ、ダイシングカット
時等に層間絶縁膜１２、１３、１４の界面に水分が侵入
しないようにできる。

【図面の簡単な説明】

【図１】本発明の一実施形態にかかわる半導体装置の断
面構造を示す図である。

【図２】図１に示す半導体装置の製造工程を説明するた
めの図である。

【図３】図２に続く半導体装置の製造工程を説明するた
めの図である。

【図４】図３に続く半導体装置の製造工程を説明するた
めの図である。

【図５】従来における半導体装置の製造工程を説明する
ための図である。

【図６】図５に続く半導体装置の製造工程を説明するた
めの図である。

【図７】図６に続く半導体装置の製造工程を説明するた
めの図である。

【図８】（ａ）はＴｉＮ膜をエッチングする前の図であ
り、（ｂ）はＴｉＮ膜をエッチングした後の図である。

【図９】アライメントキーを説明するための部分拡大図
である。

【符号の説明】

１…シリコン基板、２…ｐ^-型ウェル領域、３…ｎ^-型
ウェル領域、４…素子分離領域、５…ゲート絶縁膜、６
…ゲート電極、７…ソース、８…ドレイン、６ａ、７
ａ、８ａ…チタンシリサイド膜、９…第１の配線層、１
０…第２の配線層、１１…第３の配線層、１２、１３、
１４…層間絶縁膜、１５、１６、１７…Ｗプラグ、１８
…保護膜。

Claims

【特許請求の範囲】

【請求項１】基板（１）にチップ単位で形成された複
数の素子部と、前記基板上に積層され、前記複数の素子部と電気的に接
続される複数の配線層（９、１０、１１）と、前記複数の配線層それぞれの下に形成された複数の層間
絶縁膜（１２、１３、１４）とを備えてなる半導体装置
の製造方法において、前記基板上に、層間絶縁膜と配線層とを交互に積層する
ことにより、前記複数の層間絶縁膜及び前記複数の配線
層を形成する工程と、前記複数の層間絶縁膜のうち、前記素子部をチップ単位
に仕切るスクライブライン（Ｓ）上に位置する部分を、
一括してエッチングする工程と、を備えていることを特
徴とする半導体装置の製造方法。
【請求項２】前記複数の層間絶縁膜を形成したのち、
該層間絶縁膜の上に第１の保護膜と第２の保護膜を順に
成膜する工程を有し、前記複数の層間絶縁膜を一括してエッチングする工程
は、前記第１の保護膜に前記複数の配線層と連通するコ
ンタクトホールを形成するためのエッチングによって行
い、このエッチングが終わった後に前記第２の保護膜を
成膜することを特徴とする請求項１に記載の半導体装置
の製造方法。
【請求項３】基板（１）に形成された素子部と、前記基板上に積層され、前記素子部と電気的に接続され
る複数の配線層（９、１０、１１）と、前記複数の配線層それぞれの下に形成された複数の層間
絶縁膜（１２、１３、１４）とを備えてなる半導体装置
において、前記複数の層間絶縁膜のそれぞれの端面は同一平面上に
あることを特徴とする半導体装置。
【請求項４】前記複数の層間絶縁膜の端面は、すべ
て、前記基板表面の法線方向を向いていることを特徴と
する請求項３に記載の半導体装置。
【請求項５】前記複数の層間絶縁膜の端面には、保護
膜が被着されていることを特徴とする請求項３又は４に
記載の半導体装置。
【請求項６】前記基板はスクライブライン（Ｓ）でチ
ップ単位に分割された構成となっており、前記スクライ
ブラインと前記素子部との間に素子分離領域（４）が形
成されていることを特徴とする請求項３乃至５のいずれ
か１つに記載の半導体装置。