CN103730468B - 半导体结构及其形成方法、sram存储单元、sram存储器 - Google Patents

半导体结构及其形成方法、sram存储单元、sram存储器 Download PDF

Info

Publication number
CN103730468B
CN103730468B CN201210393117.1A CN201210393117A CN103730468B CN 103730468 B CN103730468 B CN 103730468B CN 201210393117 A CN201210393117 A CN 201210393117A CN 103730468 B CN103730468 B CN 103730468B
Authority
CN
China
Prior art keywords
transistor
nmos pass
grid
pass transistor
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210393117.1A
Other languages
English (en)
Other versions
CN103730468A (zh
Inventor
邱慈云
吕瑞霖
蔡建祥
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201210393117.1A priority Critical patent/CN103730468B/zh
Priority to TW102113277A priority patent/TWI559503B/zh
Priority to US13/890,278 priority patent/US9368503B2/en
Priority to KR20130055019A priority patent/KR101479153B1/ko
Publication of CN103730468A publication Critical patent/CN103730468A/zh
Priority to US15/153,318 priority patent/US10411018B2/en
Application granted granted Critical
Publication of CN103730468B publication Critical patent/CN103730468B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种半导体结构及其形成方法、SRAM存储单元、SRAM存储器。半导体结构，包括：形成于半导体衬底上的至少两个相邻晶体管；两个相邻晶体管的栅极、位于两个相邻晶体管栅极之间的掺杂区围成一开口；覆盖于开口底部和侧壁上的导电层。另一种半导体结构，包括：形成于半导体衬底上的第一晶体管和第二晶体管；第一晶体管的栅极中绝缘层仅覆盖栅电极层远离第二晶体管掺杂区的一部分；绝缘层、绝缘层露出的第一晶体管的栅电极层、第二晶体管掺杂区、第二晶体管的栅极围成一开口；覆盖于开口底部和侧壁上的导电层。本发明还提供所述半导体结构的形成方法、包括所述半导体结构的SRAM存储单元和SRAM存储器。本发明能减小半导体结构面积。

Description

半导体结构及其形成方法、SRAM存储单元、SRAM存储器
技术领域
本发明涉及半导体制作领域，尤其涉及一种半导体结构及其形成方法、SRAM存储单元、SRAM存储器。
背景技术
静态随机存储器（Static Random Access Memory，SRAM）广泛应用于PC、个人通信、消费电子产品（例如：数码相机）等领域。
结合参考图1和图2，分别示出了现有技术6T结构的SRAM存储器中存储单元的电路图和俯视图。具体地，所述存储单元包括：第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3以及第四NMOS晶体管N4。所述第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2形成双稳态电路，所述双稳态电路形成一个锁存器用于锁存数据信息。所述第一PMOS晶体管P1和第二PMOS晶体管P2为上拉晶体管；所述第一NMOS晶体管N1和第二NMOS晶体管N2为下拉晶体管；所述第三NMOS晶体管N3和第四NMOS晶体管N4为传输晶体管。
第一PMOS晶体管P1的栅极、第一NMOS晶体管N1的栅极、第二PMOS晶体管P2的漏极、第二NMOS晶体管N2的漏极、第四NMOS晶体管N4的源极电连接，形成第一存储节点11；第二PMOS晶体管P2的栅极、第二NMOS晶体管N2的栅极、第一PMOS晶体管P1的漏极、第一NMOS晶体管N1的漏极、第三NMOS晶体管N3的源极电连接，形成第二存储节点12。第三NMOS晶体管N3和第四NMOS晶体管N4的栅极与字线WL电连接；第三NMOS晶体管N3的漏极与第一位线BL电连接，第四NMOS晶体管N4的漏极与第二位线（互补位线）BLB电连接；第一PMOS晶体管P1的源极和第二PMOS晶体管P2的源极与电源线Vdd电连接；第一NMOS晶体管N1的源极和第二NMOS晶体管N2的源极与地线Vss电连接。
在对所述SRAM存储器进行读操作时，会有电流从高电平的第一位线BL、第二位线BLB流向低电平的第一存储节点11或第二存储节点12；在对所述SRAM存储器进行写操作时，会有电流从高电平的第一存储节点11或第二存储节点12流向低电平的第一位线BL或第二位线BLB。
现有技术中为了实现晶体管栅极、源极或漏极的连接，通常在栅极、源极或漏极的上方设置连接插塞，所述连接插塞用于将栅极、源极或漏极引出，以实现与其他器件的连接。在公开号为US2007/0241411A1的美国专利中公开了一种SRAM存储器，参考图3，示出了现有技术SRAM存储器中晶体管的剖视图。所述晶体管包括：半导体衬底10；形成于所述半导体衬底10上的栅极，所述栅极包括依次位于所述半导体衬底10上的栅介质层116B、栅电极层118B、接触层119B，所述栅极还包括位于所述栅介质层116B、栅电极层118B、接触层119B两侧的侧墙122B，所述晶体管还包括位于所述栅电极层118B上方的连接插塞G，所述连接插塞G形成于层间介质层104中，将所述晶体管的栅电极层118B引出。然而，所述连接插塞G的存在占据了较多的晶体管之间的空间，使SRAM存储器的尺寸较大。
发明内容
本发明解决的问题是提供一种可减小面积的半导体结构及其形成方法、SRAM存储单元、SRAM存储器。
为解决上述问题，本发明提供一种半导体结构，包括：半导体衬底；形成于所述半导体衬底上的至少两个相邻晶体管；所述两个相邻晶体管的栅极、位于所述两个相邻晶体管的栅极之间的掺杂区围成一开口；覆盖于所述开口底部和侧壁上的导电层。
相应地，本发明还提供一种半导体结构，包括：半导体衬底；形成于所述半导体衬底上的第一晶体管和第二晶体管，所述第一晶体管的栅极与所述第二晶体管的掺杂区相邻；所述第一晶体管的栅极包括：栅电极层以及位于所述栅电极层上的绝缘层，所述绝缘层仅覆盖所述栅电极层远离所述掺杂区的一部分；所述绝缘层、所述绝缘层露出的第一晶体管的栅电极层、所述第二晶体管掺杂区以及所述第二晶体管的栅极围成一开口；覆盖于所述开口底部和侧壁上的导电层，用于实现第一晶体管的栅极与第二晶体管掺杂区的电连接。
相应地，本发明还提供一种半导体结构的形成方法，包括：在半导体衬底上形成至少两个相邻的栅极，所述栅极包括依次位于所述半导体衬底上的栅介质层、栅电极层、绝缘层，以及围绕所述栅介质层、栅电极层、绝缘层的侧墙，所述相邻栅极的侧墙和所述半导体衬底围成一开口；在所述两个栅极、栅极露出的半导体衬底上沉积导电材料，形成导电层；去除部分导电层，使剩余导电层覆盖于所述开口的底部和侧壁上；对位于所述开口下方的半导体衬底进行掺杂，形成掺杂区。
相应地，本发明还提供一种半导体结构的形成方法，包括：在半导体衬底上形成第一栅极和第二栅极，所述第一栅极包括依次位于所述半导体衬底上的栅介质层、栅电极层、绝缘层，以及围绕所述栅介质层、栅电极层、绝缘层的侧墙；去除第一栅极中靠近第二栅极的部分绝缘层，使剩余绝缘层露出靠近第二栅极的部分栅电极层，所述剩余绝缘层、所述绝缘层露出的部分栅电极层、第一栅极和第二栅极之间的半导体衬底以及第二栅极围成一开口；在第一栅极、第二栅极以及所述第一栅极和第二栅极露出的半导体衬底上沉积导电材料，形成导电层；去除部分导电层，使剩余导电层覆盖于所述开口的底部和侧壁上；对第一栅极和第二栅极之间的半导体衬底进行掺杂，形成掺杂区。
相应地，本发明还提供一种SRAM存储单元，包括：第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管以及第四NMOS晶体管，所述第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管形成双稳态电路，所述第三NMOS晶体管和第四NMOS晶体管为传输晶体管；所述第一PMOS晶体管的栅极与所述第一NMOS晶体管的栅极相连，所述第一PMOS晶体管的绝缘层露出靠近第二PMOS晶体管漏极的部分栅电极层，所述绝缘层、所述露出的部分栅电极层、所述第二PMOS晶体管的漏极、所述第二PMOS晶体管的栅极围成第一开口，覆盖于所述第一开口底部和侧壁上的第一导电层，用于实现第一PMOS管的栅极与第二PMOS晶体管的漏极的电连接；所述第二NMOS晶体管和第四NMOS晶体管的栅极、位于所述第二NMOS晶体管和第四NMOS晶体管的栅极之间的第二NMOS晶体管的漏极与所述第四NMOS晶体管的源极围成第二开口，所述第一导电层还覆盖于所述第二开口底部和侧壁上，用于实现所述第二NMOS晶体管的漏极与所述第四NMOS晶体管的源极电连接；所述第二PMOS晶体管的栅极与所述第二NMOS晶体管的栅极相连，所述第二PMOS晶体管的绝缘层露出靠近第一PMOS晶体管漏极的部分栅电极层，所述绝缘层、所述露出的部分栅电极层、所述第一PMOS晶体管的漏极以及所述第一PMOS晶体管的栅极围成第三开口，覆盖于所述第三开口底部和侧壁上的第二导电层，用于实现第二PMOS管的栅极与第一PMOS晶体管的漏极的电连接；所述第一NMOS晶体管和第三NMOS晶体管的栅极、位于所述第一NMOS晶体管和第三NMOS晶体管的栅极之间的第一NMOS晶体管的漏极与所述第三NMOS晶体管的源极围成第四开口，所述第二导电层还覆盖于所述第四开口底部和侧壁上，用于实现所述第一NMOS晶体管的漏极与所述第三NMOS晶体管的源极电连接。
相应地，本发明还提供一种SRAM存储器，包括多个所述的SRAM存储单元。
与现有技术相比，本发明具有以下优点：
本发明在半导体结构、SRAM存储单元、SRAM存储器中的晶体管之间通过一导电层实现相应电极之间的电连接，无需设置连接插塞，从而将晶体管之间原本为连接插塞预留的空间节省下来，进而减小了SRAM存储单元的面积。
附图说明
图1是现有技术SRAM存储器的存储单元的电路图；
图2是现有技术SRAM存储单元的俯视图；
图3是现有技术SRAM存储单元中晶体管的剖视图；
图4是本发明SRAM存储单元一实施例的俯视图；
图5是图4沿剖线AA'的剖视图；
图6是图4沿剖线BB’的剖视图；
图7至图10是本发明半导体结构形成方法第一实施例的示意图；
图11至图13是本发明半导体结构形成方法第二实施例的示意图。
具体实施方式
为了解决现有技术的问题，发明人经过研究，提出了一种半导体结构及其形成方法、SRAM存储单元、SRAM存储器，在半导体结构、SRAM存储单元、SRAM存储器中的晶体管之间通过一导电层实现相应电极之间的电连接，从而可以省略连接插塞，这样，晶体管之间原本为连接插塞预留的空间可以节省下来，从而减小了SRAM存储单元的面积。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
结合参考图4、图5和图6，分别示出了本发明SRAM存储单元一实施例的俯视图、沿剖线AA'的剖视图和沿剖线BB’的剖视图。
本发明SRAM存储单元包括6个晶体管，具体如下：第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3以及第四NMOS晶体管N4。所述第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2形成双稳态电路，所述双稳态电路形成一个锁存器用于锁存数据信息。
其中所述第一PMOS晶体管P1和第二PMOS晶体管P2为上拉晶体管；所述第一NMOS晶体管N1和第二NMOS晶体管N2为下拉晶体管。第三NMOS晶体管N3和第四NMOS晶体管N4为传输晶体管。
所述第三NMOS晶体管N3和第四NMOS晶体管N4的栅极与字线WL（图未示）电连接；第三NMOS晶体管N3的漏极与第一位线BL（图未示）电连接，第四NMOS晶体管N4的漏极与第二位线（图未示）BLB电连接；第一PMOS晶体管P1的源极和第二PMOS晶体管P2的源极与电源线Vdd（图未示）电连接；第一NMOS晶体管N1的源极和第二NMOS晶体管N2的源极与地线Vss（图未示）电连接。
为了实现第一PMOS晶体管P1的栅极、第一NMOS晶体管N1的栅极、第二PMOS晶体管P2的漏极、第二NMOS晶体管N2的漏极、第四NMOS晶体管N4的源极之间的电连接，以形成第一存储节点，本实施例中，设置了第一导电层208，借助于所述第一导电层208实现上述相关电极之间的电连接。
具体地，如图4所示，第一PMOS晶体管P1的栅极、第一NMOS晶体管N1的栅极相对并相互接触，从而实现了第一PMOS晶体管P1的栅极、第一NMOS晶体管N1的栅极之间的电连接。
所述第一PMOS晶体管P1的栅极与所述第一NMOS晶体管N1的栅极不相接触的一端延伸至与第二PMOS晶体管P2的漏极相交的位置处。
请结合参考图5示意出的第一PMOS晶体管P1的栅极和第二PMOS晶体管P2漏极的剖面示意图。所述第一PMOS晶体管P1的栅极包括位于半导体衬底100上的栅介质层201、栅电极层202、绝缘层203以及包围所述栅介质层201、栅电极层202、绝缘层203的侧墙204。其中，所述栅介质层201、绝缘层203、侧墙204均由绝缘材料形成，例如，所述栅介质层201的材料可以是氧化硅，所述绝缘层203、侧墙204的材料可以是氮化硅。所述栅电极层202为导电材料，例如，所述栅电极层202的材料为多晶硅。所述栅电极层202用于实现第一PMOS晶体管P1栅极的电连接。
所述第二PMOS晶体管P2的漏极位于所述第一PMOS晶体管P1侧墙204一侧，具体地，所述第二PMOS晶体管P2的漏极为形成于半导体衬底100中的P型掺杂区205。
在所述第一PMOS晶体管P1的栅极中，绝缘层203仅覆盖所述栅电极层202远离所述P型掺杂区205的一部分，而将栅电极层202靠近所述P型掺杂区205的部分露出。这样，所述绝缘层203、所述绝缘层203露出的第一PMOS晶体管P1的栅电极层202、所述第二PMOS晶体管P2的P型掺杂区205、所述第二PMOS晶体管P2的栅极（图未示意）围成一开口210；
在所述开口210的底部和侧壁上覆盖有第一导电层208，所述第一导电层208实现了第二PMOS晶体管P2的漏极（P型掺杂区205）与第一PMOS晶体管P1栅极（栅电极层202）之间的电连接。
需要说明的是，本实施例中，所述第一导电层208仅覆盖了部分的P型掺杂区205，但是本发明对此不作限制，所述第一导电层208还可以完全覆盖所述P型掺杂区205。还需要说明的是，本实施例中，所述第一导电层208不仅覆盖于所述开口210的底部和侧壁，还覆盖在所述绝缘层203的顶部，但是本发明对此不作限制，所述第一导电层208可以仅覆盖于绝缘层203的侧壁上。
具体地，所述第一导电层208的材料可以是多晶硅、氧化铟锡等材料中的一种或多种。
如果所述第一导电层208的厚度过大，容易造成难以通过离子注入形成掺杂区的问题，而如果第一导电层208的厚度过小，容易降低电连接的可靠性，因此，优选地，所述第一导电层208的厚度位于的范围内。
这样，通过所述第一导电层208实现了第一PMOS晶体管P1的栅极与第二PMOS晶体管P2的漏极的电连接。
请继续参考图4，所述第一导电层208还延伸至第二NMOS晶体管N2的漏极和第四晶体管N4源极之间。请结合参考图6，示出了第二NMOS晶体管N2和第四晶体管N4的剖视图。
所述第二NMOS晶体管N2和第四晶体管N4为形成于半导体衬底100上的相邻晶体管。第二NMOS晶体管N2和第四NMOS晶体管N4均包括：栅极、形成于栅极两侧的源/漏极。
具体地，第二NMOS晶体管N2和第四NMOS晶体管N4的栅极均包括依次位于半导体衬底100上的栅介质层401、栅电极层402、绝缘层403以及包围所述栅介质层401、栅电极层402、绝缘层403的侧墙404。
第二NMOS晶体管N2和第四NMOS晶体管N4的源/漏极为N型掺杂区。具体地，第二NMOS晶体管N2的漏极407与所述第四NMOS晶体管N4的源极408位于两个栅极之间。本实施例中，构成第二NMOS晶体管N2的漏极407的N型掺杂区、构成第四NMOS晶体管N4的源极的N型掺杂区相邻。但是本发明对此不作限制，在其他实施例中，构成第二NMOS晶体管N2的漏极407的N型掺杂区、构成第四NMOS晶体管N4的源极的N型掺杂区还可以共用一个N型掺杂区。
所述第二NMOS晶体管N2和第四NMOS晶体管N4的栅极、位于所述第二NMOS晶体管N2和第四NMOS晶体管N4之间的半导体衬底100围成第二开口410。所述第一导电层208还覆盖于所述第二开口410的底部和侧壁上，用于实现第二NMOS晶体管N2的漏极407、第四NMOS晶体管N4的源极408的电连接。
至此，本实施例SRAM存储单元中第一PMOS晶体管P1的栅极与第一NMOS晶体管N1的栅极通过直接接触实现电连接，而第一PMOS晶体管P1的栅极与第二PMOS晶体管P2的漏极、第二NMOS晶体管N2的漏极、第四NMOS晶体管N4的源极之间通过所述第一导电层208实现了电连接。
请继续参考图4，本实施例中第一导电层208为了覆盖到第一PMOS晶体管P1的栅极、第二PMOS晶体管P2的漏极、第二NMOS晶体管N2的漏极、第四NMOS晶体管N4的源极区域，本实施例中，所述第一导电层208呈“L”型，但是本发明对此不作限制，在其他实施例中，对应于第一PMOS晶体管P1、第二PMOS晶体管P2、第二NMOS晶体管N2、第四NMOS晶体管N4位置的不同，所述第一导电层208还可以呈其他形状。
需要说明的是，本实施例中，第一导电层208用于实现第一PMOS晶体管P1的栅极、第二PMOS晶体管P2的漏极的电连接，还用于实现第二NMOS晶体管N2的漏极、第四NMOS晶体管N4的源极之间的电连接。但是本发明对此不作限制，在其他实施例中，还可以通过电连接的不同的导电层分别实现第一PMOS晶体管P1的栅极与第二PMOS晶体管P2的漏极的电连接、第二NMOS晶体管N2的漏极、第四NMOS晶体管N4的源极之间的电连接。
请继续参考图4，为了实现第二PMOS晶体管P2的栅极、第二NMOS晶体管N2的栅极、第一PMOS晶体管P1的漏极、第一NMOS晶体管N1的漏极、第三NMOS晶体管N3的源极之间的电连接，从而形成第二存储节点，本实施例设置了第二导电层211。
具体地，所述第二PMOS晶体管P2的栅极与第二NMOS晶体管N2的栅极相对且相接触，从而实现电连接。
与第一导电层208实现电连接的方式类似地，所述第二PMOS晶体管P2的绝缘层露出靠近第一PMOS晶体管P1漏极的部分栅电极层，所述绝缘层、所述露出的部分栅电极层、所述第一PMOS晶体管P1的漏极、所述第一PMOS晶体管P1的栅极为围成第三开口（图未示），第二导电层211覆盖于所述第三开口底部和侧壁，用于实现第二PMOS管P2的栅极与第一PMOS晶体管P1的漏极的电连接。
所述第一NMOS晶体管N1和第三NMOS晶体管N3的栅极、位于所述第一NMOS晶体管N1和第三NMOS晶体管N3的栅极之间的第一NMOS晶体管N1的漏极与所述第三NMOS晶体管N3的源极围成第四开口(图未示)，所述第二导电层211还覆盖于所述第四开口底部和侧壁上，用于实现所述第一NMOS晶体管N1的漏极与所述第三NMOS晶体管N3的源极电连接。
所述第二导电层211呈“L”型。所述第二导电层211的材料可以是多晶硅、氧化铟锡中的一种或多种，所述第二导电层211的厚度位于的范围内。
这样，借助于第一导电层208、第二导电层211实现相应电极的电连接，从而形成第一存储点、第二存储点，进而保证SRAM存储单元的正常工作。本实施例无需采用连接插塞，从而减小不同晶体管之间的间距。本实施例中，相邻晶体管的栅极之间的间距可减小到的范围内。
需要说明的是，本发明此处以SRAM存储单元为例进行说明，但是在半导体领域的其他应用中，如果存在一晶体管的栅极与另一晶体管的掺杂区之间需要实现电连接的半导体结构，或者两个晶体管的掺杂区之间实现电连接的半导体结构，本领域技术人员可以分别根据图5、图6示意出的半导体结构进行相应地修改、变形和替换。
相应地，本发明还提供包括多个所述SRAM存储单元的SRAM存储器，所述SRAM存储器具有较小的面积。
相应地，本发明还提供一种半导体结构的形成方法，用于制造图5、图6所示的半导体结构。
图7至图10是本发明半导体结构形成方法第一实施例的示意图。本实施例用于形成图5所示的半导体结构。
如图7所示，提供半导体衬底100。所述半导体衬底100可以是硅、锗或其他Ⅲ-Ⅴ族的半导体材料。所述半导体衬底100还可以是绝缘体上硅（SOI，Silicon On Insulator）。
在半导体衬底100上形成第一栅极和第二栅极(图未示)，分别用于形成第一晶体管P1、第二晶体管P2。
所述第一栅极包括依次位于所述半导体衬底100上的栅介质层201、栅电极层202、绝缘层203，以及围绕栅介质层201、栅电极层202、绝缘层203的侧墙204。具体地，所述栅介质层201的材料为氧化硅，所述绝缘层203、侧墙204的材料为氮化硅，所述栅电极层202的材料为多晶硅。此处形成栅极的方法与现有技术相同，在此不再赘述。
所述第一栅极和第二栅极之间露出的半导体衬底100后续用于形成第二晶体管P2的掺杂区205。
如图8所示，去除第一栅极中靠近第二栅极的部分绝缘层203，使剩余绝缘层203露出靠近第二栅极的部分栅电极层202，所述剩余绝缘层203、所述绝缘层203露出的部分栅电极层202、第一栅极和第二栅极之间的半导体衬底100以及第二栅极围成第一开口210。可以通过光刻和刻蚀的方法去除部分绝缘层203，具体地，在第一栅极和第二栅极上形成光刻胶图形206，所述光刻胶图形露出第一栅极中绝缘层203靠近第二栅极的部分，之后通过等离子体刻蚀的方法去除所述光刻胶图形206露出的部分绝缘层203。需要说明的是，本实施例中，侧墙204的材料与绝缘层203的材料相同，在去除部分绝缘层203的同时，靠近第二栅极的侧墙会被部分地去除。
如图9所示，在第一栅极、第二栅极以及第一栅极和第二栅极露出的半导体衬底100上沉积导电材料，形成导电层207。具体地，所述导电材料可以是多晶硅、氧化铟锡中的一种或多种。例如，所述导电材料为多晶硅，可以通过化学气相沉积的方式形成所述多晶硅。
需要说明后续还需要在第一栅极和第二栅极之间形成第二晶体管P2的掺杂区205。如果所述导电层207的厚度过大，容易造成难以通过离子注入形成掺杂区的问题，而如果导电层207的厚度过小，容易降低电连接的可靠性，因此，优选地，所述导电层207的厚度位于的范围内。
如图10所示，去除部分导电层207，使剩余导电层207覆盖于所述第一开口210的底部和侧壁上，剩余导电层207构成用于实现第一晶体管P1的栅极与第二晶体管P2的掺杂区之间电连接的第一导电层208。具体地，可以通过光刻和刻蚀方法去除部分导电层207。
形成第一导电层208之后，对第一栅极和第二栅极之间的半导体衬底100进行离子注入，以形成掺杂区205。在离子注入时，掺杂离子可以穿过所述第一导电层208而到达半导体衬底100。
本实施例提供的半导体结构中第一晶体管P1的栅极和第二晶体管P2的掺杂区之间的电连接通过第一导电层208来实现，无需再设置连接插塞，减小了第一晶体管P1和第二晶体管P2之间的间距。
图11至图13是本发明半导体结构形成方法第二实施例的示意图。本实施例用于形成图6所示的半导体结构。
如图11所示，提供半导体衬底100。所述半导体衬底100可以是硅、锗或其他Ⅲ-Ⅴ族的半导体材料。所述半导体衬底100还可以是绝缘体上硅（SOI，Silicon On Insulator）。
在所述半导体衬底100上形成两个相邻的栅极，所述两个栅极用于构成两个相连的第二NMOS晶体管N2、第四NMOS晶体管N4。具体地，所述栅极包括依次位于所述半导体衬底100上的栅介质层401、栅电极层402、绝缘层403，以及围绕栅介质层401、栅电极层402、绝缘层403的侧墙404，所述相邻栅极的侧墙404和半导体衬底围成第二开口410；
如图12所示，在所述两个栅极、栅极露出的半导体衬底上沉积导电材料，形成导电层405；具体地，所述导电材料可以是多晶硅、氧化铟锡中的一种或多种。例如，所述导电材料为多晶硅，可以通过化学气相沉积的方式形成所述多晶硅。
需要说明后续还需要在栅极之间形成掺杂区。如果所述导电层405的厚度过大，容易造成难以通过离子注入形成掺杂区的问题，而如果导电层405的厚度过小，容易降低电连接的可靠性，因此，优选地，所述导电层405的厚度位于的范围内。
去除部分导电层405，使剩余导电层405覆盖于所述第二开口410的底部和侧壁上。
通过离子注入，对位于剩余导电层405下方的半导体衬底100进行掺杂，分别形成第二NMOS晶体管N2、第四NMOS晶体管N4的掺杂区（图中未示出，另外所述第二NMOS晶体管N2、第四NMOS晶体管N4也可以共用一掺杂区）。所述剩余导电层405实现第二NMOS晶体管N2、第四NMOS晶体管N4的掺杂区的电连接。
本实施例提供的半导体结构中第二NMOS晶体管N2、第四NMOS晶体管N4的掺杂区之间的电连接通过剩余导电层405来实现，无需再设置连接插塞，减小了第二NMOS晶体管N2、第四NMOS晶体管N4之间的间距。
需要说明的是，由于图5、图6所示的半导体结构为SRAM存储单元的一部分。通过本发明提供的半导体结构的形成方法也可以用来形成SRAM存储单元，以减小SRAM存储单元的面积。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (6)

1.一种SRAM存储单元，其特征在于，包括：第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管以及第四NMOS晶体管，所述第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管形成双稳态电路，所述第三NMOS晶体管和第四NMOS晶体管为传输晶体管；
所述第一PMOS晶体管的栅极与所述第一NMOS晶体管的栅极相连，所述第一PMOS晶体管的绝缘层露出靠近第二PMOS晶体管漏极的部分栅电极层，所述绝缘层、所述露出的部分栅电极层、所述第二PMOS晶体管的漏极、所述第二PMOS晶体管的栅极围成第一开口，覆盖于所述第一开口底部和侧壁上的第一导电层，用于实现第一PMOS管的栅极与第二PMOS晶体管的漏极的电连接；
所述第二NMOS晶体管和第四NMOS晶体管的栅极、位于所述第二NMOS晶体管和第四NMOS晶体管的栅极之间的第二NMOS晶体管的漏极与所述第四NMOS晶体管的源极围成第二开口，所述第一导电层还覆盖于所述第二开口底部和侧壁上，用于实现所述第二NMOS晶体管的漏极与所述第四NMOS晶体管的源极电连接；
所述第二PMOS晶体管的栅极与所述第二NMOS晶体管的栅极相连，所述第二PMOS晶体管的绝缘层露出靠近第一PMOS晶体管漏极的部分栅电极层，所述绝缘层、所述露出的部分栅电极层、所述第一PMOS晶体管的漏极以及所述第一PMOS晶体管的栅极围成第三开口，覆盖于所述第三开口底部和侧壁上的第二导电层，用于实现第二PMOS管的栅极与第一PMOS晶体管的漏极的电连接；
所述第一NMOS晶体管和第三NMOS晶体管的栅极、位于所述第一NMOS晶体管和第三NMOS晶体管的栅极之间的第一NMOS晶体管的漏极与所述第三NMOS晶体管的源极围成第四开口，所述第二导电层还覆盖于所述第四开口底部和侧壁上，用于实现所述第一NMOS晶体管的漏极与所述第三NMOS晶体管的源极电连接。
2.如权利要求1所述的SRAM存储单元，其特征在于，所述第一导电层、第二导电层呈“L”型。
3.如权利要求1所述的SRAM存储单元，其特征在于，所述第一导电层、第二导电层的材料为多晶硅、氧化铟锡中的一种或多种。
4.如权利要求1所述的SRAM存储单元，其特征在于，所述第一导电层、第二导电层的厚度位于的范围内。
5.如权利要求1所述的SRAM存储单元，其特征在于，相邻晶体管的栅极之间的间距位于的范围内。
6.一种SRAM存储器，其特征在于，包括多个如权利要求1～5任一权利要求所述的SRAM存储单元。
CN201210393117.1A 2012-10-16 2012-10-16 半导体结构及其形成方法、sram存储单元、sram存储器 Active CN103730468B (zh)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN201210393117.1A CN103730468B (zh) 2012-10-16 2012-10-16 半导体结构及其形成方法、sram存储单元、sram存储器
TW102113277A TWI559503B (zh) 2012-10-16 2013-04-15 半導體結構及其形成方法、ｓｒａｍ儲存單元、ｓｒａｍ儲存器
US13/890,278 US9368503B2 (en) 2012-10-16 2013-05-09 Semiconductor SRAM structures
KR20130055019A KR101479153B1 (ko) 2012-10-16 2013-05-15 반도체 구조 및 그 형성 방법, ｓｒａｍ 메모리 유닛, 및 ｓｒａｍ 메모리
US15/153,318 US10411018B2 (en) 2012-10-16 2016-05-12 SRAM memory cell and SRAM memory with conductive interconnect

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210393117.1A CN103730468B (zh) 2012-10-16 2012-10-16 半导体结构及其形成方法、sram存储单元、sram存储器

Publications (2)

Publication Number Publication Date
CN103730468A CN103730468A (zh) 2014-04-16
CN103730468B true CN103730468B (zh) 2017-12-01

Family

ID=50454482

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210393117.1A Active CN103730468B (zh) 2012-10-16 2012-10-16 半导体结构及其形成方法、sram存储单元、sram存储器

Country Status (4)

Country Link
US (2) US9368503B2 (zh)
KR (1) KR101479153B1 (zh)
CN (1) CN103730468B (zh)
TW (1) TWI559503B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103956182B (zh) * 2014-04-17 2017-02-15 清华大学 随机访问存储器单元结构、随机访问存储器及其操作方法
CN104637530B (zh) * 2014-04-17 2017-10-24 清华大学 一种冗余结构随机访问存储器
US9721956B2 (en) * 2014-05-15 2017-08-01 Taiwan Semiconductor Manufacturing Company Limited Methods, structures and devices for intra-connection structures
US9978755B2 (en) * 2014-05-15 2018-05-22 Taiwan Semiconductor Manufacturing Company Limited Methods and devices for intra-connection structures
CN105514159B (zh) * 2014-09-24 2018-11-16 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法、静态随机存储器的形成方法
US20240047358A1 (en) * 2022-08-05 2024-02-08 Nanya Technology Corporation Semiconductor device structure with composite interconnect structure and method for preparing the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1231515A (zh) * 1998-03-30 1999-10-13 日本电气株式会社 高电阻负载静态型ram及其制造方法
CN1855472A (zh) * 2004-06-10 2006-11-01 台湾积体电路制造股份有限公司 半导体装置以及用于形成sram单元的方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2757927B2 (ja) * 1990-06-28 1998-05-25 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体基板上の隔置されたシリコン領域の相互接続方法
JPH0955440A (ja) * 1995-08-17 1997-02-25 Sony Corp 半導体装置及び半導体装置の製造方法
US5668065A (en) * 1996-08-01 1997-09-16 Winbond Electronics Corp. Process for simultaneous formation of silicide-based self-aligned contacts and local interconnects
US6013547A (en) * 1998-04-10 2000-01-11 Taiwan Semiconductor Manufacturing Company, Ltd. Process for creating a butt contact opening for a self-aligned contact structure
US6146978A (en) * 1998-05-06 2000-11-14 Advanced Micro Devices, Inc. Integrated circuit having an interlevel interconnect coupled to a source/drain region(s) with source/drain region(s) boundary overlap and reduced parasitic capacitance
JP2000114262A (ja) * 1998-10-05 2000-04-21 Toshiba Corp 半導体装置及びその製造方法
KR20010003453A (ko) * 1999-06-23 2001-01-15 김영환 에스램 디바이스의 제조방법
US6630718B1 (en) * 1999-07-26 2003-10-07 Micron Technology, Inc. Transistor gate and local interconnect
KR100338775B1 (ko) * 2000-06-20 2002-05-31 윤종용 Ｄｒａｍ을 포함하는 반도체 소자의 콘택 구조체 및 그형성방법
JP2002170941A (ja) 2000-12-01 2002-06-14 Nec Corp 半導体装置及びその製造方法
KR20020072844A (ko) * 2001-03-13 2002-09-19 주식회사 하이닉스반도체 에스램 셀의 노드 콘택 형성 방법
JP2002359298A (ja) * 2001-05-31 2002-12-13 Mitsubishi Electric Corp 半導体記憶装置
JP2004273972A (ja) * 2003-03-12 2004-09-30 Renesas Technology Corp 半導体装置
US20050275043A1 (en) * 2004-06-10 2005-12-15 Chien-Chao Huang Novel semiconductor device design
US20070241411A1 (en) 2006-04-12 2007-10-18 International Business Machines Corporation Structures and methods for forming sram cells with self-aligned contacts
US7541239B2 (en) * 2006-06-30 2009-06-02 Intel Corporation Selective spacer formation on transistors of different classes on the same device
JP5220361B2 (ja) * 2007-07-31 2013-06-26 ルネサスエレクトロニクス株式会社 半導体ウエハおよび半導体装置の製造方法
JP2009111200A (ja) * 2007-10-31 2009-05-21 Panasonic Corp 半導体装置及びその製造方法
US8350451B2 (en) * 2008-06-05 2013-01-08 3M Innovative Properties Company Ultrathin transparent EMI shielding film comprising a polymer basecoat and crosslinked polymer transparent dielectric layer
JP5431752B2 (ja) * 2009-03-05 2014-03-05 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1231515A (zh) * 1998-03-30 1999-10-13 日本电气株式会社 高电阻负载静态型ram及其制造方法
CN1855472A (zh) * 2004-06-10 2006-11-01 台湾积体电路制造股份有限公司 半导体装置以及用于形成sram单元的方法

Also Published As

Publication number Publication date
TWI559503B (zh) 2016-11-21
US10411018B2 (en) 2019-09-10
CN103730468A (zh) 2014-04-16
TW201417245A (zh) 2014-05-01
US20140103445A1 (en) 2014-04-17
US9368503B2 (en) 2016-06-14
US20160260720A1 (en) 2016-09-08
KR101479153B1 (ko) 2015-01-05
KR20140048789A (ko) 2014-04-24

Similar Documents

Publication Publication Date Title
CN103730468B (zh) 半导体结构及其形成方法、sram存储单元、sram存储器
CN105321556B (zh) 双端口静态随机存取存储器单元
CN103367367B (zh) 用于高速rom单元的装置
CN103165177B (zh) 存储单元
TW543087B (en) Semiconductor device
CN105659376B (zh) 存储器单元结构、制造存储器的方法以及存储器设备
CN107785371A (zh) 静态随机存取记忆体装置
US20150221668A1 (en) Soi sram having well regions with opposite conductivity
CN104576646B (zh) 一种集成电路芯片及其制造方法
CN103151071A (zh) 用于finfet单元的方法和装置
CN106206586A (zh) 静态随机存取存储器
JP2011155259A (ja) 埋め込み絶縁層を貫いて半導体層間に接触を有するデバイス、およびこのデバイスの製造プロセス
CN103544981B (zh) 多端口存储器件的方法及其结构
TW201715699A (zh) 半導體元件
TWI323023B (en) Soi sram product with reduced floating body effect and the method thereof
KR20100088271A (ko) 스택형 로드리스 반도체 메모리 소자
US8835898B2 (en) Self-aligned process to fabricate a memory cell array with a surrounding-gate access transistor
CN103915388B (zh) 半导体结构的形成方法
CN102522408B (zh) 一次可编程存储器以及制造方法
CN102903718B (zh) 半导体装置
KR20120048903A (ko) 반도체 소자 및 그의 제조 방법
WO2021128447A1 (zh) 一种存储器件、存储器及其制作方法、电子设备和芯片
CN105514159B (zh) 半导体器件及其形成方法、静态随机存储器的形成方法
JP2009043971A (ja) 半導体装置
CN117915653A (zh) 存储单元结构及其制备方法、读写电路及存储器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant