CN1231515A - 高电阻负载静态型ram及其制造方法 - Google Patents
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Abstract
本发明提供一种高电阻负荷静态型RAM及其制造方法,能够把驱动晶体管的栅电极和传输晶体管的扩散层与高电阻负荷连接而不会与半导体衬底短路。在连接形成在半导体衬底1的驱动晶体管的栅电极4、作为传输晶体管的源极·漏极的扩散层5和作为高电阻负荷的高电阻膜9的位置上,扩散层5的高浓度层5a延伸到栅电极4之下,在包含该延伸的区域的区域中,进行高电阻膜9和扩散层5及栅电极4的电连接。在栅电极4和扩散层5之间的半导体衬底1的表面上不会暴露出低浓度层和衬底导电型区域,而防止了扩散层5及栅电极4与硅衬底1之间的短路。
Description
本发明涉及静态型RAM(以下称为SRAM)，特别是涉及改善具有高电阻负荷的SRAM中栅电极与扩散层的连接构造的SRAM及其制造方法。
如图4中所示的电路构成那样，作为高电阻SRAM，由两个驱动用MOS晶体管Tr1,Tr2、两个传输用MOS晶体管Tr3,Tr4，和两个高电阻R1MR2所构成。在图5中表示了该高电阻SRAM的平面布局图。在图4和图5中，相同的标号表示相同部分，SD是杂质扩散层，G1、G2是驱动用MOS晶体管Tr1,Tr2的栅电极，WL是由传输用MOS晶体管Tr3,Tr4的各个栅极所构成的字线，R1、R2是高电阻，RCT是上述高电阻R1,R2与上述杂质扩散层SD的连接部，VCC是第一电源接点，VSS是第二电源接点。
在该高电阻SRAM中，对驱动用MOS晶体管Tr2,Tr1的栅电极互补连接的传输用MOS晶体管Tr3,Tr4与高电阻R1,R2的各个连接区域Q1,Q2分别为合一构成的接触构造。例如，在图6中表示了图5中由AA线表示的Q1的区域的断面构造。在该图中，用在p型硅衬底1的主面上所形成的场氧化膜2来画成元件区域，在该元件区域的一部分中形成由高浓度的n+扩散层5a和低浓度的n-扩散层5b组成的杂质扩散层5，而作为上述传输用MOS晶体管Tr3和驱动用MOS晶体管Tr1的各个源极·漏极SD。并且，形成上述驱动用MOS晶体管Tr2的栅极绝缘膜3和栅电极4(G1,G2)。接着，形成由覆盖上述栅电极4和扩散层5的Ti组成的导电膜6，在其上形成第一层间绝缘膜7。开出接触孔8，以露出该第一层间绝缘膜7的上述Q1区域即上述扩散层5和栅电极4各一部分区域的上述导电膜6，在该接触孔8内形成由作为上述高电阻负荷R1的高电阻金属组成的高电阻膜9。在其上形成第二层间绝缘膜10。
图7和图8是用于说明上述SRAM的制造方法的上述区域Q1的局部断面图。首先，如图7(a)所示的那样，在p型硅衬底1的表面上以所需要的图形形成场氧化膜2，来画成元件区域。接着，如图7(b)所示的那样，在上述元件区域的硅衬底1的表面上形成所需厚度的栅极绝缘膜3，然后，成长出所需厚度的多晶硅，并且，对其进行刻图而形成栅电极4。接着，把该栅电极4作为掩模而在上述硅衬底1的元件区域中注入磷，而形成n-扩散层5b。接着，如图7(c)所示的那样，在整个表面上堆积氧化膜，然后，对其进行各向异性腐蚀，由此，在上述栅电极4的侧壁部形成侧壁氧化膜11，并且，用抗蚀剂12覆盖所需要区域，在此基础上，把上述侧壁氧化膜11作为掩模而在上述p型硅衬底1的表面中注入砷而形成n+扩散层5a。该n+扩散层5a与上述n-扩散层5b一起构成上述源极·漏极的各个扩散层5。然后，如图7(d)所示的那样，在存储器单元区域中仅除去上述侧壁氧化膜11。此时，同时除去侧壁氧化膜11下边的栅极绝缘膜3。
接着，如图8(a)所示的那样，在表面露出的硅衬底1、栅电极4的暴露面上形成Ti，来形成导电膜6。通过该导电膜6，把上述n+扩散层5a与n-扩散层5b电连接。接着，如图8(b)所示的那样，形成BPSG等第一层间绝缘膜7以覆盖硅衬底1的整个表面。接着，在跨越上述n+扩散层5a和栅电极4的区域Q1,Q2中开出接触孔8。接着，如图8(c)所示的那样，在上述接触孔8内有选择地形成高电阻膜9，并形成高电阻R1,R2。然后，通过形成BPSG等第二层间绝缘膜10，来完成图6的构成。
在该现有的SRAM中，当除去侧壁氧化膜11时，栅电极4的侧壁部稍稍后退，因此，如图9所示的那样，产生n-扩散层5b与栅电极4不重合的部分X，在该部分X中，上述硅衬底1的p型表面暴露出来。由此，通过在该表面上所形成的导电膜6而使扩散层5及栅电极4与硅衬底1的表面导通，特别是，电流从扩散层5通过导电膜6而流到硅衬底1中，而存在不能执行作为SRAM的动作的问题。
本发明的目的是提供一种SRAM及其制造方法，不会使扩散层及栅电极与半导体衬底短路，而能够降低驱动晶体管的栅电极与扩散层的连接电阻。
本发明的高电阻负荷SRAM，包括：形成在半导体衬底上的驱动用和传输用的各个MOS晶体管；分别与上述MOS晶体管的栅电极和源极·漏极的扩散层电连接的高电阻膜，其特征在于，上述扩散层的高浓度层延伸到上述栅电极之下，在包含该所延伸的区域的区域中，进行上述高电阻膜与上述扩散层及栅电极的电连接。在此情况下，从上述扩散层所形成的半导体衬底的表面到上述栅电极的表面上形成导电膜，通过该导电膜，上述扩散层与栅电极电连接，并且，上述高电阻膜形成在上述导电膜的表面上。
本发明的制造方法，包括：在半导体衬底上形成驱动用和传输用的各个MOS晶体管的各个栅电极的工序；利用上述栅电极而在上述半导体衬底上形成作为上述各个晶体管的源极·漏极的扩散层的工序；在上述栅电极的侧面上形成侧壁的工序；除去上述侧壁中的任意部分的工序；形成上述栅电极和上述扩散层中的导电膜的工序；形成把上述栅电极与扩散层分别进行电连接的高电阻膜的工序，以及，包括把在上述高电阻膜之下的区域中构成上述扩散层的高浓度层的一部分延伸到上述栅电极之下的工序。作为把该高浓度层一部分延伸到栅电极之下的工序，使用从与上述半导体衬底的表面垂直的方向相倾斜的方向离子注入杂质的工序，或者，在把上述栅电极作为掩模而对上述半导体衬底离子注入杂质之后，进行热处理而使上述杂质扩散到上述栅电极之下的工序。
在本发明中，由于构成扩散层的高浓度层的一部分延伸到栅电极之下，而防止了在扩散层与栅电极之间的半导体利底的表面上暴露出衬底的导电型区域。由此，即使在从扩散层到栅电极形成高电阻膜的情况下，高电阻膜和其基底的导电膜不会与低浓度层和衬底的导电型区域相接触，扩散层与高电阻膜的连接电阻不会增大，并且，防止了高浓度层和栅电极通过高电阻膜和其基底的导电膜与半导体衬底短路。
本发明的这些和其他的目的、优点及特征将通过结合附图对本发明的实施例的描述而得到进一步说明。在这些附图中：
图1是本发明的高电阻负荷SRAM的主要部分(图5的AA线)的断面图；
图2是按工序顺序表示图1的构成的制造方法的断面图之一；
图3是按工序顺序表示图1的构成的制造方法的断面图之二；
图4是作为本发明的对象的SRAM的电路图；
图5是图4的SRAM的平面布局图；
图6是现有的高电阻负荷SRAM的主要部分(图5的AA线)的断面图；
图7是按工序顺序表示图6的构成的制造方法的断面图之一；
图8是按工序顺序表示图6的构成的制造方法的断面图之二；
图9是用于说明现有的SRAM的缺点的断面图。
下面参照附图来说明本发明的实施例。图1是本发明的高电阻负荷SRAM的主要部分的断面图，与图6所示的现有构成相同，是图4的电路和图5的平面布局的Q1部分的断面图。在图1中，用在p型硅衬底1的主面上所形成的场氧化膜2来画成元件区域，在该元件区域的一部分中形成作为上述传输用MOS晶体管Tr3和驱动用MOS晶体管Tr1的各个源极·漏极SD的的杂质扩散层5。并且，形成上述驱动用MOS晶体管Tr2的栅极绝缘膜3和栅电极4(G2)。其中，上述扩散层5由高浓度的n+扩散层5a和低浓度的n-扩散层5b所构成，而且，形成包含上述n-扩散层5b并延伸到上述栅电极4之下区域的n+扩散层5c。接着，形成由覆盖上述栅电极4和扩散层5的Ti组成的导电膜6，在其上形成第一层间绝缘膜7。在该第一层间绝缘膜7上开出接触孔8，以在上述Q1区域即上述扩散层5和栅电极4重叠的区域中露出上述导电膜6，在该接触孔8内形成由作为上述高电阻负荷R1的高电阻材料组成的高电阻膜9。在其上形成第二层间绝缘膜10。
图2和图3是用于说明上述SRAM的制造方法的上述区域Q1的局部断面图。首先，如图2(a)所示的那样，在p型硅衬底1的表面上以所需要的图形形成4000的场氧化膜2，来画成元件区域。接着，如图2(b)所示的那样，在上述元件区域的硅衬底1的表面上形成厚度为90的栅极绝缘膜3，然后，成长出厚度为2000的多晶硅，并且，对其进行刻图而形成栅电极4。接着，把该栅电极4作为掩模而在上述硅衬底1的元件区域中以50KeV,1E13cm-2来注入磷，而形成n-扩散层5b。接着，如图2(c)所示的那样，在整个表面上堆积1500的氧化膜，然后，对其进行各向异性腐蚀，由此，在上述栅电极4的侧壁部形成侧壁氧化膜11。接着，把上述侧壁氧化膜11作为掩模而在上述硅衬底1的表面中以40KeV,4E15cm-2来注入砷而形成形成n+扩散层5a。该n+扩散层5a与上述n-扩散层5b一起构成上述源极·漏极的各个扩散层5。然后，如图2(d)所示的那样，在存储器单元区域中仅除去上述侧壁氧化膜11。此时，所需要的部分由掩模覆盖，侧壁氧化膜没有除去。通过该侧壁氧化膜11的除去，同时除去了其下的栅极绝缘膜3。
接着，如图3(a)所示的那样，原样利用上述掩模，对存储器单元区域，在垂直线方向的30°的角度向硅衬底1的表面以70KeV,4E15cm-2来注入磷，形成包含上述n-扩散层5b并延伸到上述栅电极4之下区域的n+扩散层5c。而形成包含该n+扩散层5c的上述扩散层5。然后，进行使硅衬底1、栅电极4的各表面暴露的处理，并且在该暴露面上形成200厚的Ti而形成导电膜6。通过该导电膜6来把上述n+扩散层5a和栅电极4进行电连接。接着，如图3(b)所示的那样，形成厚度为3000的BPSG的第一层间绝缘膜7以覆盖硅衬底1的整个表面。接着，在跨越上述n+扩散层5a和栅电极4的区域Q1,Q2中开出接触孔8。接着，如图3(c)所示的那样，在包含上述接触孔8的整个表面中形成由厚度为500的SIPOS组成的高电阻膜，并且，对其进行刻图，由此，在上述接触孔8内有选择地形成高电阻膜9，并形成高电阻R1,R2。然后，通过形成厚度为4000的BPSG等第二层间绝缘膜10，来完成图1的构成。
这样，在该实施例的SRAM中，构成驱动晶体管和传输晶体管的各个源极·漏极的扩散层5，其n+扩散层5a、5c延伸到栅电极4之下的区域中，则在栅电极4与扩散层5之间的硅衬底1的表面上不会暴露出p型面。由此，从扩散层5的表面到栅电极4的表面所形成的导电膜6在硅衬底1的表面上不会与p型面相接触，则扩散层5和栅电极4不会通过导电膜6而与硅衬底1短路，而能够得到可靠性高的高电阻负荷的SRAM。
在此，在上述第一实施例中，为了使n+扩散层5a、5c延伸到栅电极4之下的区域中，而使用从倾斜方向向硅衬底1进行离子注入的技术，而离子注入本身是从垂直方向向硅衬底1的表面来进行，通过其后的热处理可以把杂质扩散到栅电极4之下的区域中。例如，在图2(d)的工序中，在除去了侧壁氧化膜11和其下的栅极绝缘膜3之后，从垂直方向以例如40KeV,7E15cm-2来向硅衬底1的表面注入磷。接着，在氮气气氛中进行10分钟的850℃的热处理，由此，能够在栅电极4之下形成n+扩散层5c。在该第二实施例中，不需要从倾斜方向的离子注入，而能够容易进行制造，但是却需要高温的热处理，因此，需要考虑对其他电路元件的扩散层的影响。
本发明并不仅限于上述电路构成或者平面布局构成的SRAM，在包含在接触状态下在构成存储器单元的晶体管的栅电极和扩散层的连接区域中形成构成高电阻负荷的高电阻膜的SRAM中，同样可以使用本发明。
如上述那样，由于构成作为驱动用和传输用的各MOS晶体管的源极·漏极的扩散层的高浓度层的一部分延伸到上述各个晶体管的栅电极之下，而防止了在扩散层和栅电极之间的半导体衬底的表面上暴露出衬底的导电型区域。由此，即使在从扩散层到栅电极形成高电阻膜的情况下，高电阻膜和其基底的导电膜不会与衬底的导电型区域相接触，防止了高浓度层和栅电极与半导体衬底短路。由此，能够确保稳定的工作，并且，能够得到高可靠性的高电阻负荷SRAM。
Claims (6)
1．一种高电阻负荷静态型RAM(以下简称为高电阻负荷SRAM)，包括：形成在半导体衬底上的驱动用和传输用的各个MOS晶体管；分别与上述MOS晶体管的栅电极和源极·漏极的扩散层电连接的高电阻膜，其特征在于，上述扩散层的高浓度层延伸到上述栅电极之下，在包含该所延伸的区域的区域中，进行上述高电阻膜与上述扩散层及栅电极的电连接。
2．根据权利要求1所述的高电阻负荷SRAM，其特征在于，从上述扩散层所形成的半导体衬底的表面到上述栅电极的表面上形成导电膜，通过该导电膜，上述扩散层与栅电极电连接，并且，上述高电阻膜形成在上述导电膜的表面上。
3．一种高电阻负荷SRAM的制造方法，包括：在半导体衬底上形成驱动用和传输用的各个MOS晶体管的各个栅电极的工序；利用上述栅电极而在上述半导体衬底上形成作为上述各个晶体管的源极·漏极的扩散层的工序；在上述栅电极的侧面上形成侧壁的工序；除去上述侧壁中的任意部分的工序；形成上述栅电极和上述扩散层中的导电膜的工序；形成把上述栅电极与扩散层分别进行电连接的高电阻膜的工序，其特征在于，还包括把在上述高电阻膜之下的区域中构成上述扩散层的高浓度层的一部分延伸到上述栅电极之下的工序。
4．根据权利要求3所述的高电阻负荷SRAM的制造方法，其特征在于，上述把高浓度层一部分延伸到栅电极之下的工序是从与上述半导体衬底的表面垂直的方向相倾斜的方向离子注入杂质的工序。
5．根据权利要求3所述的高电阻负荷SRAM的制造方法，其特征在于，上述把高浓度层一部分延伸到栅电极之下的工序是在把上述栅电极作为掩模而对上述半导体衬底离子注入杂质之后，进行热处理而使上述杂质扩散到上述栅电极之下的工序。
6．根据权利要求3所述的高电阻负荷SRAM的制造方法，其特征在于，包括：在半导体衬底上形成驱动用和传输用的各个MOS晶体管的各个栅电极的工序；利用上述栅电极而在上述半导体衬底上形成作为上述各个晶体管的源极·漏极的扩散层的工序；形成上述扩散层和上述栅电极中的导电膜的工序；在上述导电膜的表面上形成高电阻膜的工序。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |