JPH11284081A - 高抵抗負荷スタチック型ｒａｍおよびその製造方法 - Google Patents
高抵抗負荷スタチック型ｒａｍおよびその製造方法Info
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- JPH11284081A JPH11284081A JP10083182A JP8318298A JPH11284081A JP H11284081 A JPH11284081 A JP H11284081A JP 10083182 A JP10083182 A JP 10083182A JP 8318298 A JP8318298 A JP 8318298A JP H11284081 A JPH11284081 A JP H11284081A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
Landscapes
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 駆動トランジスタのゲート電極と転送トラン
ジスタの拡散層を半導体基板と短絡することなく高抵抗
負荷に接続することを可能にした高抵抗負荷スタチック
ＲＡＭとその製造方法を提供する。 【解決手段】 半導体基板１に形成された駆動トランジ
スタのゲート電極４と、転送トランジスタのソース・ド
レインとしての拡散層５と、高抵抗負荷としての高抵抗
膜９を接続する箇所において、拡散層５の高濃度層５ａ
がゲート電極４の直下にまで延在されており、この延在
された領域を含む領域において高抵抗膜９と拡散層５及
びゲート電極４との電気接続が行われる。ゲート電極４
と拡散層５との間の半導体基板１の表面に低濃度層や基
板導電型領域が露呈されなくなり、拡散層５及びゲート
電極４と半導体基板１との間の短絡が防止される。
ジスタの拡散層を半導体基板と短絡することなく高抵抗
負荷に接続することを可能にした高抵抗負荷スタチック
ＲＡＭとその製造方法を提供する。 【解決手段】 半導体基板１に形成された駆動トランジ
スタのゲート電極４と、転送トランジスタのソース・ド
レインとしての拡散層５と、高抵抗負荷としての高抵抗
膜９を接続する箇所において、拡散層５の高濃度層５ａ
がゲート電極４の直下にまで延在されており、この延在
された領域を含む領域において高抵抗膜９と拡散層５及
びゲート電極４との電気接続が行われる。ゲート電極４
と拡散層５との間の半導体基板１の表面に低濃度層や基
板導電型領域が露呈されなくなり、拡散層５及びゲート
電極４と半導体基板１との間の短絡が防止される。
Description
【０００１】
【発明の属する技術分野】本発明はスタチック型ＲＡＭ
（以下、ＳＲＡＭと称する）に関し、特に高抵抗負荷を
有するＳＲＡＭにおける、ゲート電極と拡散層との接続
構造を改善したＳＲＡＭおよびその製造方法に関する。
（以下、ＳＲＡＭと称する）に関し、特に高抵抗負荷を
有するＳＲＡＭにおける、ゲート電極と拡散層との接続
構造を改善したＳＲＡＭおよびその製造方法に関する。
【０００２】
【従来の技術】高抵抗ＳＲＡＭとして、図４に回路構成
を示すように、２つの駆動用ＭＯＳトランジスタＴｒ
１，Ｔｒ２と、２つの転送用ＭＯＳトランジスタＴｒ
３，Ｔｒ４と、２つの高抵抗Ｒ１ＭＲ２で構成されるも
のがある。また、この高抵抗ＳＲＡＭの平面レイアウト
を図５に示す。なお、図４と図５では同一符号は同一部
分を示しており、ＳＤは不純物拡散層、Ｇ１，Ｇ２は駆
動用ＭＯＳトランジスタＴｒ１，Ｔｒ２のゲート電極、
ＷＬは転送用ＭＯＳトランジスタＴｒ３，Ｔｒ４の各ゲ
ートで構成されるワード線、Ｒ１，Ｒ２は高抵抗、ＲＣ
Ｔは前記高抵抗Ｒ１，Ｒ２と前記不純物拡散層ＳＤとの
コンタクト、ＶＣＣは第１電源コンタクト、ＶＳＳは第
２電源コンタクトである。
を示すように、２つの駆動用ＭＯＳトランジスタＴｒ
１，Ｔｒ２と、２つの転送用ＭＯＳトランジスタＴｒ
３，Ｔｒ４と、２つの高抵抗Ｒ１ＭＲ２で構成されるも
のがある。また、この高抵抗ＳＲＡＭの平面レイアウト
を図５に示す。なお、図４と図５では同一符号は同一部
分を示しており、ＳＤは不純物拡散層、Ｇ１，Ｇ２は駆
動用ＭＯＳトランジスタＴｒ１，Ｔｒ２のゲート電極、
ＷＬは転送用ＭＯＳトランジスタＴｒ３，Ｔｒ４の各ゲ
ートで構成されるワード線、Ｒ１，Ｒ２は高抵抗、ＲＣ
Ｔは前記高抵抗Ｒ１，Ｒ２と前記不純物拡散層ＳＤとの
コンタクト、ＶＣＣは第１電源コンタクト、ＶＳＳは第
２電源コンタクトである。
【０００３】この高抵抗ＳＲＡＭでは、駆動用ＭＯＳト
ランジスタＴｒ２，Ｔｒ１のゲート電極に対して相補的
に接続される転送用ＭＯＳトランジスタＴｒ３，Ｔｒ４
と高抵抗負荷Ｒ１，Ｒ２のそれぞれの接続領域Ｑ１，Ｑ
２は、それぞれ合一的に構成されたコンタクト構造とな
っている。例えば、図５にＡＡ線で示すＱ１の領域の断
面構造を図６に示す。同図において、ｐ型シリコン基板
１の主面に形成されたフィールド酸化膜２によって素子
領域が画成され、この素子領域の一部に前記転送用ＭＯ
ＳトランジスタＴｒ３及び駆動用ＭＯＳトランジスタＴ
ｒ１の各ソース・ドレインＳＤとして、高濃度のｎ+ 拡
散層５ａと低濃度のｎ- 拡散層５ｂからなる不純物の拡
散層５が形成される。また、前記駆動用ＭＯＳトランジ
スタＴｒ２のゲート絶縁膜３及びゲート電極４（Ｇ１，
Ｇ２）が形成される。さらに、前記ゲート電極４及び拡
散層５を覆うＴｉからなる導電膜６が形成され、その上
に第１層間絶縁膜７が形成されている。また、この第１
層間絶縁膜７の前記Ｑ１の領域、すなわち前記拡散層５
とゲート電極４の各一部領域の前記導電膜６を露呈する
コンタクトホール８が開口され、このコンタクトホール
８内に前記高抵抗負荷Ｒ１としての高抵抗金属からなる
高抵抗膜９が形成されている。その上に第２層間絶縁膜
１０が形成されている。
ランジスタＴｒ２，Ｔｒ１のゲート電極に対して相補的
に接続される転送用ＭＯＳトランジスタＴｒ３，Ｔｒ４
と高抵抗負荷Ｒ１，Ｒ２のそれぞれの接続領域Ｑ１，Ｑ
２は、それぞれ合一的に構成されたコンタクト構造とな
っている。例えば、図５にＡＡ線で示すＱ１の領域の断
面構造を図６に示す。同図において、ｐ型シリコン基板
１の主面に形成されたフィールド酸化膜２によって素子
領域が画成され、この素子領域の一部に前記転送用ＭＯ
ＳトランジスタＴｒ３及び駆動用ＭＯＳトランジスタＴ
ｒ１の各ソース・ドレインＳＤとして、高濃度のｎ+ 拡
散層５ａと低濃度のｎ- 拡散層５ｂからなる不純物の拡
散層５が形成される。また、前記駆動用ＭＯＳトランジ
スタＴｒ２のゲート絶縁膜３及びゲート電極４（Ｇ１，
Ｇ２）が形成される。さらに、前記ゲート電極４及び拡
散層５を覆うＴｉからなる導電膜６が形成され、その上
に第１層間絶縁膜７が形成されている。また、この第１
層間絶縁膜７の前記Ｑ１の領域、すなわち前記拡散層５
とゲート電極４の各一部領域の前記導電膜６を露呈する
コンタクトホール８が開口され、このコンタクトホール
８内に前記高抵抗負荷Ｒ１としての高抵抗金属からなる
高抵抗膜９が形成されている。その上に第２層間絶縁膜
１０が形成されている。
【０００４】図７及び図８は前記ＳＲＡＭの製造方法を
説明するための、前記領域Ｑ１の部分の断面図である。
先ず、図７（ａ）のようにｐ型シリコン基板１の表面に
所要パターンにフィールド酸化膜２を形成し、素子領域
を画成する。次いで、図７（ｂ）のように、前記素子領
域のシリコン基板１の表面に所要の厚さのゲート酸化膜
３を形成した後、ポリシリコンを所要の厚さに成長し、
かつこれをパターニングしてゲート電極４を形成する。
そして、このゲート電極４をマスクとして前記シリコン
基板１の素子領域にリンを注入してｎ- 拡散層５ｂを形
成する。次いで、図７（ｃ）のように、全面に酸化膜を
堆積したのち、これを異方性エッチングすることで、前
記ゲート電極４の側壁部にサイドウォール酸化膜１１を
形成し、かつ所要領域をレジスト１２で覆った上で、前
記サイドウォール酸化膜１１をマスクとして前記シリコ
ン基板１の表面にヒ素を注入してｎ+ 拡散層５ａを形成
する。このｎ+ 拡散層５ａは前記ｎ- 拡散層５ｂと共に
前記ソース・ドレインの各拡散層５を構成することにな
る。しかる後、図７（ｄ）のように、メモリセル領域に
おいて前記サイドウォール酸化膜１１のみを除去する。
このとき、サイドウォール酸化膜１１の直下のゲート酸
化膜３も同時に除去される。
説明するための、前記領域Ｑ１の部分の断面図である。
先ず、図７（ａ）のようにｐ型シリコン基板１の表面に
所要パターンにフィールド酸化膜２を形成し、素子領域
を画成する。次いで、図７（ｂ）のように、前記素子領
域のシリコン基板１の表面に所要の厚さのゲート酸化膜
３を形成した後、ポリシリコンを所要の厚さに成長し、
かつこれをパターニングしてゲート電極４を形成する。
そして、このゲート電極４をマスクとして前記シリコン
基板１の素子領域にリンを注入してｎ- 拡散層５ｂを形
成する。次いで、図７（ｃ）のように、全面に酸化膜を
堆積したのち、これを異方性エッチングすることで、前
記ゲート電極４の側壁部にサイドウォール酸化膜１１を
形成し、かつ所要領域をレジスト１２で覆った上で、前
記サイドウォール酸化膜１１をマスクとして前記シリコ
ン基板１の表面にヒ素を注入してｎ+ 拡散層５ａを形成
する。このｎ+ 拡散層５ａは前記ｎ- 拡散層５ｂと共に
前記ソース・ドレインの各拡散層５を構成することにな
る。しかる後、図７（ｄ）のように、メモリセル領域に
おいて前記サイドウォール酸化膜１１のみを除去する。
このとき、サイドウォール酸化膜１１の直下のゲート酸
化膜３も同時に除去される。
【０００５】次いで、図８（ａ）のように、表面が露出
しているシリコン基板１、ゲート電極４の露呈面にＴｉ
を形成して導電膜６を形成する。この導電膜６により、
前記ｎ+ 拡散層５ａとゲート電極４とが電気接続され
る。そして、図８（ｂ）のように、シリコン基板１の全
面を覆うようにＢＰＳＧ等の第１の層間絶縁膜７を形成
する。そして、前記ｎ+ 拡散層５ａとゲート電極４にま
たがる領域Ｑ１，Ｑ２にコンタクトホール８を開口す
る。続いて、図８（ｃ）のように、前記コンタクトホー
ル８内に選択的に高抵抗膜９を形成し、高抵抗負荷Ｒ
１，Ｒ２を形成する。その後、ＢＰＳＧ等の第２の層間
絶縁膜１０を形成することで、図６の構成が完成され
る。
しているシリコン基板１、ゲート電極４の露呈面にＴｉ
を形成して導電膜６を形成する。この導電膜６により、
前記ｎ+ 拡散層５ａとゲート電極４とが電気接続され
る。そして、図８（ｂ）のように、シリコン基板１の全
面を覆うようにＢＰＳＧ等の第１の層間絶縁膜７を形成
する。そして、前記ｎ+ 拡散層５ａとゲート電極４にま
たがる領域Ｑ１，Ｑ２にコンタクトホール８を開口す
る。続いて、図８（ｃ）のように、前記コンタクトホー
ル８内に選択的に高抵抗膜９を形成し、高抵抗負荷Ｒ
１，Ｒ２を形成する。その後、ＢＰＳＧ等の第２の層間
絶縁膜１０を形成することで、図６の構成が完成され
る。
【０００６】
【発明が解決しようとする課題】この従来のＳＲＡＭで
は、サイドウォール酸化膜１１を除去する際にゲート電
極４の側壁部が若干後退されるため、図９に示すよう
に、ｎ- 拡散層５ｂとゲート電極４の重ならない部分Ｘ
が発生し、この部分Ｘにおいて前記シリコン基板１のｐ
型表面が露呈されてしまう。このため、この表面上に形
成される導電膜６によって、拡散層５及びゲート電極４
とシリコン基板１の表面が導通されてしまい、特に拡散
層５から導電膜６を介してシリコン基板１へと電流が流
れてしまい、ＳＲＡＭとしての動作が行えなくなること
が生じるという問題がある。
は、サイドウォール酸化膜１１を除去する際にゲート電
極４の側壁部が若干後退されるため、図９に示すよう
に、ｎ- 拡散層５ｂとゲート電極４の重ならない部分Ｘ
が発生し、この部分Ｘにおいて前記シリコン基板１のｐ
型表面が露呈されてしまう。このため、この表面上に形
成される導電膜６によって、拡散層５及びゲート電極４
とシリコン基板１の表面が導通されてしまい、特に拡散
層５から導電膜６を介してシリコン基板１へと電流が流
れてしまい、ＳＲＡＭとしての動作が行えなくなること
が生じるという問題がある。
【０００７】本発明の目的は、拡散層及びゲート電極と
半導体基板を短絡することなく、駆動トランジスタのゲ
ート電極と拡散層との接続抵抗の低減化を可能にしたＳ
ＲＡＭとその製造方法を提供することにある。
半導体基板を短絡することなく、駆動トランジスタのゲ
ート電極と拡散層との接続抵抗の低減化を可能にしたＳ
ＲＡＭとその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、半導体基板に
形成された駆動用及び転送用の各ＭＯＳトランジスタ
と、前記ＭＯＳトランジスタのゲート電極及びソース・
ドレインの拡散層にそれぞれ電気接続される高抵抗膜と
を備える高抵抗負荷ＳＲＡＭにおいて、前記拡散層の高
濃度層が前記ゲート電極の直下にまで延在されており、
この延在された領域を含む領域において前記高抵抗膜と
前記拡散層及びゲート電極との電気接続が行われている
ことを特徴としている。この場合、前記拡散層が形成さ
れた半導体基板の表面から前記ゲート電極の表面上にわ
たって導電膜が形成されており、この導電膜により前記
拡散層とゲート電極とが電気接続され、かつ前記高抵抗
膜は前記導電膜の表面上に形成された構成とする。
形成された駆動用及び転送用の各ＭＯＳトランジスタ
と、前記ＭＯＳトランジスタのゲート電極及びソース・
ドレインの拡散層にそれぞれ電気接続される高抵抗膜と
を備える高抵抗負荷ＳＲＡＭにおいて、前記拡散層の高
濃度層が前記ゲート電極の直下にまで延在されており、
この延在された領域を含む領域において前記高抵抗膜と
前記拡散層及びゲート電極との電気接続が行われている
ことを特徴としている。この場合、前記拡散層が形成さ
れた半導体基板の表面から前記ゲート電極の表面上にわ
たって導電膜が形成されており、この導電膜により前記
拡散層とゲート電極とが電気接続され、かつ前記高抵抗
膜は前記導電膜の表面上に形成された構成とする。
【０００９】また、本発明の製造方法は、半導体基板に
駆動用及び転送用の各ＭＯＳトランジスタの各ゲート電
極を形成する工程と、前記ゲート電極を利用して前記半
導体基板に前記各トランジスタのソース・ドレインとし
ての拡散層を形成する工程と、前記ゲート電極の側面に
サイドウォールを形成する工程と、前記サイドウォール
のうち任意のものを除去する工程と、前記ゲート電極と
前記拡散層にわたる導電膜を形成する工程と、前記ゲー
ト電極と拡散層のそれぞれに電気接続される高抵抗膜を
形成する工程とを備え、かつ、前記高抵抗膜の直下の領
域において前記拡散層を構成する高濃度層の一部を前記
ゲート電極の直下にまで延在させる工程を含むことを特
徴とする。この高濃度層の一部をゲート電極の直下にま
で延在させる工程としては、前記半導体基板の表面と垂
直な方向に傾斜した方向から不純物をイオン注入する工
程、あるいは、前記ゲート電極をマスクとして前記半導
体基板に対して不純物をイオン注入した後、熱処理して
前記不純物を前記ゲート電極の直下にまで拡散させる工
程が用いられる。
駆動用及び転送用の各ＭＯＳトランジスタの各ゲート電
極を形成する工程と、前記ゲート電極を利用して前記半
導体基板に前記各トランジスタのソース・ドレインとし
ての拡散層を形成する工程と、前記ゲート電極の側面に
サイドウォールを形成する工程と、前記サイドウォール
のうち任意のものを除去する工程と、前記ゲート電極と
前記拡散層にわたる導電膜を形成する工程と、前記ゲー
ト電極と拡散層のそれぞれに電気接続される高抵抗膜を
形成する工程とを備え、かつ、前記高抵抗膜の直下の領
域において前記拡散層を構成する高濃度層の一部を前記
ゲート電極の直下にまで延在させる工程を含むことを特
徴とする。この高濃度層の一部をゲート電極の直下にま
で延在させる工程としては、前記半導体基板の表面と垂
直な方向に傾斜した方向から不純物をイオン注入する工
程、あるいは、前記ゲート電極をマスクとして前記半導
体基板に対して不純物をイオン注入した後、熱処理して
前記不純物を前記ゲート電極の直下にまで拡散させる工
程が用いられる。
【００１０】本発明では、拡散層を構成する高濃度層の
一部がゲート電極の直下にまで延在されるため、拡散層
とゲート電極との間の半導体基板の表面に基板の導電型
領域が露呈されることが防止される。このため、拡散層
からゲート電極にわたって高抵抗膜を形成した場合にお
いても、高抵抗膜やその下地の導電膜が低濃度層や基板
の導電型領域に接触されることはなく、拡散層と高抵抗
膜との接続抵抗が増大されることはなく、また高抵抗膜
や下地の導電膜を介して高濃度層やゲート電極が半導体
基板に短絡されることが防止される。
一部がゲート電極の直下にまで延在されるため、拡散層
とゲート電極との間の半導体基板の表面に基板の導電型
領域が露呈されることが防止される。このため、拡散層
からゲート電極にわたって高抵抗膜を形成した場合にお
いても、高抵抗膜やその下地の導電膜が低濃度層や基板
の導電型領域に接触されることはなく、拡散層と高抵抗
膜との接続抵抗が増大されることはなく、また高抵抗膜
や下地の導電膜を介して高濃度層やゲート電極が半導体
基板に短絡されることが防止される。
【００１１】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明のＳＲＡＭの要部の断
面図であり、図６に示した従来構成と同様に、図４の回
路及び図５の平面レイアウトのＱ１の部分の断面図であ
る。図１において、ｐ型シリコン基板１の主面に形成さ
れたフィールド酸化膜２によって素子領域が画成され、
この素子領域の一部に前記転送用ＭＯＳトランジスタＴ
ｒ３及び駆動用ＭＯＳトランジスタＴｒ１の各ソース・
ドレインＳＤとしての不純物の拡散層５が形成される。
また、前記駆動用ＭＯＳトランジスタＴｒ２のゲート絶
縁膜３及びゲート電極４（Ｇ２）が形成される。ここ
で、前記拡散層５は高濃度のｎ+ 拡散層５ａと低濃度の
ｎ- 拡散層５ｂとで構成されているが、さらに前記ｎ-
拡散層５ｂを包含して前記ゲート電極４の直下領域まで
延在されるｎ+ 拡散層５ｃが形成されている。また、前
記ゲート電極４及び拡散層５を覆うＴｉからなる導電膜
６が形成され、その上に第１層間絶縁膜７が形成されて
いる。また、この第１層間絶縁膜７には、前記Ｑ１の領
域、すなわち前記拡散層５とゲート電極４が重ねられた
領域において前記導電膜６を露呈するコンタクトホール
８が開口され、このコンタクトホール８内に前記高抵抗
負荷Ｒ１としての高抵抗材料からなる高抵抗膜９が形成
されている。その上に第２層間絶縁膜１０が形成されて
いる。
参照して説明する。図１は本発明のＳＲＡＭの要部の断
面図であり、図６に示した従来構成と同様に、図４の回
路及び図５の平面レイアウトのＱ１の部分の断面図であ
る。図１において、ｐ型シリコン基板１の主面に形成さ
れたフィールド酸化膜２によって素子領域が画成され、
この素子領域の一部に前記転送用ＭＯＳトランジスタＴ
ｒ３及び駆動用ＭＯＳトランジスタＴｒ１の各ソース・
ドレインＳＤとしての不純物の拡散層５が形成される。
また、前記駆動用ＭＯＳトランジスタＴｒ２のゲート絶
縁膜３及びゲート電極４（Ｇ２）が形成される。ここ
で、前記拡散層５は高濃度のｎ+ 拡散層５ａと低濃度の
ｎ- 拡散層５ｂとで構成されているが、さらに前記ｎ-
拡散層５ｂを包含して前記ゲート電極４の直下領域まで
延在されるｎ+ 拡散層５ｃが形成されている。また、前
記ゲート電極４及び拡散層５を覆うＴｉからなる導電膜
６が形成され、その上に第１層間絶縁膜７が形成されて
いる。また、この第１層間絶縁膜７には、前記Ｑ１の領
域、すなわち前記拡散層５とゲート電極４が重ねられた
領域において前記導電膜６を露呈するコンタクトホール
８が開口され、このコンタクトホール８内に前記高抵抗
負荷Ｒ１としての高抵抗材料からなる高抵抗膜９が形成
されている。その上に第２層間絶縁膜１０が形成されて
いる。
【００１２】図２及び図３は前記ＳＲＡＭの製造方法を
説明するための、前記領域Ｑ１の部分の断面図である。
先ず、図２（ａ）のようにｐ型シリコン基板１の表面に
所要パターンに４０００Åのフィールド酸化膜２を形成
し、素子領域を画成する。次いで、図２（ｂ）のよう
に、前記素子領域のシリコン基板１の表面に厚さ９０Å
のゲート酸化膜３を形成した後、ポリシリコンを厚さ２
０００Åに成長し、かつこれをパターニングしてゲート
電極４を形成する。そして、このゲート電極４をマスク
として前記シリコン基板１の素子領域にリンを５０Ｋｅ
Ｖ，１Ｅ１３ｃｍ-2で注入してｎ- 拡散層５ｂを形成す
る。次いで、図２（ｃ）のように、全面に１５００Å程
度に酸化膜を堆積したのち、これを異方性エッチングす
ることで、前記ゲート電極４の側壁部にサイドウォール
酸化膜１１を形成する。次いで、前記サイドウォール酸
化膜１１をマスクとして前記シリコン基板１の表面にヒ
素を４０ＫｅＶ，４Ｅ１５ｃｍ-2で注入してｎ+ 拡散層
５ａを形成する。このｎ+ 拡散層５ａは前記ｎ- 拡散層
５ｂと共に前記ソース・ドレインの各拡散層５を構成す
ることになる。しかる後、図２（ｄ）のように、ＳＲＡ
Ｍのメモリセル領域の前記サイドウォール酸化膜１１の
みを除去する。このとき、所望の部分はマスクで覆って
おき、サイドウォール酸化膜は除去しない。このサイド
ウォール酸化膜１１の除去により、その直下のゲート酸
化膜３も同時に除去される。
説明するための、前記領域Ｑ１の部分の断面図である。
先ず、図２（ａ）のようにｐ型シリコン基板１の表面に
所要パターンに４０００Åのフィールド酸化膜２を形成
し、素子領域を画成する。次いで、図２（ｂ）のよう
に、前記素子領域のシリコン基板１の表面に厚さ９０Å
のゲート酸化膜３を形成した後、ポリシリコンを厚さ２
０００Åに成長し、かつこれをパターニングしてゲート
電極４を形成する。そして、このゲート電極４をマスク
として前記シリコン基板１の素子領域にリンを５０Ｋｅ
Ｖ，１Ｅ１３ｃｍ-2で注入してｎ- 拡散層５ｂを形成す
る。次いで、図２（ｃ）のように、全面に１５００Å程
度に酸化膜を堆積したのち、これを異方性エッチングす
ることで、前記ゲート電極４の側壁部にサイドウォール
酸化膜１１を形成する。次いで、前記サイドウォール酸
化膜１１をマスクとして前記シリコン基板１の表面にヒ
素を４０ＫｅＶ，４Ｅ１５ｃｍ-2で注入してｎ+ 拡散層
５ａを形成する。このｎ+ 拡散層５ａは前記ｎ- 拡散層
５ｂと共に前記ソース・ドレインの各拡散層５を構成す
ることになる。しかる後、図２（ｄ）のように、ＳＲＡ
Ｍのメモリセル領域の前記サイドウォール酸化膜１１の
みを除去する。このとき、所望の部分はマスクで覆って
おき、サイドウォール酸化膜は除去しない。このサイド
ウォール酸化膜１１の除去により、その直下のゲート酸
化膜３も同時に除去される。
【００１３】次いで、図３（ａ）のように、前記マスク
をそのまま利用してメモリセル領域に対して、シリコン
基板１の表面に対して垂線方向に３０°の角度からリン
を７０ＫｅＶ，４Ｅ１５ｃｍ-2で注入する。これによ
り、ゲート電極４の直下にまでリンが注入され、前記ｎ
- 拡散層５ｂを包含してゲート電極４の直下にまで延在
されるｎ+ 拡散層５ｃが形成され、このｎ+ 拡散層５ｃ
を含んで前記拡散層５が形成されることになる。しかる
後、シリコン基板１、ゲート電極４の各表面を露呈させ
る処理を行い、かつその露呈面に２００Åの厚さのＴｉ
を形成して導電膜６を形成する。この導電膜６により、
前記ｎ+ 拡散層５ａとゲート電極４とが電気接続され
る。そして、図３（ｂ）のように、シリコン基板１の全
面を覆うように厚さ３０００ÅのＢＰＳＧの第１の層間
絶縁膜７を形成する。さらに、前記ｎ+ 拡散層５ａとゲ
ート電極４にまたがる領域Ｑ１，Ｑ２にコンタクトホー
ル８を開口する。続いて、図３（ｃ）のように、前記コ
ンタクトホール８を含む全面に厚さ５００ÅのＳＩＰＯ
Ｓからなる高抵抗膜を形成し、かつこれをパターン形成
することで、前記コンタクトホール内に選択的に高抵抗
膜９を形成し、高抵抗負荷Ｒ１，Ｒ２を形成する。その
後、厚さ４０００ÅのＢＰＳＧの第２の層間絶縁膜１０
を形成することで、図１の構成が完成される。
をそのまま利用してメモリセル領域に対して、シリコン
基板１の表面に対して垂線方向に３０°の角度からリン
を７０ＫｅＶ，４Ｅ１５ｃｍ-2で注入する。これによ
り、ゲート電極４の直下にまでリンが注入され、前記ｎ
- 拡散層５ｂを包含してゲート電極４の直下にまで延在
されるｎ+ 拡散層５ｃが形成され、このｎ+ 拡散層５ｃ
を含んで前記拡散層５が形成されることになる。しかる
後、シリコン基板１、ゲート電極４の各表面を露呈させ
る処理を行い、かつその露呈面に２００Åの厚さのＴｉ
を形成して導電膜６を形成する。この導電膜６により、
前記ｎ+ 拡散層５ａとゲート電極４とが電気接続され
る。そして、図３（ｂ）のように、シリコン基板１の全
面を覆うように厚さ３０００ÅのＢＰＳＧの第１の層間
絶縁膜７を形成する。さらに、前記ｎ+ 拡散層５ａとゲ
ート電極４にまたがる領域Ｑ１，Ｑ２にコンタクトホー
ル８を開口する。続いて、図３（ｃ）のように、前記コ
ンタクトホール８を含む全面に厚さ５００ÅのＳＩＰＯ
Ｓからなる高抵抗膜を形成し、かつこれをパターン形成
することで、前記コンタクトホール内に選択的に高抵抗
膜９を形成し、高抵抗負荷Ｒ１，Ｒ２を形成する。その
後、厚さ４０００ÅのＢＰＳＧの第２の層間絶縁膜１０
を形成することで、図１の構成が完成される。
【００１４】このように、この実施形態のＳＲＡＭで
は、駆動トランジスタ及び転送トランジスタの各ソース
・ドレインを構成する拡散層５は、ゲート電極４の直下
の領域にまでｎ+ 拡散層５ａ，５ｃが延在された構成と
されており、ゲート電極４と拡散層５との間のシリコン
基板１の表面にｐ型面が露呈されることはない。そのた
め、拡散層５の表面からゲート電極４の表面にわたって
形成される導電膜６が、シリコン基板１の表面において
ｐ型面に接触されることはなくなり、導電膜６を介して
拡散層５とゲート電極４がシリコン基板１に短絡される
ことはなく、信頼性の高い高抵抗負荷のＳＲＡＭを得る
ことができる。
は、駆動トランジスタ及び転送トランジスタの各ソース
・ドレインを構成する拡散層５は、ゲート電極４の直下
の領域にまでｎ+ 拡散層５ａ，５ｃが延在された構成と
されており、ゲート電極４と拡散層５との間のシリコン
基板１の表面にｐ型面が露呈されることはない。そのた
め、拡散層５の表面からゲート電極４の表面にわたって
形成される導電膜６が、シリコン基板１の表面において
ｐ型面に接触されることはなくなり、導電膜６を介して
拡散層５とゲート電極４がシリコン基板１に短絡される
ことはなく、信頼性の高い高抵抗負荷のＳＲＡＭを得る
ことができる。
【００１５】ここで、前記第１の実施形態では、ゲート
電極４の直下領域にまでｎ+ 拡散層５ａ，５ｃを延在さ
せるために、シリコン基板１に対して斜め方向からイオ
ン注入を行う技術を用いているが、イオン注入自体はシ
リコン基板１の表面に対して垂直方向から行い、その後
の熱処理によって不純物をゲート電極４の直下領域にま
で拡散させるようにしてもよい。例えば、図２（ｄ）の
工程において、サイドウォール酸化膜１１とその直下の
ゲート酸化膜３を除去した後に、シリコン基板１の表面
に対して垂直方向から例えば４０ｋｅＶ，７Ｅ１５ｃｍ
-2でリン注入を行う。そして、窒素雰囲気中で８５０℃
の熱処理を１０分間行うことで、ゲート電極４の直下に
ｎ+ 拡散層５ｃを形成することが可能となる。なお、こ
の第２の実施形態では、斜め方向からのイオン注入が不
要になり、製造を容易に行うことができる反面、高温の
熱処理が必要であるため、他の回路素子の拡散層に与え
る影響を考慮する必要がある。
電極４の直下領域にまでｎ+ 拡散層５ａ，５ｃを延在さ
せるために、シリコン基板１に対して斜め方向からイオ
ン注入を行う技術を用いているが、イオン注入自体はシ
リコン基板１の表面に対して垂直方向から行い、その後
の熱処理によって不純物をゲート電極４の直下領域にま
で拡散させるようにしてもよい。例えば、図２（ｄ）の
工程において、サイドウォール酸化膜１１とその直下の
ゲート酸化膜３を除去した後に、シリコン基板１の表面
に対して垂直方向から例えば４０ｋｅＶ，７Ｅ１５ｃｍ
-2でリン注入を行う。そして、窒素雰囲気中で８５０℃
の熱処理を１０分間行うことで、ゲート電極４の直下に
ｎ+ 拡散層５ｃを形成することが可能となる。なお、こ
の第２の実施形態では、斜め方向からのイオン注入が不
要になり、製造を容易に行うことができる反面、高温の
熱処理が必要であるため、他の回路素子の拡散層に与え
る影響を考慮する必要がある。
【００１６】なお、本発明は前記した回路構成、あるい
は平面レイアウト構成のＳＲＡＭに限られるものではな
く、メモリセルを構成するトランジスタのゲート電極と
拡散層との接続領域に高抵抗負荷を構成する高抵抗膜を
接触状態に形成する構成を含むＳＲＡＭであれば、本発
明を同様に適用することが可能である。
は平面レイアウト構成のＳＲＡＭに限られるものではな
く、メモリセルを構成するトランジスタのゲート電極と
拡散層との接続領域に高抵抗負荷を構成する高抵抗膜を
接触状態に形成する構成を含むＳＲＡＭであれば、本発
明を同様に適用することが可能である。
【００１７】
【発明の効果】以上説明したように本発明は、駆動用及
び転送用の各ＭＯＳトランジスタのソース・ドレインと
して機能する拡散層を構成する高濃度層の一部が、前記
各トランジスタのゲート電極の直下にまで延在されてい
ため、拡散層とゲート電極との間の半導体基板の表面に
基板の導電型領域が露呈されることが防止される。この
ため、拡散層からゲート電極にわたって高抵抗膜を形成
した場合においても、高抵抗膜やその下地の導電膜が基
板の導電型領域に接触されることはなく、高濃度層やゲ
ート電極が半導体基板に短絡されることが防止される。
これにより、安定動作を確保し、かつ高信頼度の高抵抗
負荷ＳＲＡＭを得ることができる。
び転送用の各ＭＯＳトランジスタのソース・ドレインと
して機能する拡散層を構成する高濃度層の一部が、前記
各トランジスタのゲート電極の直下にまで延在されてい
ため、拡散層とゲート電極との間の半導体基板の表面に
基板の導電型領域が露呈されることが防止される。この
ため、拡散層からゲート電極にわたって高抵抗膜を形成
した場合においても、高抵抗膜やその下地の導電膜が基
板の導電型領域に接触されることはなく、高濃度層やゲ
ート電極が半導体基板に短絡されることが防止される。
これにより、安定動作を確保し、かつ高信頼度の高抵抗
負荷ＳＲＡＭを得ることができる。
【図１】本発明の高抵抗負荷ＳＲＡＭの要部（図５ＡＡ
線）の断面図である。
線）の断面図である。
【図２】図１の構成の製造方法を工程順に示す断面図の
その１である。
その１である。
【図３】図１の構成の製造方法を工程順に示す断面図の
その２である。
その２である。
【図４】本発明の対象となるＳＲＡＭの回路図である。
【図５】図４のＳＲＡＭの平面レイアウト図である。
【図６】従来の高抵抗負荷ＳＲＡＭの一部（図５ＡＡ
線）の断面図である。
線）の断面図である。
【図７】図６の構成の製造方法を工程順に示す断面図の
その１である。
その１である。
【図８】図６の構成の製造方法を工程順に示す断面図の
その２である。
その２である。
【図９】従来のＳＲＡＭの問題点を説明するための断面
図である。
図である。
１ ｐ型シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ 拡散層（ソース・ドレイン拡散層） ５ａ ｎ+ 拡散層 ５ｂ ｎ- 拡散層 ５ｃ ｎ+ 拡散層 ６ 導電膜 ７ 第１層間絶縁膜 ８ コンタクトホール ９ 高抵抗膜 １０ 第２層間絶縁膜 １１ サイドウォール酸化膜 １２ レジスト
Claims (6)
- 【請求項１】 半導体基板に形成された駆動用及び転送
用の各ＭＯＳトランジスタと、前記ＭＯＳトランジスタ
のゲート電極及びソース・ドレインの拡散層にそれぞれ
電気接続される高抵抗膜とを備える高抵抗負荷スタチッ
ク型ＲＡＭ（以下、高抵抗負荷ＳＲＡＭと称する）にお
いて、前記拡散層の高濃度層が前記ゲート電極の直下に
まで延在されており、この延在された領域を含む領域に
おいて前記高抵抗膜と前記拡散層及びゲート電極との電
気接続が行われていることを特徴とする高抵抗負荷ＳＲ
ＡＭ。 - 【請求項２】 前記拡散層が形成された半導体基板の表
面から前記ゲート電極の表面上にわたって導電膜が形成
され、前記導電膜により前記拡散層とゲート電極とが電
気接続され、前記高抵抗膜は前記導電膜の表面上に形成
されている請求項１に記載の高抵抗負荷ＳＲＡＭ。 - 【請求項３】 半導体基板に駆動用及び転送用の各ＭＯ
Ｓトランジスタの各ゲート電極を形成する工程と、前記
ゲート電極を利用して前記半導体基板に前記各トランジ
スタのソース・ドレインとしての拡散層を形成する工程
と、前記ゲート電極と拡散層のそれぞれに電気接続され
る高抵抗膜を形成する工程とを備える高抵抗ＳＲＡＭの
製造方法において、前記高抵抗膜の直下の領域において
前記拡散層を構成する高濃度層の一部を前記ゲート電極
の直下にまで延在させる工程を含むことを特徴とする高
抵抗負荷ＳＲＡＭの製造方法。 - 【請求項４】 前記高濃度層の一部をゲート電極の直下
にまで延在させる工程は、前記半導体基板の表面と垂直
な方向に傾斜した方向から不純物をイオン注入する工程
である請求項３に記載の高抵抗負荷ＳＲＡＭの製造方
法。 - 【請求項５】 前記高濃度層の一部をゲート電極の直下
にまで延在させる工程は、前記ゲート電極をマスクとし
て前記半導体基板に対して不純物をイオン注入した後、
熱処理して前記不純物を前記ゲート電極の直下にまで拡
散させる工程である請求項３に記載の高抵抗負荷ＳＲＡ
Ｍの製造方法。 - 【請求項６】 半導体基板に駆動用及び転送用の各ＭＯ
Ｓトランジスタの各ゲート電極を形成する工程と、前記
ゲート電極を利用して前記半導体基板に前記各トランジ
スタのソース・ドレインとしての拡散層を形成する工程
と、前記拡散層と前記ゲート電極にわたる導電膜を形成
する工程と、前記導電膜の表面に高抵抗膜を形成する工
程とを備える請求項３に記載の高抵抗負荷ＳＲＡＭの製
造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08318298A JP3183249B2 (ja) | 1998-03-30 | 1998-03-30 | 高抵抗負荷スタチック型ｒａｍの製造方法 |
| KR1019990011094A KR19990078422A (ko) | 1998-03-30 | 1999-03-30 | 고저항부하스태틱형ｒａｍ및그제조방법 |
| US09/280,703 US20020028545A1 (en) | 1998-03-30 | 1999-03-30 | Highly resistive static random access memory and method of fabricating the same |
| CN99105571A CN1231515A (zh) | 1998-03-30 | 1999-03-30 | 高电阻负载静态型ram及其制造方法 |
| TW088104991A TW448447B (en) | 1998-03-30 | 1999-03-30 | High resistive load SRAM and method of its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08318298A JP3183249B2 (ja) | 1998-03-30 | 1998-03-30 | 高抵抗負荷スタチック型ｒａｍの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11284081A true JPH11284081A (ja) | 1999-10-15 |
| JP3183249B2 JP3183249B2 (ja) | 2001-07-09 |
Family
ID=13795177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08318298A Expired - Fee Related JP3183249B2 (ja) | 1998-03-30 | 1998-03-30 | 高抵抗負荷スタチック型ｒａｍの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20020028545A1 (ja) |
| JP (1) | JP3183249B2 (ja) |
| KR (1) | KR19990078422A (ja) |
| CN (1) | CN1231515A (ja) |
| TW (1) | TW448447B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100657142B1 (ko) | 2005-06-03 | 2006-12-13 | 매그나칩 반도체 유한회사 | 이미지센서의 픽셀 쉬링크를 위한 콘택 구조 및 그 제조방법 |
| CN103730468B (zh) * | 2012-10-16 | 2017-12-01 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法、sram存储单元、sram存储器 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5491099A (en) * | 1994-08-29 | 1996-02-13 | United Microelectronics Corporation | Method of making silicided LDD with recess in semiconductor substrate |
| DE69625747T2 (de) * | 1995-06-19 | 2003-10-23 | Interuniversitair Micro-Electronica Centrum Vzw, Leuven-Heverlee | Ätzverfahren für CoSi2-Schichten und Verfahren zur Herstellung von Schottky-Barrieren Detektoren unter Verwendung desselben |
| US5595919A (en) * | 1996-02-20 | 1997-01-21 | Chartered Semiconductor Manufacturing Pte Ltd. | Method of making self-aligned halo process for reducing junction capacitance |
| US5998272A (en) * | 1996-11-12 | 1999-12-07 | Advanced Micro Devices, Inc. | Silicidation and deep source-drain formation prior to source-drain extension formation |
| US6063680A (en) * | 1998-02-19 | 2000-05-16 | Texas Instruments - Acer Incorporated | MOSFETS with a recessed self-aligned silicide contact and an extended source/drain junction |
-
1998
- 1998-03-30 JP JP08318298A patent/JP3183249B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-30 CN CN99105571A patent/CN1231515A/zh active Pending
- 1999-03-30 US US09/280,703 patent/US20020028545A1/en not_active Abandoned
- 1999-03-30 KR KR1019990011094A patent/KR19990078422A/ko active IP Right Grant
- 1999-03-30 TW TW088104991A patent/TW448447B/zh not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| TW448447B (en) | 2001-08-01 |
| JP3183249B2 (ja) | 2001-07-09 |
| KR19990078422A (ko) | 1999-10-25 |
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| CN1231515A (zh) | 1999-10-13 |
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|---|---|---|---|
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