JP2821602B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置とその製造方法に関し、更に詳
しくはSRAM（スタティックRAM）等の各メモリセルのフ
リップフロップ回路に接地配線層が配線される半導体装
置に関する。
しくはSRAM（スタティックRAM）等の各メモリセルのフ
リップフロップ回路に接地配線層が配線される半導体装
置に関する。
［発明の概要］ 本発明は、配線を形成した半導体装置及びその製造方
法において、半導体領域に１×1015/cm2以上の濃度の不
純物を導入して形成した高濃度不純物拡散層と連続し１
×1013/cm2以上３×1014/cm2以下の濃度の不純物を導入
して形成した低濃度ｎ型不純物拡散領域からなる接地配
線上に、高融点金属シリサイド層からなる配線を形成す
るようにしたことにより、 例えば、SRAMの接地配線層の寄生抵抗並びにMISトラ
ンジスタで構成されるメモリセルリーク電流を低減さ
せ、しかも装置の縮小化を可能にすると共に工程数を増
すことなく実現出来るようにしたものである。
法において、半導体領域に１×1015/cm2以上の濃度の不
純物を導入して形成した高濃度不純物拡散層と連続し１
×1013/cm2以上３×1014/cm2以下の濃度の不純物を導入
して形成した低濃度ｎ型不純物拡散領域からなる接地配
線上に、高融点金属シリサイド層からなる配線を形成す
るようにしたことにより、 例えば、SRAMの接地配線層の寄生抵抗並びにMISトラ
ンジスタで構成されるメモリセルリーク電流を低減さ
せ、しかも装置の縮小化を可能にすると共に工程数を増
すことなく実現出来るようにしたものである。
［従来の技術］ 従来、この種の半導体装置としては、SRAM等のメモリ
セル間の接地配線層を、半導体基板に不純物拡散を行っ
て形成し、配線の信頼性を高め、またソフトエラーにも
強いものがある。しかしながら、このような従来例にあ
っては、不純物拡散層のシート抵抗が30Ω／□以上と高
くなり、このため、配線の寄生抵抗を低くするために配
線の幅を拡げざるを得ず、装置面積が増大する問題点が
あった。これに対し、上記接地配線層をシリサイド（Se
lf Aligned Silicide）化することで、抵抗を１桁以上
低下させる提案がなされているが、トランジスタの拡散
層のシリサイド化は接合リーク電流の増加を来す問題点
が生じる。そこで、第4A図〜第4C図に示すような工程で
製造され、接地配線層のみを選択的にシリサイド化する
特願昭62−276875号に係る発明が提案されている。
セル間の接地配線層を、半導体基板に不純物拡散を行っ
て形成し、配線の信頼性を高め、またソフトエラーにも
強いものがある。しかしながら、このような従来例にあ
っては、不純物拡散層のシート抵抗が30Ω／□以上と高
くなり、このため、配線の寄生抵抗を低くするために配
線の幅を拡げざるを得ず、装置面積が増大する問題点が
あった。これに対し、上記接地配線層をシリサイド（Se
lf Aligned Silicide）化することで、抵抗を１桁以上
低下させる提案がなされているが、トランジスタの拡散
層のシリサイド化は接合リーク電流の増加を来す問題点
が生じる。そこで、第4A図〜第4C図に示すような工程で
製造され、接地配線層のみを選択的にシリサイド化する
特願昭62−276875号に係る発明が提案されている。
この従来例は、第4A図に示すように、選択酸化法等を
用いて半導体基板１上に素子分離のためのフィールド酸
化膜2,2を形成する。この一対のフィールド酸化膜2,2
は、パターンルールの最小限の幅だけ離間して形成され
る。次に、ゲート酸化膜３を形成し、ゲート電極となる
多結晶シリコン層４を被着させ、パターニングを行う。
そして、その多結晶シリコン層４をサイドウォール等と
なる酸化膜５により被覆する。次に、イオン注入のバッ
ファ層となる酸化膜６を形成するために、熱酸化を行
う。そして、イオン注入によりフィールド酸化膜２や多
結晶シリコン層４とセルフアラインで不純物を半導体基
板１に導入する。このイオン注入により高濃度不純物拡
散領域７が形成される。
用いて半導体基板１上に素子分離のためのフィールド酸
化膜2,2を形成する。この一対のフィールド酸化膜2,2
は、パターンルールの最小限の幅だけ離間して形成され
る。次に、ゲート酸化膜３を形成し、ゲート電極となる
多結晶シリコン層４を被着させ、パターニングを行う。
そして、その多結晶シリコン層４をサイドウォール等と
なる酸化膜５により被覆する。次に、イオン注入のバッ
ファ層となる酸化膜６を形成するために、熱酸化を行
う。そして、イオン注入によりフィールド酸化膜２や多
結晶シリコン層４とセルフアラインで不純物を半導体基
板１に導入する。このイオン注入により高濃度不純物拡
散領域７が形成される。
次に、第4B図に示すように、金属半導体化合物層（接
地配線層）を形成する領域を除いてレジスト層８で選択
的に被覆する。そして、このレジスト層８を用いて、前
記バッファ層として用いた酸化膜６を除去し、高濃度不
純物拡散領域７を露出させる。続いて、前記レジスト層
８を除去し、全面に金属半導体化合物層を形成するため
の例えばチタン，タングステン等のシリサイドを構成す
る金属を被着させ、次に熱処理を行ってシリサイド化を
図る。このようにして、第4C図に示すように、前記高濃
度不純物拡散領域７の表面には、接地配線層である金属
半導体化合物層９が形成されることになる。
地配線層）を形成する領域を除いてレジスト層８で選択
的に被覆する。そして、このレジスト層８を用いて、前
記バッファ層として用いた酸化膜６を除去し、高濃度不
純物拡散領域７を露出させる。続いて、前記レジスト層
８を除去し、全面に金属半導体化合物層を形成するため
の例えばチタン，タングステン等のシリサイドを構成す
る金属を被着させ、次に熱処理を行ってシリサイド化を
図る。このようにして、第4C図に示すように、前記高濃
度不純物拡散領域７の表面には、接地配線層である金属
半導体化合物層９が形成されることになる。
［発明が解決しようとする課題］ しかしながら、このような従来例にあっては、トラン
ジスタ部の製造工程の他にシリサイド化に伴うマスク工
程の増加を来す問題点があった。
ジスタ部の製造工程の他にシリサイド化に伴うマスク工
程の増加を来す問題点があった。
本発明は、このような従来の問題点に着目して創案さ
れたものであって、装置の製造工程の増加なしで接地配
線の低抵抗化とリーク電流の低減化を期し得る半導体装
置及びその製造方法を得んとするものである。
れたものであって、装置の製造工程の増加なしで接地配
線の低抵抗化とリーク電流の低減化を期し得る半導体装
置及びその製造方法を得んとするものである。
［課題を解決するための手段］ そこで、本発明は、半導体領域に１×1015/cm2以上の
濃度の不純物を導入して形成した高濃度不純物拡散層と
連続し１×1013/cm2以上３×1014/cm2以下の濃度の不純
物を導入して形成した低濃度ｎ型不純物拡散領域からな
る接地配線上に、高融点金属シリサイド層からなる配線
を形成したことを、その主たる解決手段としている。
濃度の不純物を導入して形成した高濃度不純物拡散層と
連続し１×1013/cm2以上３×1014/cm2以下の濃度の不純
物を導入して形成した低濃度ｎ型不純物拡散領域からな
る接地配線上に、高融点金属シリサイド層からなる配線
を形成したことを、その主たる解決手段としている。
［作用］ 半導体領域に１×1015/cm2以上の濃度の不純物を導入
して形成した高濃度不純物拡散層と連続し１×1013/cm2
以上３×1014/cm2以下の濃度の不純物を導入して形成し
た低濃度ｎ型不純物拡散領域からなる接地配線上に、高
融点金属シリサイド層からなる配線を形成したことによ
り、シリサイド化で十分に低抵抗化される。例えば、SR
AMにおけるトランジスタ部の製造工程のLDD（Lightly D
oped Drain）構造形成の際に、同時にｎ型不純物拡散領
域を形成出来るため、製造工程の増加を抑制出来る。
して形成した高濃度不純物拡散層と連続し１×1013/cm2
以上３×1014/cm2以下の濃度の不純物を導入して形成し
た低濃度ｎ型不純物拡散領域からなる接地配線上に、高
融点金属シリサイド層からなる配線を形成したことによ
り、シリサイド化で十分に低抵抗化される。例えば、SR
AMにおけるトランジスタ部の製造工程のLDD（Lightly D
oped Drain）構造形成の際に、同時にｎ型不純物拡散領
域を形成出来るため、製造工程の増加を抑制出来る。
［実施例］ 以下、本発明に係る半導体装置をSRAMに適用して図面
に示す実施例に基づいて詳細に説明する。
に示す実施例に基づいて詳細に説明する。
先ず、本実施例の構造は、例えば第１図に示すような
SRAMに適用される。
SRAMに適用される。
以下、第１図に基づきその構造の概要を説明する。
まず、シリコンでなる半導体基板（半導体領域）10上
に図中斜線領域で示すフィールド酸化膜11,12が形成さ
れる。そして、平面上フィールド酸化膜11,12に区切さ
れた半導体領域に、フリップフロップ回路を構成するMO
Sトランジスタ13,14が形成され、アクセストランジスタ
15,16が形成されている。そして、このSRAMには、同図
中に点を付した領域で示され、ヒ素（As）を１×1013/c
m2以上３×1014/cm2以下の濃度で導入したｎ型の不純物
拡散領域上が金属半導体化合物層を形成するようにシリ
サイド化されてなる接地配線層18が形成されている。
に図中斜線領域で示すフィールド酸化膜11,12が形成さ
れる。そして、平面上フィールド酸化膜11,12に区切さ
れた半導体領域に、フリップフロップ回路を構成するMO
Sトランジスタ13,14が形成され、アクセストランジスタ
15,16が形成されている。そして、このSRAMには、同図
中に点を付した領域で示され、ヒ素（As）を１×1013/c
m2以上３×1014/cm2以下の濃度で導入したｎ型の不純物
拡散領域上が金属半導体化合物層を形成するようにシリ
サイド化されてなる接地配線層18が形成されている。
上記MOSトランジスタ13は、シリサイド化された接地
配線層18と接続する不純物拡散領域22と、多結晶シリコ
ン層32と接続する不純物拡散領域21とをそれぞれソース
領域，ドレイン領域とし、略Ｉ字状の多結晶シリコン層
31をゲート電極としている。このMOSトランジスタ13と
ゲート−ドレインが相互接続されるMOSトランジスタ14
は、同様にシリサイド化された接地配線層18と接続する
不純物拡散領域23と、多結晶シリコン層31と接続する不
純物拡散領域24とをそれぞれソース領域，ドレイン領域
とし、略Ｌ字状の上記多結晶シリコン層32をゲート電極
としている。
配線層18と接続する不純物拡散領域22と、多結晶シリコ
ン層32と接続する不純物拡散領域21とをそれぞれソース
領域，ドレイン領域とし、略Ｉ字状の多結晶シリコン層
31をゲート電極としている。このMOSトランジスタ13と
ゲート−ドレインが相互接続されるMOSトランジスタ14
は、同様にシリサイド化された接地配線層18と接続する
不純物拡散領域23と、多結晶シリコン層31と接続する不
純物拡散領域24とをそれぞれソース領域，ドレイン領域
とし、略Ｌ字状の上記多結晶シリコン層32をゲート電極
としている。
上記アクセストランジスタ15は、上記不純物拡散領域
24およびコンタクトホール34を介してビット線と接続す
る不純物拡散領域25をソース・ドレイン領域とし、その
ゲート電極は、ワード線である多結晶シリコン層33であ
る。また、上記アクセストランジスタ16は、多結晶シリ
コン層32に接続される不純物拡散領域26と、不純物拡散
領域27をソース・ドレイン領域とし、同様にそのゲート
電極は、ワード線である多結晶シリコン層33である。
24およびコンタクトホール34を介してビット線と接続す
る不純物拡散領域25をソース・ドレイン領域とし、その
ゲート電極は、ワード線である多結晶シリコン層33であ
る。また、上記アクセストランジスタ16は、多結晶シリ
コン層32に接続される不純物拡散領域26と、不純物拡散
領域27をソース・ドレイン領域とし、同様にそのゲート
電極は、ワード線である多結晶シリコン層33である。
そして、上記接地配線層18は、２つのメモリセルの間
に形成されており、フィールド酸化膜11とフィールド酸
化膜17の間に挟まれて存在する。この接地配線層18は、
ワード線の長手方向を延在される方向とし、図示のメモ
リセルでは、MOSトランジスタ13の上記不純物拡散領域2
2と接続し、さらにMOSトランジスタ14の上記不純物拡散
領域23と接続する。この接地配線層18は、半導体基板10
に形成された不純物拡散領域上をシリサイド化した構造
を有している。接地配線層18は、シリサイド化されてい
るために低抵抗であり、従って、その幅W1はパターンル
ール（デザインルール）の最小限の幅でも良い。シリサ
イド化すなわち金属半導体化合物層の形成は、例えば、
表面にTi（チタン）等を堆積して熱処理することで行わ
れる。
に形成されており、フィールド酸化膜11とフィールド酸
化膜17の間に挟まれて存在する。この接地配線層18は、
ワード線の長手方向を延在される方向とし、図示のメモ
リセルでは、MOSトランジスタ13の上記不純物拡散領域2
2と接続し、さらにMOSトランジスタ14の上記不純物拡散
領域23と接続する。この接地配線層18は、半導体基板10
に形成された不純物拡散領域上をシリサイド化した構造
を有している。接地配線層18は、シリサイド化されてい
るために低抵抗であり、従って、その幅W1はパターンル
ール（デザインルール）の最小限の幅でも良い。シリサ
イド化すなわち金属半導体化合物層の形成は、例えば、
表面にTi（チタン）等を堆積して熱処理することで行わ
れる。
上記シリサイド化が行われる不純物拡散領域は、上記
不純物拡散領域22,23と連続である。従って、このよう
な接地配線層18を形成することにより、ポリサイド構造
等を採る場合に比較して、配線の段差が緩和される。さ
らに工程もシリサイド化を行う工程で十分であり、簡便
な工程で良い。また、パターンルールによる制約もない
ため、メモリセルのサイズを十分に小さくできる。ま
た、シリサイド化される不純物拡散領域は上記不純物拡
散領域22,23と連続であり、これら不純物拡散領域22,23
とのコンタクトに際して、コンタクト抵抗が無い。一般
に、シリサイド化によっては、接合のリークやゲート破
壊も問題となるが、本実施例のシリサイド化は基板（ウ
エル）と等電位なため問題とならない。また、接地配線
層18自体が十分に低抵抗化されていることは勿論であ
る。さらに、メモリセルはシリサイド化された接地配線
層18に囲まれ、SRAMセルの縮小化に伴って問題になると
思われるソフトエラーにも強い構造となっている。
不純物拡散領域22,23と連続である。従って、このよう
な接地配線層18を形成することにより、ポリサイド構造
等を採る場合に比較して、配線の段差が緩和される。さ
らに工程もシリサイド化を行う工程で十分であり、簡便
な工程で良い。また、パターンルールによる制約もない
ため、メモリセルのサイズを十分に小さくできる。ま
た、シリサイド化される不純物拡散領域は上記不純物拡
散領域22,23と連続であり、これら不純物拡散領域22,23
とのコンタクトに際して、コンタクト抵抗が無い。一般
に、シリサイド化によっては、接合のリークやゲート破
壊も問題となるが、本実施例のシリサイド化は基板（ウ
エル）と等電位なため問題とならない。また、接地配線
層18自体が十分に低抵抗化されていることは勿論であ
る。さらに、メモリセルはシリサイド化された接地配線
層18に囲まれ、SRAMセルの縮小化に伴って問題になると
思われるソフトエラーにも強い構造となっている。
次に、本発明に係るSRAMを明確にするため、その要部
の製造方法について概念的に説明する。
の製造方法について概念的に説明する。
まず、第2A図に示すように、半導体基板40上に選択酸
化法等を用いて素子分離のためのフィールド酸化膜41,4
1を形成する。なお、これら一対のフィールド酸化膜41,
41は、パターンルールの最小限の幅だけ離間して形成す
る。次に、ゲート酸化膜42を形成した後、MISトランジ
スタのゲート電極となる多結晶シリコン層43を被着させ
パターニングを行う。そして、多結晶シリコン層43及び
フィールド酸化膜41,41をマスクとして、半導体基板40
のメモリセル面に３×1013/cm-2の濃度でヒ素（As）を
イオン注入する。このようなイオン注入により、ゲート
電極である多結晶シリコン層43の両脇即ち、ソース・ド
レイン領域となる領域に低濃度不純物拡散領域44,45及
び、フィールド酸化膜41,41間に低濃度不純物拡散領域
（ｎ型）46が形成される。
化法等を用いて素子分離のためのフィールド酸化膜41,4
1を形成する。なお、これら一対のフィールド酸化膜41,
41は、パターンルールの最小限の幅だけ離間して形成す
る。次に、ゲート酸化膜42を形成した後、MISトランジ
スタのゲート電極となる多結晶シリコン層43を被着させ
パターニングを行う。そして、多結晶シリコン層43及び
フィールド酸化膜41,41をマスクとして、半導体基板40
のメモリセル面に３×1013/cm-2の濃度でヒ素（As）を
イオン注入する。このようなイオン注入により、ゲート
電極である多結晶シリコン層43の両脇即ち、ソース・ド
レイン領域となる領域に低濃度不純物拡散領域44,45及
び、フィールド酸化膜41,41間に低濃度不純物拡散領域
（ｎ型）46が形成される。
次に、第2B図中、一点鎖線で示すように、半導体基板
40表面に二酸化ケイ素（SiO2）をCVD法にて堆積させた
後、エッチバックして半導体基板40表面を露出させる。
このようなエッチバックにより、多結晶シリコン層43及
びゲート酸化膜42の側面にSiO2でなるサイドウォール47
a,47bが形成される。
40表面に二酸化ケイ素（SiO2）をCVD法にて堆積させた
後、エッチバックして半導体基板40表面を露出させる。
このようなエッチバックにより、多結晶シリコン層43及
びゲート酸化膜42の側面にSiO2でなるサイドウォール47
a,47bが形成される。
次に、第2C図に示すように、接地配線層となる低濃度
不純物拡散領域46上にレジスト48を配設し、このレジス
ト48及び多結晶シリコン層43及びサイドウォール47a,47
bをマスクとして、ヒ素を５×1015/cm2の濃度でイオン
注入し、高濃度不純物拡散領域49,50を形成し、これに
より、LDD構造が形成される。
不純物拡散領域46上にレジスト48を配設し、このレジス
ト48及び多結晶シリコン層43及びサイドウォール47a,47
bをマスクとして、ヒ素を５×1015/cm2の濃度でイオン
注入し、高濃度不純物拡散領域49,50を形成し、これに
より、LDD構造が形成される。
次に、レジスト48を除去した後、不純物活性化アニー
ルを行う。そして、基板全面にチタン層51を被着し、
（第2D図）所定の熱処理を施してチタン層51と接合した
高濃度不純物拡散領域49,50及び低濃度不純物拡散領域4
6をシリサイド化して、第2E図に示すようにチタンシリ
サイド層52,53,54を形成する。なお、チタンシリサイド
層54は、接地配線として用いられる。
ルを行う。そして、基板全面にチタン層51を被着し、
（第2D図）所定の熱処理を施してチタン層51と接合した
高濃度不純物拡散領域49,50及び低濃度不純物拡散領域4
6をシリサイド化して、第2E図に示すようにチタンシリ
サイド層52,53,54を形成する。なお、チタンシリサイド
層54は、接地配線として用いられる。
最後に、第2F図に示すようにアンモニア過水等により
未反応チタンを除去して製造工程が略完了する。
未反応チタンを除去して製造工程が略完了する。
以上、製造方法の実施例について説明したが、上記実
施例においては、低濃度不純物拡散領域44,45,46の濃度
（ドーズ量）をヒ素３×1013/cm2に設定した。これに関
し第３図に示すグラフから明瞭なように、チタンシリサ
イドにおけるヒ素ドーズ量１×1013/cm2〜３×1014/cm2
では、シート抵抗が 〜２Ω／□と低いが、リーク電流
は数μＡと高い。それに対して、ヒ素ドーズ量の増加に
従ってシート抵抗は上昇し、リーク電流は低下してゆ
く。また、ヒ素ドーズ量が３×1015付近では、リーク電
流はnAオーダで低いが、シート抵抗はシリサイド化しな
いものと同等にまで上昇する。
施例においては、低濃度不純物拡散領域44,45,46の濃度
（ドーズ量）をヒ素３×1013/cm2に設定した。これに関
し第３図に示すグラフから明瞭なように、チタンシリサ
イドにおけるヒ素ドーズ量１×1013/cm2〜３×1014/cm2
では、シート抵抗が 〜２Ω／□と低いが、リーク電流
は数μＡと高い。それに対して、ヒ素ドーズ量の増加に
従ってシート抵抗は上昇し、リーク電流は低下してゆ
く。また、ヒ素ドーズ量が３×1015付近では、リーク電
流はnAオーダで低いが、シート抵抗はシリサイド化しな
いものと同等にまで上昇する。
即ち、ドーズ量１×1013/cm2〜３×1014/cm2の不純物
注入を接地配線に施してシリサイド化すれば接地配線を
低抵抗化でき、また、ドーズ量略３×1015/cm2以上の不
純物注入をMISトランジスタの不純物拡散領域に施して
シリサイド化すればメモリセル内のリークを低く保つこ
とが可能となる。特に、上記実施例におけるように、MI
SトランジスタのLDD構造の作成時の低濃度不純物拡散領
域44,45を形成する際に、接地配線層が形成される低濃
度不純物拡散領域46を同不純物濃度（１×1013/cm2〜３
×1014/cm2）で形成すれば、工程数を増すことなくシー
ト抵抗の低い接地配線層が形成されることとなる。
注入を接地配線に施してシリサイド化すれば接地配線を
低抵抗化でき、また、ドーズ量略３×1015/cm2以上の不
純物注入をMISトランジスタの不純物拡散領域に施して
シリサイド化すればメモリセル内のリークを低く保つこ
とが可能となる。特に、上記実施例におけるように、MI
SトランジスタのLDD構造の作成時の低濃度不純物拡散領
域44,45を形成する際に、接地配線層が形成される低濃
度不純物拡散領域46を同不純物濃度（１×1013/cm2〜３
×1014/cm2）で形成すれば、工程数を増すことなくシー
ト抵抗の低い接地配線層が形成されることとなる。
なお、上記実施例においては、シリサイドを構成する
高融点金属として、チタンを用いたが、シリサイドを構
成する他の高融点金属、例えばタングステン，コバル
ト，モリブデン等を用いても同様である。
高融点金属として、チタンを用いたが、シリサイドを構
成する他の高融点金属、例えばタングステン，コバル
ト，モリブデン等を用いても同様である。
また、本発明は、上記実施例に限られるものではな
く、各種の設計変更や、各種の半導体装置への適用も可
能である。
く、各種の設計変更や、各種の半導体装置への適用も可
能である。
［発明の効果］ 以上の説明から明らかなように、本発明に係る半導体
装置及びその製造方法に依れば、接地配線の低抵抗化
と、少なくともフリップフロップ回路とアクセストラン
ジスタで構成されるメモリセルを有する半導体装置のメ
モリセルリーク電流の低減化を工程数を増すことなく同
時に達成出来る効果がある。
装置及びその製造方法に依れば、接地配線の低抵抗化
と、少なくともフリップフロップ回路とアクセストラン
ジスタで構成されるメモリセルを有する半導体装置のメ
モリセルリーク電流の低減化を工程数を増すことなく同
時に達成出来る効果がある。
第１図は本発明を適用したSRAMのメモリセルの概要を示
す説明図、第2A図〜第2F図はSRAM要部の製造工程を示す
断面図、第３図はヒ素ドーズ量に依存する接合リーク及
びシート抵抗の値を示すグラフ、第4A図〜第4C図は従来
例の製造工程を示す断面図である。 40……半導体基板、44,45,46……低濃度不純物拡散領
域、51……チタン層、52,53……チタンシリサイド層、5
4……チタンシリサイド層（接地配線層）。
す説明図、第2A図〜第2F図はSRAM要部の製造工程を示す
断面図、第３図はヒ素ドーズ量に依存する接合リーク及
びシート抵抗の値を示すグラフ、第4A図〜第4C図は従来
例の製造工程を示す断面図である。 40……半導体基板、44,45,46……低濃度不純物拡散領
域、51……チタン層、52,53……チタンシリサイド層、5
4……チタンシリサイド層（接地配線層）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/11 29/43 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 H01L 29/41 H01L 21/3213 H01L 21/3205 H01L 27/11 H01L 27/088
Claims (2)
- 【請求項１】メモリセルが少なくともフリップフロップ
回路とアクセストランジスタで構成された半導体装置に
おいて、 前記フリップフロップ回路を構成するMISトランジスタ
の、１×1015/cm2以上の濃度の不純物を導入して形成し
た高濃度不純物拡散層と連続し１×1013/cm2以上３×10
14/cm2以下の濃度の不純物を導入して形成した低濃度ｎ
型不純物拡散領域からなる接地配線上に、高融点金属シ
リサイド層からなる配線を形成したことを特徴とする半
導体装置。 - 【請求項２】メモリセルが少なくともフリップフロップ
回路とアクセストランジスタで構成された半導体装置の
製造方法において、 前記フリップフロップ回路を構成するMISトランジスタ
のソース・ドレイン領域と接地配線領域に１×1013/cm2
以上３×1014/cm2以下の濃度の不純物を導入して形成し
た低濃度不純物領域を形成する工程と、 前記MISトランジスタのソース・ドレイン領域のゲート
側の一部を残して１×1015/cm2以上の濃度の不純物を導
入して形成した高濃度不純物領域を形成する工程と、 前記MISトランジスタの高濃度不純物領域と接地配線領
域の低濃度不純物領域上に高融点金属シリサイド層を形
成する工程とを具備することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63275443A JP2821602B2 (ja) | 1988-10-31 | 1988-10-31 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63275443A JP2821602B2 (ja) | 1988-10-31 | 1988-10-31 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02122522A JPH02122522A (ja) | 1990-05-10 |
| JP2821602B2 true JP2821602B2 (ja) | 1998-11-05 |
Family
ID=17555599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63275443A Expired - Fee Related JP2821602B2 (ja) | 1988-10-31 | 1988-10-31 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2821602B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| TW215975B (ja) * | 1991-12-30 | 1993-11-11 | American Telephone & Telegraph | |
| EP1154488B1 (en) * | 1992-09-04 | 2003-05-07 | Mitsubishi Denki Kabushiki Kaisha | A semiconductor memory device |
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| JP2003078037A (ja) * | 2001-09-04 | 2003-03-14 | Nec Corp | 半導体メモリ装置 |
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| JPS60234360A (ja) * | 1984-05-07 | 1985-11-21 | Nec Corp | 半導体記憶装置 |
-
1988
- 1988-10-31 JP JP63275443A patent/JP2821602B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02122522A (ja) | 1990-05-10 |
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|---|---|---|---|
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