JP2985246B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にMOS型半
導体装置のソース・ドレイン拡散層及びその引き出し配
線の製造方法に関する。
導体装置のソース・ドレイン拡散層及びその引き出し配
線の製造方法に関する。
従来のMOS型半導体装置のソース・ドレイン拡散層及
び上部金属緯線との接続形成方法について図面を参照し
て説明する。
び上部金属緯線との接続形成方法について図面を参照し
て説明する。
第５図（ａ）〜（ｅ）は従来の半導体装置の製造方法
を工程順に示した断面図である。第６図は第５図に示し
た製造方法によって製造された半導体装置の平面図、第
５図（ｅ）は第６図のＤ−Ｄ′線断面図である。
を工程順に示した断面図である。第６図は第５図に示し
た製造方法によって製造された半導体装置の平面図、第
５図（ｅ）は第６図のＤ−Ｄ′線断面図である。
以下に工程順に説明する。
第５図（ａ）に示すように、半導体基板１上にフィー
ルド酸化膜２、ゲート酸化膜３を形成した後、約2000Å
の厚さの多結晶シリコンを成長し、次に約1000Åの厚さ
の第１の酸化膜５を成長させ、所定のパターンに多結晶
シリコン及び第１の酸化膜５を同時にパターニングし、
ゲート電極４を形成する。次にそのゲート電極４をマス
クとして半導体基板と逆導電型の第１の不純物（Ｐ型基
板の場合は、例えばリン）をイオン注入し、1018cm-3〜
1019cm-3程度の低濃度拡散層６を形成する。
ルド酸化膜２、ゲート酸化膜３を形成した後、約2000Å
の厚さの多結晶シリコンを成長し、次に約1000Åの厚さ
の第１の酸化膜５を成長させ、所定のパターンに多結晶
シリコン及び第１の酸化膜５を同時にパターニングし、
ゲート電極４を形成する。次にそのゲート電極４をマス
クとして半導体基板と逆導電型の第１の不純物（Ｐ型基
板の場合は、例えばリン）をイオン注入し、1018cm-3〜
1019cm-3程度の低濃度拡散層６を形成する。
第５図（ｂ）に示すように、半導体基板上にCVD法に
より第２の酸化膜７を2000Å〜3000Å成長させる。
より第２の酸化膜７を2000Å〜3000Å成長させる。
第５図（ｃ）に示すように、前記第２の酸化膜７を異
方性エッチングによってエッチバックし、半導体基板表
面を露出させると同時にゲート電極４の側壁部にのみ第
２の酸化膜７を残す。次にゲート電極４及び第２の酸化
膜７をマスクとして、半導体基板と逆導電型の第２の不
純物（Ｐ型基板の場合は例えばヒ素）をイオン注入し、
1020〜1021cm-3程度の高濃度拡散層８を形成する。
方性エッチングによってエッチバックし、半導体基板表
面を露出させると同時にゲート電極４の側壁部にのみ第
２の酸化膜７を残す。次にゲート電極４及び第２の酸化
膜７をマスクとして、半導体基板と逆導電型の第２の不
純物（Ｐ型基板の場合は例えばヒ素）をイオン注入し、
1020〜1021cm-3程度の高濃度拡散層８を形成する。
次に半導体基板表面上に約1000Åのチタン層16を形成
する。
する。
第５図（ｄ）に示すように熱処理を施して露出した半
導体基板表面にチタンシリサイド層17を形成する。未反
応チタンは過酸化水素水でエッチング除去する。
導体基板表面にチタンシリサイド層17を形成する。未反
応チタンは過酸化水素水でエッチング除去する。
第５図（ｅ）に示すように、層間絶縁膜13を形成した
後、前記チタンシリサイド17上にコンタクト孔を開孔す
る。次にタングステン又はタングステンのシリサイド14
を埋め込んだ後、その上部に金属配線15を形成し、チタ
ンシリサイド層17と金属配線15との電気的接続を行な
う。
後、前記チタンシリサイド17上にコンタクト孔を開孔す
る。次にタングステン又はタングステンのシリサイド14
を埋め込んだ後、その上部に金属配線15を形成し、チタ
ンシリサイド層17と金属配線15との電気的接続を行な
う。
第５図（ｅ）は従来の製造方法により製造した場合の
最終工程断面図である。
最終工程断面図である。
この従来の製造方法では、コンタクト孔は必ず高濃度
拡散層上に形成されたチタンシリサイド層上に開孔する
必要がある。このため、拡散層の面積はコンタクト孔の
大きさと、コンタクト孔端とゲート電極端及びフィール
ド端（拡散層端）との位置合せマージンを含んだ大きさ
となってしまう。
拡散層上に形成されたチタンシリサイド層上に開孔する
必要がある。このため、拡散層の面積はコンタクト孔の
大きさと、コンタクト孔端とゲート電極端及びフィール
ド端（拡散層端）との位置合せマージンを含んだ大きさ
となってしまう。
このため、半導体基板と拡散層との接合容量が大きく
なるという不具合がある。この接合容量は、トランジス
タの電流駆動能力向上のため短ゲート長を実現する場
合、ソース・ドレイン間のパンチスルー防止のために半
導体基板の不純物濃度を高くすると大きくなる。
なるという不具合がある。この接合容量は、トランジス
タの電流駆動能力向上のため短ゲート長を実現する場
合、ソース・ドレイン間のパンチスルー防止のために半
導体基板の不純物濃度を高くすると大きくなる。
従って、MOSトランジスタのゲート長を小さくしても
高速動作する集積回路装置が製造できないという不具合
がある。さらに、コンタクト孔を高濃度拡散層上のチタ
ンシリサイド上に形成するため、上に述べた面積が必要
であり、高密度なMOSトランジスタの配置ができないと
いう不具合がある。
高速動作する集積回路装置が製造できないという不具合
がある。さらに、コンタクト孔を高濃度拡散層上のチタ
ンシリサイド上に形成するため、上に述べた面積が必要
であり、高密度なMOSトランジスタの配置ができないと
いう不具合がある。
本発明の目的は半導体基板とドレイン拡散層との接合
容量を著しく低減し、集積回路装置の高速動作を可能に
する半導体装置の製造方法を提供することにある。
容量を著しく低減し、集積回路装置の高速動作を可能に
する半導体装置の製造方法を提供することにある。
前記目的を達成するため、本発明に係る半導体装置の
製造方法は、ゲート酸化膜形成工程と、ゲート電極及び
酸化膜形成工程と、低濃度不純物拡散層形成工程と、基
板表面露出工程と、高濃度不純物拡散層形成工程と、不
純物拡散工程と、パターニング工程と、成長工程と、配
線工程とを有する半導体装置の製造方法であって、 ゲート酸化膜形成工程は、一導電型を有する半導体基
板上にフィールド領域及び活性領域を形成し、活性領域
上にゲート酸化膜を形成するものであり、 ゲート電極及び酸化膜形成工程は、ゲート酸化膜上に
所定のパターンでゲート電極及びゲート電極と同一パタ
ーンの第１の酸化膜を形成するものであり、 低濃度不純物拡散層形成工程は、半導体基板と逆導電
型の第１の不純物を前記ゲート電極をマスクとして、自
己整合的に半導体基板中にイオン注入し、低濃度の不純
物拡散層を形成するものであり、 基板表面露出工程は、第２の酸化膜を半導体基板上に
成長させ、異方性エッチングによって、前記ゲート電極
側壁部にのみ第２の酸化膜を残すと同時に、ゲート電極
及びフィールド領域以外の半導体基板表面を露出させる
ものであり、 高濃度不純物拡散層形成工程は、半導体基板と逆導電
型の第２の不純物を前記ゲート電極及び側壁部の第２の
酸化膜をマスクとして、自己整合的に半導体基板中にイ
オン注入し、高濃度の不純物拡散層を形成するものであ
り、 不純物拡散工程は、薄い多結晶シリコン層を成長させ
た後、熱処理し、高濃度拡散層と接続する前記多結晶シ
リコン層中に高濃度拡散層から第２の不純物を拡散させ
るものであり、 パターニング工程は、所定の形状に前記多結晶シリコ
ン層をパターニングするものであり、 成長工程は、所定の形状にパターニングされた多結晶
シリコン層上、及び前記多結晶シリコン層が除去されて
露出した高濃度拡散層上にCVD法により高融点金属を選
択的に成長させるものであり、 配線工程は、層間絶縁膜を成長させ、前記高融点金属
上の層間絶縁膜にコンタクト孔を開孔し、上部金属配線
と電気的接続を行なうものである。
製造方法は、ゲート酸化膜形成工程と、ゲート電極及び
酸化膜形成工程と、低濃度不純物拡散層形成工程と、基
板表面露出工程と、高濃度不純物拡散層形成工程と、不
純物拡散工程と、パターニング工程と、成長工程と、配
線工程とを有する半導体装置の製造方法であって、 ゲート酸化膜形成工程は、一導電型を有する半導体基
板上にフィールド領域及び活性領域を形成し、活性領域
上にゲート酸化膜を形成するものであり、 ゲート電極及び酸化膜形成工程は、ゲート酸化膜上に
所定のパターンでゲート電極及びゲート電極と同一パタ
ーンの第１の酸化膜を形成するものであり、 低濃度不純物拡散層形成工程は、半導体基板と逆導電
型の第１の不純物を前記ゲート電極をマスクとして、自
己整合的に半導体基板中にイオン注入し、低濃度の不純
物拡散層を形成するものであり、 基板表面露出工程は、第２の酸化膜を半導体基板上に
成長させ、異方性エッチングによって、前記ゲート電極
側壁部にのみ第２の酸化膜を残すと同時に、ゲート電極
及びフィールド領域以外の半導体基板表面を露出させる
ものであり、 高濃度不純物拡散層形成工程は、半導体基板と逆導電
型の第２の不純物を前記ゲート電極及び側壁部の第２の
酸化膜をマスクとして、自己整合的に半導体基板中にイ
オン注入し、高濃度の不純物拡散層を形成するものであ
り、 不純物拡散工程は、薄い多結晶シリコン層を成長させ
た後、熱処理し、高濃度拡散層と接続する前記多結晶シ
リコン層中に高濃度拡散層から第２の不純物を拡散させ
るものであり、 パターニング工程は、所定の形状に前記多結晶シリコ
ン層をパターニングするものであり、 成長工程は、所定の形状にパターニングされた多結晶
シリコン層上、及び前記多結晶シリコン層が除去されて
露出した高濃度拡散層上にCVD法により高融点金属を選
択的に成長させるものであり、 配線工程は、層間絶縁膜を成長させ、前記高融点金属
上の層間絶縁膜にコンタクト孔を開孔し、上部金属配線
と電気的接続を行なうものである。
また本発明においてはドーピング工程を含むものであ
り、 該ドーピング工程は、第２の酸化膜を異方性エッチン
グによりエッチングし、半導体基板表面を露出させた
後、薄い多結晶シリコン層を成長させ、次に半導体基板
と逆導電型の第２の不純物を前記多結晶シリコンを通し
てイオン注入し、高濃度拡散層を形成すると同時に、多
結晶シリコン中に第２の不純物をドーピングするもので
ある。
り、 該ドーピング工程は、第２の酸化膜を異方性エッチン
グによりエッチングし、半導体基板表面を露出させた
後、薄い多結晶シリコン層を成長させ、次に半導体基板
と逆導電型の第２の不純物を前記多結晶シリコンを通し
てイオン注入し、高濃度拡散層を形成すると同時に、多
結晶シリコン中に第２の不純物をドーピングするもので
ある。
MOSトランジスタのソース・ドレインに対して開孔す
るコンタクト孔を、ソース・ドレインからフィールド酸
化膜上に引出した高融点金属に対して開孔する。これに
より、ソース・ドレイン拡散層の面積を可及的に極小に
抑えることが可能となる。
るコンタクト孔を、ソース・ドレインからフィールド酸
化膜上に引出した高融点金属に対して開孔する。これに
より、ソース・ドレイン拡散層の面積を可及的に極小に
抑えることが可能となる。
次に本発明について図面を参照して説明する。
（実施例１） 第１図（ａ）〜（ｆ）は本発明の半導体装置の製造方
法を工程順に示した断面図である。第２図は第１図に示
した製造方法によって製造された半導体装置の平面図、
第１図（ｆ）は第２図のＡ−Ａ′線断面図である。
法を工程順に示した断面図である。第２図は第１図に示
した製造方法によって製造された半導体装置の平面図、
第１図（ｆ）は第２図のＡ−Ａ′線断面図である。
以下に工程順に説明する。
第１図（ａ）に示すように、半導体基板１上にフィー
ルド酸化膜２、ゲート酸化膜３を形成した後、約2000Å
の厚さの多結晶シリコンを成長し、次に約1000Åの厚さ
の第１の酸化膜５を同時にパターニングし、ゲート電極
４を形成する。次にそのゲート電極４をマスクとして、
半導体基板と逆導電型の第１の不純物（Ｐ型基板の場合
は、例えばリン）をイオン注入し、1018cm-3〜1019cm-3
程度の低濃度拡散層６を形成する。
ルド酸化膜２、ゲート酸化膜３を形成した後、約2000Å
の厚さの多結晶シリコンを成長し、次に約1000Åの厚さ
の第１の酸化膜５を同時にパターニングし、ゲート電極
４を形成する。次にそのゲート電極４をマスクとして、
半導体基板と逆導電型の第１の不純物（Ｐ型基板の場合
は、例えばリン）をイオン注入し、1018cm-3〜1019cm-3
程度の低濃度拡散層６を形成する。
第１図（ｂ）に示すように、半導体基板上にCVD法に
より第２の酸化膜７を2000Å〜3000Å成長させる。
より第２の酸化膜７を2000Å〜3000Å成長させる。
第１図（ｃ）に示すように、前記第２の酸化膜７を異
方性エッチングによってエッチバックし、半導体基板表
面を露出させると同時にゲート電極側壁部にのみ第２の
酸化膜７を残す。このとき、ゲート電極４上には第１の
酸化膜５が存在するためゲート電極４の表面は露出しな
い。
方性エッチングによってエッチバックし、半導体基板表
面を露出させると同時にゲート電極側壁部にのみ第２の
酸化膜７を残す。このとき、ゲート電極４上には第１の
酸化膜５が存在するためゲート電極４の表面は露出しな
い。
次にゲート電極４及び第２の酸化膜７をマスクとし
て、半導体基板と逆導電型の第２の不純物（Ｐ型基板の
場合は例えばAs）をイオン注入し、1020〜1021cm-3程度
の高濃度拡散層８を形成する。
て、半導体基板と逆導電型の第２の不純物（Ｐ型基板の
場合は例えばAs）をイオン注入し、1020〜1021cm-3程度
の高濃度拡散層８を形成する。
次に薄い多結晶シリコン層（例えば200〜500Å）９を
成長させる。
成長させる。
第１図（ｄ）に示すように、熱処理（例えば900℃,20
分程度）を施して高濃度拡散層と接続した多結晶シリコ
ン層中に第２の不純物を拡散させる。次に多結晶シリコ
ンを所定の形状にフォトレジスト11をマスクに異方性エ
ッチングを行なう。このとき、多結晶シリコン層９の膜
厚が薄いため、エッチング時のオーバーエッチ量を小さ
く抑えることができ、フォトレジスト11がない領域にお
いて、高濃度拡散層が大きくエッチングされることはな
い。
分程度）を施して高濃度拡散層と接続した多結晶シリコ
ン層中に第２の不純物を拡散させる。次に多結晶シリコ
ンを所定の形状にフォトレジスト11をマスクに異方性エ
ッチングを行なう。このとき、多結晶シリコン層９の膜
厚が薄いため、エッチング時のオーバーエッチ量を小さ
く抑えることができ、フォトレジスト11がない領域にお
いて、高濃度拡散層が大きくエッチングされることはな
い。
薄いシリコン層９はフィールド上及びゲート電極上に
任意にパターニングすることができる。
任意にパターニングすることができる。
第１図（ｅ）に示すように、CVD法により薄い多結晶
シリコン層９及び不純物ドーピングされた領域の多結晶
シリコン層10と、露出している高濃度不純物拡散層８上
に選択的に高融点金属（例えばタングステン）12を約10
00〜1500Å成長させる。このとき、高融点金属層の層抵
抗は１Ω／□以下となる。
シリコン層９及び不純物ドーピングされた領域の多結晶
シリコン層10と、露出している高濃度不純物拡散層８上
に選択的に高融点金属（例えばタングステン）12を約10
00〜1500Å成長させる。このとき、高融点金属層の層抵
抗は１Ω／□以下となる。
第１図（ｆ）に示すように、層間絶縁膜13を約5000Å
成長させ、高融点金属12上にコンタクト孔を開孔し、次
にタングステン又はタングステンのシリサイド14を埋め
込んだ後、その上部に金属配線15を形成し、高融点金属
12と金属配線15との電気的接続を行なう。
成長させ、高融点金属12上にコンタクト孔を開孔し、次
にタングステン又はタングステンのシリサイド14を埋め
込んだ後、その上部に金属配線15を形成し、高融点金属
12と金属配線15との電気的接続を行なう。
第１図（ｆ）は本発明の製造方法により製造した場合
の最終工程断面図である。
の最終工程断面図である。
（実施例２） 以下に本発明の実施例２について説明する。
本発明の半導体装置の製造方法において、第１図
（ｃ）の工程で、第２の酸化膜７をエッチバックし、ゲ
ート電極４の則壁部にのみ第２の酸化膜７を残し、かつ
半導体基板表面を露出させた後、薄い多結晶シリコン層
（例えば200〜500Å）９を成長させ、半導体基板と逆導
電型の第２の不純物（Ｐ型基板の場合、例えばヒ素）を
多結晶シリコン層９を通してイオン注入する。
（ｃ）の工程で、第２の酸化膜７をエッチバックし、ゲ
ート電極４の則壁部にのみ第２の酸化膜７を残し、かつ
半導体基板表面を露出させた後、薄い多結晶シリコン層
（例えば200〜500Å）９を成長させ、半導体基板と逆導
電型の第２の不純物（Ｐ型基板の場合、例えばヒ素）を
多結晶シリコン層９を通してイオン注入する。
次に熱処理（例えば900℃,20分程度）を行なうと、第
１図（ｄ）と同一の構造を得ることができる。
１図（ｄ）と同一の構造を得ることができる。
以下は実施例１で説明した製造方法と同一である。
（実施例３） 以下に本発明の製造方法の応用例を図面を参照して説
明する。
明する。
第３図（ａ），（ｂ）及び第４図（ａ），（ｂ）に本
発明の製造方法により製造した半導体装置の平面図及び
断面図を示す。
発明の製造方法により製造した半導体装置の平面図及び
断面図を示す。
第３図（ａ），（ｂ）では、２つのMOSトランジスタ
が接近して配置されており、異なるトランジスタのドレ
インとソースが近距離にあり、各々のソース・ドレイン
に対してコンタクト孔を開孔する場合について示す。
が接近して配置されており、異なるトランジスタのドレ
インとソースが近距離にあり、各々のソース・ドレイン
に対してコンタクト孔を開孔する場合について示す。
本発明の製造方法により多結晶シリコン層９をゲート
電極上の一部にまたがってパターニングし、その上部に
高融点金属12を成長させ、この高融点金属に対して、コ
ンタクト孔を開孔し、上部の金属配線と電気的接続を得
ている。この場合のコンタクト孔は酸化膜を介してゲー
ト電極上部に存在する高融点金属に対して開孔されてい
る。
電極上の一部にまたがってパターニングし、その上部に
高融点金属12を成長させ、この高融点金属に対して、コ
ンタクト孔を開孔し、上部の金属配線と電気的接続を得
ている。この場合のコンタクト孔は酸化膜を介してゲー
ト電極上部に存在する高融点金属に対して開孔されてい
る。
第４図（ａ），（ｂ）では２つのMOSトランジスタが
ある程度の距離をもって配置されている場合で、かつ、
向い合って配置された拡散層がともにソースである場合
ついて示す。
ある程度の距離をもって配置されている場合で、かつ、
向い合って配置された拡散層がともにソースである場合
ついて示す。
本発明の製造方法により、多結晶シリコン層９を向い
合う２つのMOSトランジスタのソースを含むようにパタ
ーニングし、その上部に高融点金属12を成長させ、この
高融点金属に対してコンタクト孔を開孔し、上部の金属
配線と電気的接続を得ている。この場合のコンタクト孔
はフィールド酸化膜上の高融点金属12に対して開孔され
ている。
合う２つのMOSトランジスタのソースを含むようにパタ
ーニングし、その上部に高融点金属12を成長させ、この
高融点金属に対してコンタクト孔を開孔し、上部の金属
配線と電気的接続を得ている。この場合のコンタクト孔
はフィールド酸化膜上の高融点金属12に対して開孔され
ている。
また、第３図のトランジスタTr2、第４図のトランジ
スタTr1,Tr2のドレインに接続するコンタクト孔の面積
の大部分は、フィールド上に引き出された高融点金属領
域であり、ドレイン拡散層の面積は小さく抑えられてい
る。
スタTr1,Tr2のドレインに接続するコンタクト孔の面積
の大部分は、フィールド上に引き出された高融点金属領
域であり、ドレイン拡散層の面積は小さく抑えられてい
る。
以上説明したように本発明の製造方法では、MOSトラ
ンジスタのソース・ドレインに対して開孔するコンタク
ト孔を、ソース・ドレインからフィールド酸化膜上に引
き出した高融点金属に対して開孔するため、ソース・ド
レイン拡散層の面積を極小に抑えることができる。従っ
て、半導体基板とドレイン拡散層との接合容量を著しく
低減でき、集積回路装置の高速動作が可能となる。
ンジスタのソース・ドレインに対して開孔するコンタク
ト孔を、ソース・ドレインからフィールド酸化膜上に引
き出した高融点金属に対して開孔するため、ソース・ド
レイン拡散層の面積を極小に抑えることができる。従っ
て、半導体基板とドレイン拡散層との接合容量を著しく
低減でき、集積回路装置の高速動作が可能となる。
また、ソース・ドレインから引き出した高融点金属を
酸化膜を介してゲート電極上部にまで形成でき、その領
域の高融点金属上にコンタクト孔を開孔するため、コン
タクト孔を開孔するために必要な面積を拡散層上に設け
る必要がなく、トランジスタの面積を小さくできる。従
って、集積回路装置の集積度を向上させることができる
という効果を有する。
酸化膜を介してゲート電極上部にまで形成でき、その領
域の高融点金属上にコンタクト孔を開孔するため、コン
タクト孔を開孔するために必要な面積を拡散層上に設け
る必要がなく、トランジスタの面積を小さくできる。従
って、集積回路装置の集積度を向上させることができる
という効果を有する。
さらに、薄い多結晶シリコンのパターニングを任意に
行なえるため、別々の拡散層を薄い多結晶シリコンを介
して高融点金属で接続でき、より高密度な素子配置が可
能となる。
行なえるため、別々の拡散層を薄い多結晶シリコンを介
して高融点金属で接続でき、より高密度な素子配置が可
能となる。
第１図（ａ）〜（ｆ）は本発明の実施例を工程順に示し
た断面図、第２図は本発明の実施例を説明する平面図、
第３図（ａ），第４図（ａ）は本発明を応用したMOSト
ランジスタの配置を説明するための平面図、第３図
（ｂ）は第３図（ａ）のＢ−Ｂ′線断面図、第４図
（ｂ）は第４図（ａ）のＣ−Ｃ′線断面図、第５図
（ａ）〜（ｅ）は従来の製造方法を工程順に示した断面
図、第６図は従来の製造方法を説明するための平面図で
ある。 １……半導体基板、２……フィールド酸化膜 ３……ゲート酸化膜、４……ゲート電極 ５……第１の酸化膜 ６……低濃度不純物拡散層 ７……第２の酸化膜 ８……高濃度不純物拡散層 ９……多結晶シリコン層 10……不純物拡散された多結晶シリコン層 11……フォトレジスト、12……高融点金属 13……層間絶縁膜 14……タングステン又はタングステンシリサイド 15……金属配線、16……チタン 17……チタンシリサイド
た断面図、第２図は本発明の実施例を説明する平面図、
第３図（ａ），第４図（ａ）は本発明を応用したMOSト
ランジスタの配置を説明するための平面図、第３図
（ｂ）は第３図（ａ）のＢ−Ｂ′線断面図、第４図
（ｂ）は第４図（ａ）のＣ−Ｃ′線断面図、第５図
（ａ）〜（ｅ）は従来の製造方法を工程順に示した断面
図、第６図は従来の製造方法を説明するための平面図で
ある。 １……半導体基板、２……フィールド酸化膜 ３……ゲート酸化膜、４……ゲート電極 ５……第１の酸化膜 ６……低濃度不純物拡散層 ７……第２の酸化膜 ８……高濃度不純物拡散層 ９……多結晶シリコン層 10……不純物拡散された多結晶シリコン層 11……フォトレジスト、12……高融点金属 13……層間絶縁膜 14……タングステン又はタングステンシリサイド 15……金属配線、16……チタン 17……チタンシリサイド
Claims (2)
- 【請求項１】ゲート酸化膜形成工程と、ゲート電極及び
酸化膜形成工程と、低濃度不純物拡散層形成工程と、基
板表面露出工程と、高濃度不純物拡散層形成工程と、不
純物拡散工程と、パターニング工程と、成長工程と、配
線工程とを有する半導体装置の製造方法であって、 ゲート酸化膜形成工程は、一導電型を有する半導体基板
上にフィールド領域及び活性領域を形成し、活性領域上
にゲート酸化膜を形成するものであり、 ゲート電極及び酸化膜形成工程は、ゲート酸化膜上に所
定のパターンでゲート電極及びゲート電極と同一パター
ンの第１の酸化膜を形成するものであり、 低濃度不純物拡散層形成工程は、半導体基板と逆導電型
の第１の不純物を前記ゲート電極をマスクとして、自己
整合的に半導体基板中にイオン注入し、低濃度の不純物
拡散層を形成するものであり、 基板表面露出工程は、第２の酸化膜を半導体基板上に成
長させ、異方性エッチングによって、前記ゲート電極側
壁部にのみ第２の酸化膜を残すと同時に、ゲート電極及
びフィールド領域以外の半導体基板表面を露出させるも
のであり、 高濃度不純物拡散層形成工程は、半導体基板と逆導電型
の第２の不純物を前記ゲート電極及び側壁部の第２の酸
化膜をマスクとして、自己整合的に半導体基板中にイオ
ン注入し、高濃度の不純物拡散層を形成するものであ
り、 不純物拡散工程は、薄い多結晶シリコン層を成長させた
後、熱処理し、高濃度拡散層と接続する前記多結晶シリ
コン層中に高濃度拡散層から第２の不純物を拡散させる
ものであり、 パターニング工程は、所定の形状に前記多結晶シリコン
層をパターニングするものであり、 成長工程は、所定の形状にパターニングされた多結晶シ
リコン層上、及び前記多結晶シリコン層が除去されて露
出した高濃度拡散層上にCVD法により高融点金属を選択
的に成長させるものであり、 配線工程は、層間絶縁膜を成長させ、前記高融点金属上
の層間絶縁膜にコンタクト孔を開孔し、上部金属配線と
電気的接続を行なうものであることを特徴とする半導体
装置の製造方法。 - 【請求項２】ドーピング工程を含むものであり、 該ドーピング工程は、第２の酸化膜を異方性エッチング
によりエッチングし、半導体基板表面を露出させた後、
薄い多結晶シリコン層を成長させ、次に半導体基板と逆
導電型の第２の不純物を前記多結晶シリコンを通してイ
オン注入し、高濃度拡散層を形成すると同時に、多結晶
シリコン中に第２の不純物をドーピングするものである
ことを特徴とする請求項（１）項記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2183481A JP2985246B2 (ja) | 1990-07-11 | 1990-07-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2183481A JP2985246B2 (ja) | 1990-07-11 | 1990-07-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0471236A JPH0471236A (ja) | 1992-03-05 |
| JP2985246B2 true JP2985246B2 (ja) | 1999-11-29 |
Family
ID=16136568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2183481A Expired - Lifetime JP2985246B2 (ja) | 1990-07-11 | 1990-07-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2985246B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100696501B1 (ko) | 2005-03-23 | 2007-03-19 | 삼성에스디아이 주식회사 | 플라즈마 디스플레이 장치 |
| JP4893415B2 (ja) * | 2006-10-19 | 2012-03-07 | 日立化成工業株式会社 | 放熱性フィルム |
-
1990
- 1990-07-11 JP JP2183481A patent/JP2985246B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0471236A (ja) | 1992-03-05 |
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