JP3099333B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3099333B2 JP3099333B2 JP01218961A JP21896189A JP3099333B2 JP 3099333 B2 JP3099333 B2 JP 3099333B2 JP 01218961 A JP01218961 A JP 01218961A JP 21896189 A JP21896189 A JP 21896189A JP 3099333 B2 JP3099333 B2 JP 3099333B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- forming
- conductivity type
- base region
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にBiCMOS半
導体装置の製造に用いるのに好適なバイポーラトランジ
スタの製造方法に関するものである。
導体装置の製造に用いるのに好適なバイポーラトランジ
スタの製造方法に関するものである。
BiCMOS半導体装置の製造に用いるのに適したバイポー
ラ・トランジタの従来の製造方法の例を第３図を参照し
て簡単に説明する。
ラ・トランジタの従来の製造方法の例を第３図を参照し
て簡単に説明する。
第３図（ａ）を参照すると、Ｐ型半導体基板41上の必
要な領域にN+埋込層42、P+埋込層43をそれぞれ形成した
後、全面に厚さ１〜２μｍのＮ型エピ層44を成長させ、
通常のCMOS半導体装置のウェル形成技術および選択酸化
技術をそれぞれ用いて活性領域以外の領域にＰウェルと
同等のＰ型分離領域45およびフィールド酸化膜46をそれ
ぞれ形成する。これにより、N+埋込層42上にNPNバイポ
ーラトランジスタが形成される領域が設けられ、P+埋込
層43上にＰ型分離領域が設けられる。次に全面にMOSト
ランジストのゲート酸化膜に相当する酸化膜47を15〜25
nm成長した後、コレクタの引出し電極部58の酸化膜を除
去し、引き続いて多結晶シリコン48、タングステンシリ
サイド49、酸化膜50から成るコレクタの引出し電極58を
MOSトランジスタのゲート電極と同時に形成する。
要な領域にN+埋込層42、P+埋込層43をそれぞれ形成した
後、全面に厚さ１〜２μｍのＮ型エピ層44を成長させ、
通常のCMOS半導体装置のウェル形成技術および選択酸化
技術をそれぞれ用いて活性領域以外の領域にＰウェルと
同等のＰ型分離領域45およびフィールド酸化膜46をそれ
ぞれ形成する。これにより、N+埋込層42上にNPNバイポ
ーラトランジスタが形成される領域が設けられ、P+埋込
層43上にＰ型分離領域が設けられる。次に全面にMOSト
ランジストのゲート酸化膜に相当する酸化膜47を15〜25
nm成長した後、コレクタの引出し電極部58の酸化膜を除
去し、引き続いて多結晶シリコン48、タングステンシリ
サイド49、酸化膜50から成るコレクタの引出し電極58を
MOSトランジスタのゲート電極と同時に形成する。
次に第３図（ｂ）を参照すると、ベース領域51を（ボ
ロン）を注入して形成した後、フォトリソグラフィ技術
を用いてエミッタ領域となるべき部分から十分マージン
をとってフォトレジスト52を形成し（コレクタ電極上に
も形成）高ドーズのＢ（ボロン）をイオン注入する。こ
の結果第３図（ｃ）に示すように低抵抗のグラフト・ベ
ース領域53が形成される。全面に層間絶縁膜54を形成し
た後、フォトリソグラフィ技術を用いてエミッタ領域と
なるべき部分の上を開孔し、第３図（ｄ）に示すように
多結晶シリコン56を堆積してパターニングで形成し、こ
の多結晶シリコン56に高ドーズのAsをイオン注入し、こ
の多結晶シリコンからの拡散によってエミッタ57を形成
することによってバイポーラトランジスタを製造してい
る。
ロン）を注入して形成した後、フォトリソグラフィ技術
を用いてエミッタ領域となるべき部分から十分マージン
をとってフォトレジスト52を形成し（コレクタ電極上に
も形成）高ドーズのＢ（ボロン）をイオン注入する。こ
の結果第３図（ｃ）に示すように低抵抗のグラフト・ベ
ース領域53が形成される。全面に層間絶縁膜54を形成し
た後、フォトリソグラフィ技術を用いてエミッタ領域と
なるべき部分の上を開孔し、第３図（ｄ）に示すように
多結晶シリコン56を堆積してパターニングで形成し、こ
の多結晶シリコン56に高ドーズのAsをイオン注入し、こ
の多結晶シリコンからの拡散によってエミッタ57を形成
することによってバイポーラトランジスタを製造してい
る。
上述した従来の製造方法では、低抵抗のグラフト・ベ
ースの領域53の形成およびエミッタ領域57の形成のいず
れにもフォトリソグラフィ技術が必要なため露光装置の
位置合せ精度や寸法精度を考慮して、エミッタ領域57と
低抵抗グラフトベース領域53との間に十分なマージンを
とる必要がある。したがって、真性ベース領域と低抵抗
ベース領域53の間に高抵抗のベース領域が存在し、ベー
ス抵抗が大きくなるという欠点がある。
ースの領域53の形成およびエミッタ領域57の形成のいず
れにもフォトリソグラフィ技術が必要なため露光装置の
位置合せ精度や寸法精度を考慮して、エミッタ領域57と
低抵抗グラフトベース領域53との間に十分なマージンを
とる必要がある。したがって、真性ベース領域と低抵抗
ベース領域53の間に高抵抗のベース領域が存在し、ベー
ス抵抗が大きくなるという欠点がある。
これに対してバイポーラ集積回路で用いられるような
ヒドラジン等の異方性化学エッチング液を用いて低抵抗
ベース領域とエミッタ領域とを形成するSST技術等もあ
るが、これらの技術はCMOS技術との両立が困難であり、
BiCMOS集積回路では用いることができない。
ヒドラジン等の異方性化学エッチング液を用いて低抵抗
ベース領域とエミッタ領域とを形成するSST技術等もあ
るが、これらの技術はCMOS技術との両立が困難であり、
BiCMOS集積回路では用いることができない。
本発明の半導体装置の製造方法の第１の構成は、一導
電型の半導体基板上のベース形成領域に逆導電型の半導
体層を形成する工程と、前記半導体層の表面に第１の酸
化膜を形成する工程と、前記第１の酸化膜を介してイオ
ン注入し、前記半導体層表面に一導電型のベース領域を
形成する工程と、前記ベース領域上の前記第１の酸化膜
を除去した後、前記ベース領域上に二種類の異なる材料
の層を順次堆積する工程と、異方性エッチングと等方性
エッチングを組合せて前記材料の層のうち下層がエッチ
ングされて所定パターンとなった第１の部分と上層がエ
ッチングされて前記第１の部分に対して張り出した形状
を有する第２の部分とを形成する工程と、前記第２の部
分をマスクとして一導電型の不純物を前記半導体基板に
イオン注入し、低抵抗ベース領域を形成する工程と、前
記第２の部分を除去した後、前記半導体基板の全面に第
２の酸化膜を形成する工程と、前記第１の部分上の前記
第２の酸化膜に開ロを設けた後、前記開口部に導電膜を
形成する工程と、前記開口部の前記導電膜上からイオン
注入し、前記第１の部分を介して逆導電型の不純物を前
記半導体基板に拡散させ前記開口部下の前記半導体層表
面に逆導電型のエミッタを形成する工程とを具備するこ
とを特徴とする。
電型の半導体基板上のベース形成領域に逆導電型の半導
体層を形成する工程と、前記半導体層の表面に第１の酸
化膜を形成する工程と、前記第１の酸化膜を介してイオ
ン注入し、前記半導体層表面に一導電型のベース領域を
形成する工程と、前記ベース領域上の前記第１の酸化膜
を除去した後、前記ベース領域上に二種類の異なる材料
の層を順次堆積する工程と、異方性エッチングと等方性
エッチングを組合せて前記材料の層のうち下層がエッチ
ングされて所定パターンとなった第１の部分と上層がエ
ッチングされて前記第１の部分に対して張り出した形状
を有する第２の部分とを形成する工程と、前記第２の部
分をマスクとして一導電型の不純物を前記半導体基板に
イオン注入し、低抵抗ベース領域を形成する工程と、前
記第２の部分を除去した後、前記半導体基板の全面に第
２の酸化膜を形成する工程と、前記第１の部分上の前記
第２の酸化膜に開ロを設けた後、前記開口部に導電膜を
形成する工程と、前記開口部の前記導電膜上からイオン
注入し、前記第１の部分を介して逆導電型の不純物を前
記半導体基板に拡散させ前記開口部下の前記半導体層表
面に逆導電型のエミッタを形成する工程とを具備するこ
とを特徴とする。
本発明の半導体装置の製造方法の第２の構成は、一導
電型の半導体基板上のベース形成領域に逆導電型の半導
体層を形成する工程と、前記半導体層の表面に第１の酸
化膜を形成する工程と、前記第１の酸化膜を介してイオ
ン注入し、前記半導体層表面に一導電型のベース領域を
形成する工程と、前記ベース領域上の前記第１の酸化膜
を除去した後、前記ベース領域上に二種類の異なる材料
の層を順次堆積する工程と、異方性エッチングと等方性
エッチングを組合せて前記材料の層のうち下層がエッチ
ングされて所定パターンとなった第３の部分と上層がエ
ッチングされて前記第１の部分に対して張り出した形状
を有する第４の部分とを形成する工程と、前記第４の部
分をマスクとして一導電型の不純物を前記半導体基板に
イオン注入し、低抵抗ベース領域を形成する工程と、前
記半導体基板の全面に第２の酸化膜を形成する工程と、
前記第４の部分上の前記第２の酸化膜に開ロを設けた
後、前記開口部の前記第４の部分上からイオン注入し、
前記第３の部分を介して逆導電型の不純物を前記半導体
基板に拡散させ前記開口部下の前記半導体層表面に逆導
電型のエミッタを形成する工程とを具備することを特徴
とする。
電型の半導体基板上のベース形成領域に逆導電型の半導
体層を形成する工程と、前記半導体層の表面に第１の酸
化膜を形成する工程と、前記第１の酸化膜を介してイオ
ン注入し、前記半導体層表面に一導電型のベース領域を
形成する工程と、前記ベース領域上の前記第１の酸化膜
を除去した後、前記ベース領域上に二種類の異なる材料
の層を順次堆積する工程と、異方性エッチングと等方性
エッチングを組合せて前記材料の層のうち下層がエッチ
ングされて所定パターンとなった第３の部分と上層がエ
ッチングされて前記第１の部分に対して張り出した形状
を有する第４の部分とを形成する工程と、前記第４の部
分をマスクとして一導電型の不純物を前記半導体基板に
イオン注入し、低抵抗ベース領域を形成する工程と、前
記半導体基板の全面に第２の酸化膜を形成する工程と、
前記第４の部分上の前記第２の酸化膜に開ロを設けた
後、前記開口部の前記第４の部分上からイオン注入し、
前記第３の部分を介して逆導電型の不純物を前記半導体
基板に拡散させ前記開口部下の前記半導体層表面に逆導
電型のエミッタを形成する工程とを具備することを特徴
とする。
本発明の方法によって、上層をマスクとして一導電型
イオン注入によって低抵抗ベース領域を形成し、下層か
らの逆導電型不純物拡散によってエミッタ領域を形成す
れば、CMOS技術と整合性の高いプロセスとしてエミッタ
領域と低抵抗のベース領域とをセルフアラインで形成す
るという技術を提供できる。
イオン注入によって低抵抗ベース領域を形成し、下層か
らの逆導電型不純物拡散によってエミッタ領域を形成す
れば、CMOS技術と整合性の高いプロセスとしてエミッタ
領域と低抵抗のベース領域とをセルフアラインで形成す
るという技術を提供できる。
次に本発明について図面を参照して説明する。
本発明の一実施例においては、第１図（ａ）に示すよ
うにＰ型半導体基板１上のバイポーラトランジスタおよ
びＰチャネルMOSトランジスタをそれぞれ形成すべき領
域にN+埋込層２を、バイポーラトランジスタの分離領域
およびＮチャネルMOSトランジスタをそれぞれ形成すべ
き領域にP+埋込層３をそれぞれ形成した後、全面に厚さ
1.2〜1.5μｍのＮ型エピ層４を成長する。P+埋込層３上
の領域にＰ型分離領域またはＰウェル５を形成した後、
選択酸化技術を用いて活性領域以外の領域に500〜800nm
のフィールド酸化膜６を成長させ、全面に15〜20nmのゲ
ート酸化膜に相当する酸化膜７を成長させる。
うにＰ型半導体基板１上のバイポーラトランジスタおよ
びＰチャネルMOSトランジスタをそれぞれ形成すべき領
域にN+埋込層２を、バイポーラトランジスタの分離領域
およびＮチャネルMOSトランジスタをそれぞれ形成すべ
き領域にP+埋込層３をそれぞれ形成した後、全面に厚さ
1.2〜1.5μｍのＮ型エピ層４を成長する。P+埋込層３上
の領域にＰ型分離領域またはＰウェル５を形成した後、
選択酸化技術を用いて活性領域以外の領域に500〜800nm
のフィールド酸化膜６を成長させ、全面に15〜20nmのゲ
ート酸化膜に相当する酸化膜７を成長させる。
次に第１図（ｂ）を参照すると、CMOS部のゲートと拡
散層の接続領域（図示せず）およびバイポーラトランジ
スタのコレクタ引出し電極58部の酸化膜７を除去した後
リン拡散した200nm程度の多結晶シリコン８、200nm程度
のタングステンシリサイド９、100nm程度の酸化膜10を
連続して堆積しパターニングすることによって、MOSト
ランジスタのゲートおよび配線（図示せず），バイポー
ラトランジスタのコレクタ引出し電極58を形成する。次
いでボロン（Ｂ）を10KeVの低エネルギーでイオン注入
することによってバイポーラトランジスタのベース領域
11を形成する。
散層の接続領域（図示せず）およびバイポーラトランジ
スタのコレクタ引出し電極58部の酸化膜７を除去した後
リン拡散した200nm程度の多結晶シリコン８、200nm程度
のタングステンシリサイド９、100nm程度の酸化膜10を
連続して堆積しパターニングすることによって、MOSト
ランジスタのゲートおよび配線（図示せず），バイポー
ラトランジスタのコレクタ引出し電極58を形成する。次
いでボロン（Ｂ）を10KeVの低エネルギーでイオン注入
することによってバイポーラトランジスタのベース領域
11を形成する。
第１図（ｃ）を参照すると、MOSトランジスタをLDD構
造とするために酸化膜成長と異方性エッチングを用いて
ゲートに側壁酸化膜（図示せず）を形成する。同時にコ
レクタ電極にも側壁酸化膜12が形成される。次いで膜厚
150〜200nmの多結晶シリコン13および窒化膜14をそれぞ
れ堆積させる。第１図（ｄ）に示すように、フォトリソ
グラフィ技術と異方性エッチングによって窒化膜をエッ
チングしてオーバーハング形状となるべき部分14′を残
しこれをマスクとして等方性エッチングによりオーバー
エッチングを行ない、エミッタ形成用多結晶シリコン1
3′を形成する。半導体基板もわずかにエッチングされ
るが真性MOSトランジスタ、真性バイポーラトランジス
タ領域にはエッチング時のダメージは加わらない。フォ
トリソグラフィを用いてイオン注入しない領域をレジス
ト15で被覆した後、BF2を３×1015cm-2イオン注入する
ことによってCMOS部のP+拡散層（図示せず）およびバイ
ポーラトランジスタの低抵抗ベース領域16を形成する。
この時オーバーハング形状の窒化膜14′の下に残った多
結晶シリコン13′がバイポーラトランジスタのエミッタ
領域を形成する拡散源となる。次に第１図（ｅ）に示す
ように全面に200〜300nmの酸化膜（層間絶縁膜）17を堆
積した後、エミッタ形成用の多結晶シリコン13′上を開
孔し、100nm程度の多結晶シリコン18を成長させパター
ニングする。この多結晶シリコン18に１×1016cm-2のヒ
素（As）を注入し多結晶シリコン13′を通してAsを基板
へ拡散させることによってエミッタ19を形成する。この
後、図示しないが、公知の方法によって層間絶縁膜の成
長、コンタクト孔の開孔、配線の形成によってBiCMOS半
導体装置が製造される。
造とするために酸化膜成長と異方性エッチングを用いて
ゲートに側壁酸化膜（図示せず）を形成する。同時にコ
レクタ電極にも側壁酸化膜12が形成される。次いで膜厚
150〜200nmの多結晶シリコン13および窒化膜14をそれぞ
れ堆積させる。第１図（ｄ）に示すように、フォトリソ
グラフィ技術と異方性エッチングによって窒化膜をエッ
チングしてオーバーハング形状となるべき部分14′を残
しこれをマスクとして等方性エッチングによりオーバー
エッチングを行ない、エミッタ形成用多結晶シリコン1
3′を形成する。半導体基板もわずかにエッチングされ
るが真性MOSトランジスタ、真性バイポーラトランジス
タ領域にはエッチング時のダメージは加わらない。フォ
トリソグラフィを用いてイオン注入しない領域をレジス
ト15で被覆した後、BF2を３×1015cm-2イオン注入する
ことによってCMOS部のP+拡散層（図示せず）およびバイ
ポーラトランジスタの低抵抗ベース領域16を形成する。
この時オーバーハング形状の窒化膜14′の下に残った多
結晶シリコン13′がバイポーラトランジスタのエミッタ
領域を形成する拡散源となる。次に第１図（ｅ）に示す
ように全面に200〜300nmの酸化膜（層間絶縁膜）17を堆
積した後、エミッタ形成用の多結晶シリコン13′上を開
孔し、100nm程度の多結晶シリコン18を成長させパター
ニングする。この多結晶シリコン18に１×1016cm-2のヒ
素（As）を注入し多結晶シリコン13′を通してAsを基板
へ拡散させることによってエミッタ19を形成する。この
後、図示しないが、公知の方法によって層間絶縁膜の成
長、コンタクト孔の開孔、配線の形成によってBiCMOS半
導体装置が製造される。
第２図は本発明の第２の実施例を示すものである。第
２図（ａ）を参照すると、第１の実施例と同様にしてバ
イポーラトランジスタのコレクタ引出し電極58、ベース
領域11′を形成し、側壁酸化膜10を形成した後、膜厚15
0〜200nmの多結晶シリコン33および膜厚50〜100nmのタ
ングステンシリサイド34を堆積し、第１の実施例と同様
にフォトリソグラフィ技術と異方性エッチングおよび等
方性エッチングを組合せてエミッタ形成用多結晶シリコ
ン33上にオーバーハング形状のタングステンシリサイド
34を形成し、以上のパターニングに用いたフォトレジス
トを剥離しないでフォトリソグラフィ技術を用いてイオ
ン注入しない領域をフォトレジスト32で被覆した後BF2
を注入して低抵抗のベース領域16を形成する。
２図（ａ）を参照すると、第１の実施例と同様にしてバ
イポーラトランジスタのコレクタ引出し電極58、ベース
領域11′を形成し、側壁酸化膜10を形成した後、膜厚15
0〜200nmの多結晶シリコン33および膜厚50〜100nmのタ
ングステンシリサイド34を堆積し、第１の実施例と同様
にフォトリソグラフィ技術と異方性エッチングおよび等
方性エッチングを組合せてエミッタ形成用多結晶シリコ
ン33上にオーバーハング形状のタングステンシリサイド
34を形成し、以上のパターニングに用いたフォトレジス
トを剥離しないでフォトリソグラフィ技術を用いてイオ
ン注入しない領域をフォトレジスト32で被覆した後BF2
を注入して低抵抗のベース領域16を形成する。
その後、第２図（ｂ）に示すように、第１の実施例と
同様にして酸化膜17を成長し、タングステンシリサイド
34と多結晶シリコン33から成るオーバーハング形状の領
域上を開口し、この領域に１×1016cm-2のヒ素を注入し
て基板へ拡散させることによりエミッタ19を形成する。
同様にして酸化膜17を成長し、タングステンシリサイド
34と多結晶シリコン33から成るオーバーハング形状の領
域上を開口し、この領域に１×1016cm-2のヒ素を注入し
て基板へ拡散させることによりエミッタ19を形成する。
この実施例ではエミッタ19の拡散源となる多結晶シリ
コン33上に開孔を形成する必要がないので、エミッタ19
を微細化できるという利点がある。
コン33上に開孔を形成する必要がないので、エミッタ19
を微細化できるという利点がある。
以上説明したように、本発明はCMOS技術と整合性の高
いプロセスを用いて、エミッタ19と低抵抗ベース領域16
をセルフアラインで形成することができるので、BiCMOS
集積回路のバイポーラトランジスタ真性ベース領域11′
のベース抵抗を低減し高性能にすることができるという
効果がある。
いプロセスを用いて、エミッタ19と低抵抗ベース領域16
をセルフアラインで形成することができるので、BiCMOS
集積回路のバイポーラトランジスタ真性ベース領域11′
のベース抵抗を低減し高性能にすることができるという
効果がある。
第１図（ａ）〜（ｅ）は本発明の製造方法の一実施例を
示す断面図、第２図（ａ），（ｂ）は本発明の製造方法
の第２の実施例を示す断面図、第３図（ａ）〜（ｄ）は
従来の製造方法を示す断面図である。 1,41……Ｐ型半導体基板、2,42……N+埋込層、3,43……
P+埋込層、4,44……Ｎ型エピ層、5,45……Ｐウェル、6,
46……フィールド酸化膜、7,47……酸化膜、8,48……多
結晶シリコン電極、9,49……タングステンシリサイド電
極、10,50……酸化膜、11,51……ベース領域、12……側
壁酸化膜、13,33,56……多結晶シリコン、14……窒化
膜、15,32,55……フォトレジスト、16,53……低抵抗ベ
ース領域、17,54……層間絶縁膜、19,57……エミッタ。
示す断面図、第２図（ａ），（ｂ）は本発明の製造方法
の第２の実施例を示す断面図、第３図（ａ）〜（ｄ）は
従来の製造方法を示す断面図である。 1,41……Ｐ型半導体基板、2,42……N+埋込層、3,43……
P+埋込層、4,44……Ｎ型エピ層、5,45……Ｐウェル、6,
46……フィールド酸化膜、7,47……酸化膜、8,48……多
結晶シリコン電極、9,49……タングステンシリサイド電
極、10,50……酸化膜、11,51……ベース領域、12……側
壁酸化膜、13,33,56……多結晶シリコン、14……窒化
膜、15,32,55……フォトレジスト、16,53……低抵抗ベ
ース領域、17,54……層間絶縁膜、19,57……エミッタ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−257570（ＪＰ，Ａ) 特開 昭60−41231（ＪＰ，Ａ) 特開 昭61−42169（ＪＰ，Ａ) 特開 昭60−80275（ＪＰ，Ａ) 特開 昭60−15971（ＪＰ，Ａ) 特開 昭60−140757（ＪＰ，Ａ) 特開 昭63−46768（ＪＰ，Ａ) 特開 昭50−24083（ＪＰ，Ａ) 特開 昭61−289663（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 29/73 - 29/737
Claims (2)
- 【請求項１】一導電型の半導体基板上のベース形成領域
に逆導電型の半導体層を形成する工程と、前記半導体層
の表面に第１の酸化膜を形成する工程と、前記第１の酸
化膜を介してイオン注入し、前記半導体層表面に一導電
型のベース領域を形成する工程と、前記ベース領域上の
前記第１の酸化膜を除去した後、前記ベース領域上に二
種類の異なる材料の層を順次堆積する工程と、異方性エ
ッチングと等方性エッチングを組合せて前記材料の層の
うち下層がエッチングされて所定パターンとなった第１
の部分と上層がエッチングされて前記第１の部分に対し
て張り出した形状を有する第２の部分とを形成する工程
と、前記第２の部分をマスクとして一導電型の不純物を
前記半導体基板にイオン注入し、低抵抗ベース領域を形
成する工程と、前記第２の部分を除去した後、前記半導
体基板の全面に第２の酸化膜を形成する工程と、前記第
１の部分上の前記第２の酸化膜に開ロを設けた後、前記
開口部に導電膜を形成する工程と、前記開口部の前記導
電膜上からイオン注入し、前記第１の部分を介して逆導
電型の不純物を前記半導体基板に拡散させ前記開口部下
の前記半導体層表面に逆導電型のエミッタを形成する工
程とを具備することを特徴とする半導体装置の製造方
法。 - 【請求項２】一導電型の半導体基板上のベース形成領域
に逆導電型の半導体層を形成する工程と、前記半導体層
の表面に第１の酸化膜を形成する工程と、前記第１の酸
化膜を介してイオン注入し、前記半導体層表面に一導電
型のベース領域を形成する工程と、前記ベース領域上の
前記第１の酸化膜を除去した後、前記ベース領域上に二
種類の異なる材料の層を順次堆積する工程と、異方性エ
ッチングと等方性エッチングを組合せて前記材料の層の
うち下層がエッチングされて所定パターンとなった第３
の部分と上層がエッチングされて前記第３の部分に対し
て張り出した形状を有する第４の部分とを形成する工程
と、前記第４の部分をマスクとして一導電型の不純物を
前記半導体基板にイオン注入し、低抵抗ベース領域を形
成する工程と、前記半導体基板の全面に第２の酸化膜を
形成する工程と、前記第４の部分上の前記第２の酸化膜
に開ロを設けた後、前記開口部の前記第４の部分上から
イオン注入し、前記第３の部分を介して逆導電型の不純
物を前記半導体基板に拡散させ前記開口部下の前記半導
体層表面に逆導電型のエミッタを形成する工程とを具備
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01218961A JP3099333B2 (ja) | 1989-08-24 | 1989-08-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01218961A JP3099333B2 (ja) | 1989-08-24 | 1989-08-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0382042A JPH0382042A (ja) | 1991-04-08 |
| JP3099333B2 true JP3099333B2 (ja) | 2000-10-16 |
Family
ID=16728063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01218961A Expired - Fee Related JP3099333B2 (ja) | 1989-08-24 | 1989-08-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3099333B2 (ja) |
-
1989
- 1989-08-24 JP JP01218961A patent/JP3099333B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0382042A (ja) | 1991-04-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5340751A (en) | Method of manufacturing a BiMOS device | |
| JPH05347383A (ja) | 集積回路の製法 | |
| US5556796A (en) | Self-alignment technique for forming junction isolation and wells | |
| US5091322A (en) | Semiconductor device and method of manufacturing the same | |
| JPH0555484A (ja) | 半導体装置の製造方法 | |
| JPH07142419A (ja) | 半導体装置の製造方法 | |
| JP3099333B2 (ja) | 半導体装置の製造方法 | |
| JP2985246B2 (ja) | 半導体装置の製造方法 | |
| US5972766A (en) | Method of manufacturing a bipolar transistor by using only two mask layers | |
| JPH07176639A (ja) | 半導体集積回路装置及びその製造方法 | |
| JP2853444B2 (ja) | 半導体装置の製造方法 | |
| JP2575876B2 (ja) | 半導体装置 | |
| US6602755B1 (en) | Method for manufacturing a compact bipolar transistor structure | |
| JP2828264B2 (ja) | 半導体装置の製造方法 | |
| JP2830089B2 (ja) | 半導体集積回路の製造方法 | |
| JP2820284B2 (ja) | 半導体装置の製造方法 | |
| JP3216289B2 (ja) | 半導体装置およびその製造方法 | |
| JPS63244768A (ja) | バイポーラ―ｃｍｏｓ半導体装置の製造方法 | |
| JPH04368171A (ja) | Ｂｉ−ＣＭＯＳ集積回路の製造方法 | |
| JPH02241057A (ja) | 半導体集積回路の製造方法 | |
| JP3300474B2 (ja) | 半導体装置およびその製造方法 | |
| JPS6295871A (ja) | 半導体装置の製造方法 | |
| JPH03180029A (ja) | 半導体装置の製造方法 | |
| JPH0353562A (ja) | 半導体集積回路装置の製造方法 | |
| JPH05259102A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |