JPH0353562A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH0353562A JPH0353562A JP18942889A JP18942889A JPH0353562A JP H0353562 A JPH0353562 A JP H0353562A JP 18942889 A JP18942889 A JP 18942889A JP 18942889 A JP18942889 A JP 18942889A JP H0353562 A JPH0353562 A JP H0353562A
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 40
- 229920005591 polysilicon Polymers 0.000 claims abstract description 39
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 28
- 239000012535 impurity Substances 0.000 claims abstract description 13
- 150000002500 ions Chemical class 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims description 4
- 238000000034 method Methods 0.000 abstract description 16
- 238000005468 ion implantation Methods 0.000 abstract description 7
- 229910052710 silicon Inorganic materials 0.000 abstract description 7
- 239000010703 silicon Substances 0.000 abstract description 7
- 238000009792 diffusion process Methods 0.000 abstract description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052796 boron Inorganic materials 0.000 abstract description 4
- -1 boron ions Chemical class 0.000 abstract description 4
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 4
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000007669 thermal treatment Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 32
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置の製造方法に関し、特にバ
イボーラトランジスタ部がセルファライン構造のＢｉＣ
ＭＯＳ集積回路装置の製造方法に関する。
イボーラトランジスタ部がセルファライン構造のＢｉＣ
ＭＯＳ集積回路装置の製造方法に関する。
第２図（ａ）〜（ｆｌ）は従来のベースとエミッタが自
己整合構造のバイボーラトランジスタを有するＢｉＣＭ
ＯＳ集積回路装置の製造方法を説明するための工程順に
配置した半導体チップの断面図である。
己整合構造のバイボーラトランジスタを有するＢｉＣＭ
ＯＳ集積回路装置の製造方法を説明するための工程順に
配置した半導体チップの断面図である。
Ｐ型シリコン基板ｌ上にＮ＋埋込層２−１．２−２及び
Ｐ＋埋込層３の原領域となる高濃度層を形成したのち、
Ｎ型シリコンエピタキシャル層４ａを成長する。Ｎチャ
ネルＭＯＳの形成される領域にＰウェル５を形成し、Ｐ
チャネルＭＯＳの形成される領域にＮウェル６を形成す
る。フィールド絶縁膜７を形成してＮチャネルＭＯＳ形
成領域，ＰチャネルＭＯＳ形成領域，バイボーラ形成領
域を区画した後、ＮチャネルＭＯＳ形成領域，Ｐチャネ
ルＭＯＳ形成領域上にゲート酸化膜８を形成し、レジス
ト工程及びエッチング工程を経てバイボーラ形成領域上
のゲート酸化膜を除去する（第２図（ａ））。次に、ポ
リシリコン層９を或長し、レジスト膜１０を塗布後リン
グラフィー工程を経てバター二ングしＮチャネルＭＯＳ
形成領域と、バイポーラトランジスタのコレクタ形成領
域のポリシリコン層にＮ型の不純物であるリンイオンを
エネルギー４０〜７０ｋｅＶ， ドーズ量５×１ ０
”〜Ｉ Ｘ １ ０ ”ａｍ−”注入し（第２図（ｂ
））、次にＰチャネルＭＯＳ形成領域とバイポーラトラ
ンジスタのベース形成領域のポリシリコン層にＰ型の不
純物であるボロンをエネルギー３０〜５０ｋｅＶ，
ドーズ量５Ｘ １ ０１ｓ〜Ｉ Ｘ １ ０”ａｎ−”
注入する（第２図（Ｃ））．次に多結晶シリコン層上に
ＣＶＤ酸化膜ｌ２を或長後、レジスト膜１３を塗布しパ
ターンニングする（第２図（ｄ））。レジスト膜１３を
マスクにしてＣＶＤ酸化膜１２及びポリシリコン層９を
エッチングし、ＮチャネルＭＯＳゲートポリシリコン電
極１５，ＰチャネルＭＯＳゲートポリシリコン電極１４
，Ｎ型コレクタボリシリコン電極１６，Ｐ型ベースポリ
シリコン電極ｌ７をそれぞれ形成する。その後レジスト
工程を経てＮチャネルＭＯＳ形成領域にエネルギー３０
〜８０ｋｅＶ， ドーズ量５Ｘ１ ０′２〜５Ｘ１ ０
”ｃｍ−”程度のリンを注入する（第２図（ｅ））。次
にＰチャネルＭＯＳ形戒領域にエネルギー３０〜８０ｋ
ｅｙ， ドーズ量２ Ｘ １ ０ ”〜５ Ｘ １
０ ”ｃｍ−”程度のポロンを注入する（第２図（ｒ）
）。次にバイポーラトランジスタのベース形成領域にエ
ネルギー２ ０〜５ ０ ｋ ｅＶ， ドーズ量１×
ｌＯ１３〜５ＸＩＯ”程度のポロンな注入する（第２図
（ｇ））。
Ｐ＋埋込層３の原領域となる高濃度層を形成したのち、
Ｎ型シリコンエピタキシャル層４ａを成長する。Ｎチャ
ネルＭＯＳの形成される領域にＰウェル５を形成し、Ｐ
チャネルＭＯＳの形成される領域にＮウェル６を形成す
る。フィールド絶縁膜７を形成してＮチャネルＭＯＳ形
成領域，ＰチャネルＭＯＳ形成領域，バイボーラ形成領
域を区画した後、ＮチャネルＭＯＳ形成領域，Ｐチャネ
ルＭＯＳ形成領域上にゲート酸化膜８を形成し、レジス
ト工程及びエッチング工程を経てバイボーラ形成領域上
のゲート酸化膜を除去する（第２図（ａ））。次に、ポ
リシリコン層９を或長し、レジスト膜１０を塗布後リン
グラフィー工程を経てバター二ングしＮチャネルＭＯＳ
形成領域と、バイポーラトランジスタのコレクタ形成領
域のポリシリコン層にＮ型の不純物であるリンイオンを
エネルギー４０〜７０ｋｅＶ， ドーズ量５×１ ０
”〜Ｉ Ｘ １ ０ ”ａｍ−”注入し（第２図（ｂ
））、次にＰチャネルＭＯＳ形成領域とバイポーラトラ
ンジスタのベース形成領域のポリシリコン層にＰ型の不
純物であるボロンをエネルギー３０〜５０ｋｅＶ，
ドーズ量５Ｘ １ ０１ｓ〜Ｉ Ｘ １ ０”ａｎ−”
注入する（第２図（Ｃ））．次に多結晶シリコン層上に
ＣＶＤ酸化膜ｌ２を或長後、レジスト膜１３を塗布しパ
ターンニングする（第２図（ｄ））。レジスト膜１３を
マスクにしてＣＶＤ酸化膜１２及びポリシリコン層９を
エッチングし、ＮチャネルＭＯＳゲートポリシリコン電
極１５，ＰチャネルＭＯＳゲートポリシリコン電極１４
，Ｎ型コレクタボリシリコン電極１６，Ｐ型ベースポリ
シリコン電極ｌ７をそれぞれ形成する。その後レジスト
工程を経てＮチャネルＭＯＳ形成領域にエネルギー３０
〜８０ｋｅＶ， ドーズ量５Ｘ１ ０′２〜５Ｘ１ ０
”ｃｍ−”程度のリンを注入する（第２図（ｅ））。次
にＰチャネルＭＯＳ形戒領域にエネルギー３０〜８０ｋ
ｅｙ， ドーズ量２ Ｘ １ ０ ”〜５ Ｘ １
０ ”ｃｍ−”程度のポロンを注入する（第２図（ｒ）
）。次にバイポーラトランジスタのベース形成領域にエ
ネルギー２ ０〜５ ０ ｋ ｅＶ， ドーズ量１×
ｌＯ１３〜５ＸＩＯ”程度のポロンな注入する（第２図
（ｇ））。
ここで第２図（ｆ），（ｇ）で説明した工程は第２図（
ｈ）に示すようにＰチャネルＭＯＳ形成領域及びベース
形成領域に同時にポロンのイオン注入を行うこともでき
る。
ｈ）に示すようにＰチャネルＭＯＳ形成領域及びベース
形成領域に同時にポロンのイオン注入を行うこともでき
る。
その後、絶縁層（たとえばＣＶＤ酸化膜）２０を膜厚０
．３〜０．６μｍ或長した後、熱処理を行い、イオン注
入した不純物を活性化し、ベース領域２３，？−ソース
領域２４Ｓ，Ｐ−ドレイン領域２４ｄ，Ｎ−ソース領域
Ｓ，Ｎ−ドレイン領域２５ｄを形成する。ベース領域２
３とＮ＋埋込層の間の．Ｎ型エピタキシャル層はコレク
タ領域４ｂとなる。このときの熱処理によってベースポ
リシリコン電極１７からボ■ンがＮ型エピタキシャル層
に拡散し、Ｐ＋型外部ベース領域２２が形成される．ま
たコレクタボリシリコン電極からリンがコレクタ領域４
ｂに拡散し、Ｎ＋コレクタ引き出し領域２ｌが形成され
る（第２図（ｈ））． 次に、絶縁層２０を異方性工，チングすることによりサ
イドウォール絶縁層がＮチャネルＭＯＳゲートポリシリ
コン電極１５，ＰチャネルＭＯＳゲートボリシリコン電
極１４，Ｉレクタポリシリコン電極１６及びベースポリ
シリコン電極１７の側壁に形成される．サイドウオール
絶縁層の幅は０．３〜０．６μｍとなる（第２図（Ｄ）
．次に、ボνシリコン膜をバイボーラトランジスタのエ
ミッタ形成領域上にのみ選択的に形成したのち、このポ
リシリコン膜＜！：ＮチャネルＭＯＳ形成領域とを除い
てレジスト膜３７を形成し，Ａｓ＋を注入してエミ，タ
ポリシリコン電極３・６を形成する（第２図（ｋ））。
．３〜０．６μｍ或長した後、熱処理を行い、イオン注
入した不純物を活性化し、ベース領域２３，？−ソース
領域２４Ｓ，Ｐ−ドレイン領域２４ｄ，Ｎ−ソース領域
Ｓ，Ｎ−ドレイン領域２５ｄを形成する。ベース領域２
３とＮ＋埋込層の間の．Ｎ型エピタキシャル層はコレク
タ領域４ｂとなる。このときの熱処理によってベースポ
リシリコン電極１７からボ■ンがＮ型エピタキシャル層
に拡散し、Ｐ＋型外部ベース領域２２が形成される．ま
たコレクタボリシリコン電極からリンがコレクタ領域４
ｂに拡散し、Ｎ＋コレクタ引き出し領域２ｌが形成され
る（第２図（ｈ））． 次に、絶縁層２０を異方性工，チングすることによりサ
イドウォール絶縁層がＮチャネルＭＯＳゲートポリシリ
コン電極１５，ＰチャネルＭＯＳゲートボリシリコン電
極１４，Ｉレクタポリシリコン電極１６及びベースポリ
シリコン電極１７の側壁に形成される．サイドウオール
絶縁層の幅は０．３〜０．６μｍとなる（第２図（Ｄ）
．次に、ボνシリコン膜をバイボーラトランジスタのエ
ミッタ形成領域上にのみ選択的に形成したのち、このポ
リシリコン膜＜！：ＮチャネルＭＯＳ形成領域とを除い
てレジスト膜３７を形成し，Ａｓ＋を注入してエミ，タ
ポリシリコン電極３・６を形成する（第２図（ｋ））。
同様にＰチャネルＭＯＳ形成領域にＢイオンを注入し、
熱処理を行ｋいＰ＋ソース領域３１Ｓ，Ｐ＋ドレイン領
域３１ｄ，Ｎ＋ソース領域３２Ｓ，Ｎ＋ドレイン領域３
２ｄ，エミッタ領域３０を形成する（第２図（Ｉｌ））
．〔発明が解決しようとする課題〕 上述したエミッタ領域が外部ベース領域に対して自己整
合構造になったバイボーラトランジスタを有するＢｉＣ
ＭＯＳ集積回路装置は、バイボーラトランジスタのベー
ス面積を小さくできるためベース寄生容量を低減でき高
速化を図ることができる． しかしながらその製造方法において、エミッタ領域３０
はポリシリコン膜にＮ型不純物イオンを注入し、その後
の熱拡散によって形成される。微細化が進みエミッタ幅
が狭くなってくると、第３図に示したように、エミッタ
領域の角のエミッタポリシリコン電極３６の厚い部分に
は、イオン注？によって不純物が十分入らない領域が生
じるシャドーイング効果によって高抵抗なエミッタボリ
シリコン領域（斜線を入れた部分）が生じる。
熱処理を行ｋいＰ＋ソース領域３１Ｓ，Ｐ＋ドレイン領
域３１ｄ，Ｎ＋ソース領域３２Ｓ，Ｎ＋ドレイン領域３
２ｄ，エミッタ領域３０を形成する（第２図（Ｉｌ））
．〔発明が解決しようとする課題〕 上述したエミッタ領域が外部ベース領域に対して自己整
合構造になったバイボーラトランジスタを有するＢｉＣ
ＭＯＳ集積回路装置は、バイボーラトランジスタのベー
ス面積を小さくできるためベース寄生容量を低減でき高
速化を図ることができる． しかしながらその製造方法において、エミッタ領域３０
はポリシリコン膜にＮ型不純物イオンを注入し、その後
の熱拡散によって形成される。微細化が進みエミッタ幅
が狭くなってくると、第３図に示したように、エミッタ
領域の角のエミッタポリシリコン電極３６の厚い部分に
は、イオン注？によって不純物が十分入らない領域が生
じるシャドーイング効果によって高抵抗なエミッタボリ
シリコン領域（斜線を入れた部分）が生じる。
このためエミッタ抵抗が増大し、デバイス特性に悪影響
を及ぼすという欠点がある．またこの高抵抗なエミッタ
ボリシリコン領域の下のエミッタ拡散層にも十分に不純
物が拡散できないため、エミッタの濃度が低くなり、ｈ
■の低下をもたらす。
を及ぼすという欠点がある．またこの高抵抗なエミッタ
ボリシリコン領域の下のエミッタ拡散層にも十分に不純
物が拡散できないため、エミッタの濃度が低くなり、ｈ
■の低下をもたらす。
本発明の半導体集積回路装置の製造方法は、半導体基板
のＮ（又はＰ）チャネルＭＯＳ形成領域のゲート絶縁膜
上にサイドウォール絶縁層付きのゲート電極を形成し、
ＮＰＮ （又はＰＮＰ）トランジスタ形成領域上に他の
サイドウォール絶縁層付キの高濃度Ｐ（又はＮ）型のベ
ースポリシリコン電極を形成した後、Ｎ（又はＰ）型不
純物イオンを選択的に注入して、前記Ｎ（又はＰ）チャ
ネルＭＯＳ形成領域にＮ”（又はＰ”）ンース領域、Ｎ
” （又はＰ＋）ドレイン領域を、前記ＮＰＮ （又は
ＰＮＰ）｝ランジスタ形成領域にＮ（又はＰ）型のエミ
ッタ領域を形成する工程を含むというものである。
のＮ（又はＰ）チャネルＭＯＳ形成領域のゲート絶縁膜
上にサイドウォール絶縁層付きのゲート電極を形成し、
ＮＰＮ （又はＰＮＰ）トランジスタ形成領域上に他の
サイドウォール絶縁層付キの高濃度Ｐ（又はＮ）型のベ
ースポリシリコン電極を形成した後、Ｎ（又はＰ）型不
純物イオンを選択的に注入して、前記Ｎ（又はＰ）チャ
ネルＭＯＳ形成領域にＮ”（又はＰ”）ンース領域、Ｎ
” （又はＰ＋）ドレイン領域を、前記ＮＰＮ （又は
ＰＮＰ）｝ランジスタ形成領域にＮ（又はＰ）型のエミ
ッタ領域を形成する工程を含むというものである。
次に本発明の実施例について図面を参照して説明する。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの工程順に配置した半導体チップの断面図である。
めの工程順に配置した半導体チップの断面図である。
第２図（ａ）〜（ｊ）を用いて説明した手順を経たのち
、第１図（ａ）に示すように、イオン注入のダメージを
防ぐため露出しているシリコン面に酸化シリコン膜２７
を形戊した後、レジスト工程を経てＮチャネルＭＯＳ形
戊領域及びバイボーラ形成領域にＮ型の不純物たとえば
ヒ素をエネルギー５ ０〜７ ０ ｋ ｅ Ｖ， ド
ーズ量２×１０１ｓ〜１×１０”ｃｍ−”のイオン注入
を行う。このときバイポーラ形戊領域においてベースポ
リシリコン電極１７の側壁についたサイドウォール絶縁
層２８ｂをマスクとして外部ベース領域２２に対し自己
整合的にヒ素がベース領域２３に注入される。べ一スボ
リシリコン電極上１７には酸化シリコン膜１２がついて
いるのでヒ素はベースポリシリコン電極１７内には注入
されない。次に、第１図（ｂ）に示すように、レジスト
工程を経てＰチャネルＭＯＳ形成領域にＰ型の不純物た
とえばポロンをエネルギー３０〜７０ｋｅＶ， ドー
ズ量２Ｘ１０”〜τ１ １ Ｘ １ ０ ”ａｎ−”θイオン注入を行う．その
後第１図（ｃ）に示すように、熱処理を行ってイオン注
入した不純物の活性化を行うことにより、バイボーラト
ランジスタの型のエミ，タ領域３０，ＮチャネルＭＯＳ
のＮ＋ソース領域３２８，Ｎ＋ドレイン領域３２ｄ，Ｐ
チャネルＭＯＳのＰ＋ンース領域３１８，Ｐ”ドレイン
領域３１ｄを形成する。次に、第１図（ｄ）に示すよう
に、絶縁層間膜３３を戊長後レジスト工程及びエッチン
グ工程を経てコンタクトホールな形成する．その後、第
１図（ｅ）に示すように、コンタクトホールにタングス
テン３４ａ〜３４ｄを埋込み、アルミニウム配線３５を
形成する。このように、ＭＯＳトランジスタのゲートボ
リシリコン電極とパイボーラトランジス？のコレクタボ
リシリコン電極及びベースポリシリコン電極を同一工程
のポリシリコン膜被着で形成し、また、ＭＯＳ｝ランジ
スタＬＤＤ構造で形成用のサイドウォール絶縁層をバイ
ボーラ形成領域にも形成してイオン注入のマスクとして
用いエミッタ領域を外部ベースと自己整合的に形成する
。
、第１図（ａ）に示すように、イオン注入のダメージを
防ぐため露出しているシリコン面に酸化シリコン膜２７
を形戊した後、レジスト工程を経てＮチャネルＭＯＳ形
戊領域及びバイボーラ形成領域にＮ型の不純物たとえば
ヒ素をエネルギー５ ０〜７ ０ ｋ ｅ Ｖ， ド
ーズ量２×１０１ｓ〜１×１０”ｃｍ−”のイオン注入
を行う。このときバイポーラ形戊領域においてベースポ
リシリコン電極１７の側壁についたサイドウォール絶縁
層２８ｂをマスクとして外部ベース領域２２に対し自己
整合的にヒ素がベース領域２３に注入される。べ一スボ
リシリコン電極上１７には酸化シリコン膜１２がついて
いるのでヒ素はベースポリシリコン電極１７内には注入
されない。次に、第１図（ｂ）に示すように、レジスト
工程を経てＰチャネルＭＯＳ形成領域にＰ型の不純物た
とえばポロンをエネルギー３０〜７０ｋｅＶ， ドー
ズ量２Ｘ１０”〜τ１ １ Ｘ １ ０ ”ａｎ−”θイオン注入を行う．その
後第１図（ｃ）に示すように、熱処理を行ってイオン注
入した不純物の活性化を行うことにより、バイボーラト
ランジスタの型のエミ，タ領域３０，ＮチャネルＭＯＳ
のＮ＋ソース領域３２８，Ｎ＋ドレイン領域３２ｄ，Ｐ
チャネルＭＯＳのＰ＋ンース領域３１８，Ｐ”ドレイン
領域３１ｄを形成する。次に、第１図（ｄ）に示すよう
に、絶縁層間膜３３を戊長後レジスト工程及びエッチン
グ工程を経てコンタクトホールな形成する．その後、第
１図（ｅ）に示すように、コンタクトホールにタングス
テン３４ａ〜３４ｄを埋込み、アルミニウム配線３５を
形成する。このように、ＭＯＳトランジスタのゲートボ
リシリコン電極とパイボーラトランジス？のコレクタボ
リシリコン電極及びベースポリシリコン電極を同一工程
のポリシリコン膜被着で形成し、また、ＭＯＳ｝ランジ
スタＬＤＤ構造で形成用のサイドウォール絶縁層をバイ
ボーラ形成領域にも形成してイオン注入のマスクとして
用いエミッタ領域を外部ベースと自己整合的に形成する
。
このようにして、バイポーラトランジスタのエミッタ形
成とＮチャネルＭＯＳソース・ドレイン形成を同時に行
うことにより、きわめて簡単にセルファライン構造のバ
イボーラトランジスタをもつＢｉＣＭＯＳが形成できる
。
成とＮチャネルＭＯＳソース・ドレイン形成を同時に行
うことにより、きわめて簡単にセルファライン構造のバ
イボーラトランジスタをもつＢｉＣＭＯＳが形成できる
。
また、イオン注入により直接エミッタ領域を形成し、コ
ンタクトをタングステンで埋込むことにより、エミッタ
ポリシリコン電極を用いてエミッタ領域を形成する従来
例において問題となったエミ，タ抵抗の増大及びｈ■の
低下は生ぜず、信頼性の高いバイボーラトランジスタを
形成できる。
ンタクトをタングステンで埋込むことにより、エミッタ
ポリシリコン電極を用いてエミッタ領域を形成する従来
例において問題となったエミ，タ抵抗の増大及びｈ■の
低下は生ぜず、信頼性の高いバイボーラトランジスタを
形成できる。
以上ＮＰＮ｝ランジスタの場合について説明したが、拡
散層及び注入イオンの導電型を逆にすれば、ＰＮＰ｝ラ
ンジスタの場合についてもそのままあてはまることは明
らかである。
散層及び注入イオンの導電型を逆にすれば、ＰＮＰ｝ラ
ンジスタの場合についてもそのままあてはまることは明
らかである。
以上説明したように本発明は、エミッタポリシリコン電
極を形成する前に、ベース拡散層及びＮ（又はＰ）チャ
ネルＭＯＳトランジスタ形成領域にイオン注入を行なっ
てＮＰＮ （又はＰＮＰ）｝ランジスタのエミッタ領域
及びＮ（又はＰ）チャネルＭＯＳ｝ランジスタのソース
・ドレイン領域を形成することにより、従来のエミ，タ
ポリシリコン電極にイオン注入をして自己整合型のバイ
ポーラトランジスタを形成する方法で問題となるエミッ
タ抵抗の増加及びｈＦＩＩの低下を防ぎ、またＭＯＳ｝
ランジスタのソース・ドレイン領域の形成と同一イオン
注入工程でエミッタ領域な形成できるため工程数を減ら
すことが出来る効果がある。
極を形成する前に、ベース拡散層及びＮ（又はＰ）チャ
ネルＭＯＳトランジスタ形成領域にイオン注入を行なっ
てＮＰＮ （又はＰＮＰ）｝ランジスタのエミッタ領域
及びＮ（又はＰ）チャネルＭＯＳ｝ランジスタのソース
・ドレイン領域を形成することにより、従来のエミ，タ
ポリシリコン電極にイオン注入をして自己整合型のバイ
ポーラトランジスタを形成する方法で問題となるエミッ
タ抵抗の増加及びｈＦＩＩの低下を防ぎ、またＭＯＳ｝
ランジスタのソース・ドレイン領域の形成と同一イオン
注入工程でエミッタ領域な形成できるため工程数を減ら
すことが出来る効果がある。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの工程順に配置した半導体チ，プの断面図、第２図（
ａ）〜ＣＩＯは従来例を説明するための工程順に配置し
た半導体チップの断面図、第３図は従来例の欠点を説明
するための半導体チップの断面図である。 １・・・・・・Ｐシリコン型基板、２・・・・・・Ｎ＋
埋込層、３・・・・・・Ｐ＋埋込層、４ａ・・・・・・
Ｎ型エビタキシャルＬ４ｂ・・・・・・コレクタ領域、
５・・・・・・Ｐウェル，６・・・・・・Ｎウェル、７
・・・・・・フィールド絶縁層、訃・・・・・ゲート酸
化膜、９・・・・・・ポリシリコン層、９ｎ・・・・・
・Ｎ型のポリシリコン層、９ｐ・・・・・・Ｐ型のポリ
シリコンＩｔ，１０．１１・・・・・・レジスト膜、１
２・・・・・・酸化膜、１３・・・・・・レジスト膜、
１４・・・・・・Ｎチャネルゲートポリシリコン電極、
１５・・・・・・Ｐチャネルゲートボリシリコン電極、
１６・・・・・・コレクタポリシリコン電Ｌ１７・・・
・・・ベースポリシリコン電極、１ ８ａ，１ ８ｂ，
１ ９ａ，１ ９ｂ−”レジスト膜、２０・・・・・・
サイドウォール形成層絶縁層、２１・・・・・・Ｎ＋コ
レクタ引き出し領域、２２・・・・・・Ｐ＋外部べ−ス
領域、２３・・・・・・Ｐ−ベース領域、２４Ｓ・・・
・・・Ｐーンース領域、２４ｄ・・・・・・Ｐ′″ドレ
イン領域、２５Ｓ・・・・・・Ｎ″″ソース領域、２５
ｄ・・・・・・Ｎ−ドレイン領域、２６ｂ，２６ｃ，２
６ｎ，２６ｐ−−＝サイドウォール絶縁層、２７・・・
・・・酸化シリコン膜、２８，２９・・・・・・レジス
ト膜，３０・・・・・・Ｎ＋エミッタ領域、３１Ｓ・・
・・・・Ｐ＋ンース領Ｌ３１ｄ・・・・・・Ｐ＋ドレイ
ン領域、３２８・・・・・・Ｎ＋ソース領域、３２ｄ・
・・・・・Ｎ＋ドレイン領域、３３・・・・・・層間絶
縁膜、３４ａ〜３４ｄ・・・・・・ポリシリコン層、３
５・・・・・・アルミニウム配線、３６・・・・・・エ
ミッタポリシリコン電極、３７・・・・・・レジスト膜
。
めの工程順に配置した半導体チ，プの断面図、第２図（
ａ）〜ＣＩＯは従来例を説明するための工程順に配置し
た半導体チップの断面図、第３図は従来例の欠点を説明
するための半導体チップの断面図である。 １・・・・・・Ｐシリコン型基板、２・・・・・・Ｎ＋
埋込層、３・・・・・・Ｐ＋埋込層、４ａ・・・・・・
Ｎ型エビタキシャルＬ４ｂ・・・・・・コレクタ領域、
５・・・・・・Ｐウェル，６・・・・・・Ｎウェル、７
・・・・・・フィールド絶縁層、訃・・・・・ゲート酸
化膜、９・・・・・・ポリシリコン層、９ｎ・・・・・
・Ｎ型のポリシリコン層、９ｐ・・・・・・Ｐ型のポリ
シリコンＩｔ，１０．１１・・・・・・レジスト膜、１
２・・・・・・酸化膜、１３・・・・・・レジスト膜、
１４・・・・・・Ｎチャネルゲートポリシリコン電極、
１５・・・・・・Ｐチャネルゲートボリシリコン電極、
１６・・・・・・コレクタポリシリコン電Ｌ１７・・・
・・・ベースポリシリコン電極、１ ８ａ，１ ８ｂ，
１ ９ａ，１ ９ｂ−”レジスト膜、２０・・・・・・
サイドウォール形成層絶縁層、２１・・・・・・Ｎ＋コ
レクタ引き出し領域、２２・・・・・・Ｐ＋外部べ−ス
領域、２３・・・・・・Ｐ−ベース領域、２４Ｓ・・・
・・・Ｐーンース領域、２４ｄ・・・・・・Ｐ′″ドレ
イン領域、２５Ｓ・・・・・・Ｎ″″ソース領域、２５
ｄ・・・・・・Ｎ−ドレイン領域、２６ｂ，２６ｃ，２
６ｎ，２６ｐ−−＝サイドウォール絶縁層、２７・・・
・・・酸化シリコン膜、２８，２９・・・・・・レジス
ト膜，３０・・・・・・Ｎ＋エミッタ領域、３１Ｓ・・
・・・・Ｐ＋ンース領Ｌ３１ｄ・・・・・・Ｐ＋ドレイ
ン領域、３２８・・・・・・Ｎ＋ソース領域、３２ｄ・
・・・・・Ｎ＋ドレイン領域、３３・・・・・・層間絶
縁膜、３４ａ〜３４ｄ・・・・・・ポリシリコン層、３
５・・・・・・アルミニウム配線、３６・・・・・・エ
ミッタポリシリコン電極、３７・・・・・・レジスト膜
。
Claims (1)
- 半導体基板のＮ（又はＰ）チャネルＭＯＳ形成領域の
ゲート絶縁膜上にサイドウォール絶縁層付きのゲート電
極を形成し、ＮＰＮ（又はＰＮＰ）トランジスタ形成領
域上に他のサイドウォール絶縁層付きの高濃度Ｐ（又は
Ｎ）型のベースポリシリコン電極を形成した後、Ｎ（又
はＰ）型不純物イオンを選択的に注入して、前記Ｎ（又
はＰ）チャネルＭＯＳ形成領域にＮ＾＋（又はＰ＾＋）
ソース領域、Ｎ＾＋（又はＰ＾＋）ドレイン領域を、前
記ＮＰＮ（又はＰＮＰ）トランジスタ形成領域にＮ（又
はＰ）型のエミッタ領域を形成する工程を含むことを特
徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18942889A JPH0353562A (ja) | 1989-07-21 | 1989-07-21 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18942889A JPH0353562A (ja) | 1989-07-21 | 1989-07-21 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0353562A true JPH0353562A (ja) | 1991-03-07 |
Family
ID=16241083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18942889A Pending JPH0353562A (ja) | 1989-07-21 | 1989-07-21 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0353562A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0969580A (ja) * | 1995-08-30 | 1997-03-11 | Nec Corp | Ｂｉ−ＣＭＯＳ半導体装置およびその製造方法 |
-
1989
- 1989-07-21 JP JP18942889A patent/JPH0353562A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0969580A (ja) * | 1995-08-30 | 1997-03-11 | Nec Corp | Ｂｉ−ＣＭＯＳ半導体装置およびその製造方法 |
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