JPH0382042A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0382042A JPH0382042A JP21896189A JP21896189A JPH0382042A JP H0382042 A JPH0382042 A JP H0382042A JP 21896189 A JP21896189 A JP 21896189A JP 21896189 A JP21896189 A JP 21896189A JP H0382042 A JPH0382042 A JP H0382042A
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にＢｉＣＭＯ
３半導体装置の製造に用いるのに好適なバイポーラトラ
ンジスタの製造方法に関するものである。
３半導体装置の製造に用いるのに好適なバイポーラトラ
ンジスタの製造方法に関するものである。
Ｂ ｉＣＭＯ３半導体装置の製造に用いるのに適したバ
イポーラ・トランジスタの従来の製造方法の例を第３図
を参照して簡単に説明する。
イポーラ・トランジスタの従来の製造方法の例を第３図
を参照して簡単に説明する。
第３図（ａ）を参照すると、Ｐ型半導体基板４１上の必
要な領域にＮ＋埋込層４２、Ｐ十埋込層４３をそれぞれ
形成した後、全面に厚さ１〜２μｍのＮ型エピ層４４を
成長させ、通常のＣＭＯ８半導体装置のウェル形成技術
および選択酸化技術をそれぞれ用いて活性領域以外の領
域にＰウェルと同等のＰ型分離領域４５およびフィール
ド酸化１１１４６をそれぞれ形成する。これにより、Ｎ
＋埋込層４２上にＮＰＮバイポーラトランジスタが形成
される領域が設けられ、Ｐ＋埋込層４３上にＰ型分離領
域が設けられる０次に全面にＭＯＳトランジストのゲー
ト酸化膜に相当する酸化膜４７を１５〜２５ｎｍ成長し
た後、コレクタの引出し電極部５８の酸化膜を除去し、
引き遣いて多結晶シリコン４８、タングステンシリサイ
ド４９、酸化膜５０から成るコレクタの引出し電極５８
をＭＯＳトランジスタのゲート電極と同時に形成する。
要な領域にＮ＋埋込層４２、Ｐ十埋込層４３をそれぞれ
形成した後、全面に厚さ１〜２μｍのＮ型エピ層４４を
成長させ、通常のＣＭＯ８半導体装置のウェル形成技術
および選択酸化技術をそれぞれ用いて活性領域以外の領
域にＰウェルと同等のＰ型分離領域４５およびフィール
ド酸化１１１４６をそれぞれ形成する。これにより、Ｎ
＋埋込層４２上にＮＰＮバイポーラトランジスタが形成
される領域が設けられ、Ｐ＋埋込層４３上にＰ型分離領
域が設けられる０次に全面にＭＯＳトランジストのゲー
ト酸化膜に相当する酸化膜４７を１５〜２５ｎｍ成長し
た後、コレクタの引出し電極部５８の酸化膜を除去し、
引き遣いて多結晶シリコン４８、タングステンシリサイ
ド４９、酸化膜５０から成るコレクタの引出し電極５８
をＭＯＳトランジスタのゲート電極と同時に形成する。
次に第３図（ｂ）を参照すると、ベース領域５１をＢ（
ボロン）を注入して形成した後、フォトリソグラフィ技
術を用いてエミッタ領域となるべき部分から十分マージ
ンをとってフォトレジスト５２を形成しくコレクタ電極
上にも形成）高ドーズのＢ（ボロン）をイオン注入する
。この結果第３図（Ｃ）に示すように低抵抗のグラフト
・ベース領域５３が形成される。全面に眉間絶縁膜５４
を形成した後、フォトリソグラフィ技術を用いてエミッ
タ領域となるべき部分の上を開孔し、第３図（ｄ）に示
すように多結晶シリコン５６を堆積してバターニングで
形成し、この多結晶シリコン５６に高ドーズのＡｓをイ
オン注入し、この多結晶シリコンからの拡散によってエ
ミッタ５７を形成することによってバイポーラトランジ
スタを製造している。
ボロン）を注入して形成した後、フォトリソグラフィ技
術を用いてエミッタ領域となるべき部分から十分マージ
ンをとってフォトレジスト５２を形成しくコレクタ電極
上にも形成）高ドーズのＢ（ボロン）をイオン注入する
。この結果第３図（Ｃ）に示すように低抵抗のグラフト
・ベース領域５３が形成される。全面に眉間絶縁膜５４
を形成した後、フォトリソグラフィ技術を用いてエミッ
タ領域となるべき部分の上を開孔し、第３図（ｄ）に示
すように多結晶シリコン５６を堆積してバターニングで
形成し、この多結晶シリコン５６に高ドーズのＡｓをイ
オン注入し、この多結晶シリコンからの拡散によってエ
ミッタ５７を形成することによってバイポーラトランジ
スタを製造している。
上述した従来の製造方法では、低抵抗のグラフト・ベー
スの領域５３の形成およびエミッタ領域５７の形成のい
ずれにもフォトリソグラフィ技術が必要なため露光装置
の位置合せ精度や寸法精度を考慮して、エミッタ領域５
７と低抵抗グラフトベース領域５３との間に十分なマー
ジンをとる必要がある。したがって、真性ベース領域と
低抵抗ベース領域５３の間に高抵抗のベース領域が存在
し、ベース抵抗が大きくなるという欠点がある。
スの領域５３の形成およびエミッタ領域５７の形成のい
ずれにもフォトリソグラフィ技術が必要なため露光装置
の位置合せ精度や寸法精度を考慮して、エミッタ領域５
７と低抵抗グラフトベース領域５３との間に十分なマー
ジンをとる必要がある。したがって、真性ベース領域と
低抵抗ベース領域５３の間に高抵抗のベース領域が存在
し、ベース抵抗が大きくなるという欠点がある。
これに対してバイポーラ集積回路で用いられるようなヒ
ドラジン等の異方性化学エツチング液を用いて低抵抗ベ
ース領域とエミッタ領域とを形成するＳＳＴ技術等もあ
るが、これらの技術はＣＭＯＳ技術との両立が困難であ
り、ＢＩＣＭＯ８集積回路では用いることができない。
ドラジン等の異方性化学エツチング液を用いて低抵抗ベ
ース領域とエミッタ領域とを形成するＳＳＴ技術等もあ
るが、これらの技術はＣＭＯＳ技術との両立が困難であ
り、ＢＩＣＭＯ８集積回路では用いることができない。
本発明の半導体装置の製造方法は、半導体基板の表面上
に、二種類以上の異なる材料の層を堆積し、エツチング
技術により上層を下層よりもオーバーハングした形状を
形成し、上層をマスクとして一導電型の領域をイオン注
入で形成し、下層を通して逆導電型の不純物を基板に拡
散することを特徴とする。
に、二種類以上の異なる材料の層を堆積し、エツチング
技術により上層を下層よりもオーバーハングした形状を
形成し、上層をマスクとして一導電型の領域をイオン注
入で形成し、下層を通して逆導電型の不純物を基板に拡
散することを特徴とする。
本発明の方法によって、上層をマスクとして一導電型イ
オン注入によって低抵抗ベース領域を形成し、下層から
の逆導電型不純物拡散によってエミッタ領域を形成すれ
ば、ＣＭＯＳ技術と整合性の高いプロセスとしてエミッ
タ領域と低抵抗のベース領域とをセルファラインで形成
するという技術を提供できる。
オン注入によって低抵抗ベース領域を形成し、下層から
の逆導電型不純物拡散によってエミッタ領域を形成すれ
ば、ＣＭＯＳ技術と整合性の高いプロセスとしてエミッ
タ領域と低抵抗のベース領域とをセルファラインで形成
するという技術を提供できる。
次に本発明について図面を参照して説明する。
本発明の一実施例においては、第１図（ａ）に示すよう
にＰ型半導体基板１上のバイポーラトランジスタおよび
ＰチャネルＭＯＳトランジスタをそれぞれ形成すべき領
域にＮ＋埋込層２を、バイポーラトランジスタの分離領
域およびＮチャネルＭＯＳトランジスタをそれぞれ形成
すべき領域にＰ４″埋込層３をそれぞれ形成した後、全
面に厚さ１．２〜１．５μｍのＮ型エピ層４を成長する
。
にＰ型半導体基板１上のバイポーラトランジスタおよび
ＰチャネルＭＯＳトランジスタをそれぞれ形成すべき領
域にＮ＋埋込層２を、バイポーラトランジスタの分離領
域およびＮチャネルＭＯＳトランジスタをそれぞれ形成
すべき領域にＰ４″埋込層３をそれぞれ形成した後、全
面に厚さ１．２〜１．５μｍのＮ型エピ層４を成長する
。
Ｐ＋埋込層３上の領域にＰ型分離領域またはＰウェル５
を形成した後、選択酸化技術を用いて活性領域以外の領
域に５００〜８００ ｒｖのフィールド酸化膜６を成長
させ、全面に１５〜２０ｎｍのゲート酸化膜に相当する
酸化１！１１７を成長させる。
を形成した後、選択酸化技術を用いて活性領域以外の領
域に５００〜８００ ｒｖのフィールド酸化膜６を成長
させ、全面に１５〜２０ｎｍのゲート酸化膜に相当する
酸化１！１１７を成長させる。
次に第１図（ｂ）を参照すると、０Ｍ０８部のゲートと
拡散層の接続領域（図示せず）およびバイポーラトラン
ジスタのコレクタ引出し電極５８部の酸化膜７を除去し
た後リン拡散した２００ｎ麿程度の多結晶シリコン８，
２００ｎ■程度のタングステンシリサイド９，１１００
ｎ程度の酸化膜１０を連続して堆積しパターニングする
ことによって、ＭＯＳ）ランジスタのゲートおよび配線
（図示せず〉バイポーラトランジスタのコレクタ引出し
電極５８を形成する０次いでボロン（Ｂ）を１０ＫｅＶ
の低エネルギーでイオン注入することによってバイポー
ラトランジスタのベース領域１１を形成する。
拡散層の接続領域（図示せず）およびバイポーラトラン
ジスタのコレクタ引出し電極５８部の酸化膜７を除去し
た後リン拡散した２００ｎ麿程度の多結晶シリコン８，
２００ｎ■程度のタングステンシリサイド９，１１００
ｎ程度の酸化膜１０を連続して堆積しパターニングする
ことによって、ＭＯＳ）ランジスタのゲートおよび配線
（図示せず〉バイポーラトランジスタのコレクタ引出し
電極５８を形成する０次いでボロン（Ｂ）を１０ＫｅＶ
の低エネルギーでイオン注入することによってバイポー
ラトランジスタのベース領域１１を形成する。
第１図（ｃ）を参照すると、ＭＯＳトランジスタをＬＤ
Ｄ構造とするために酸化膜成長と異方性エツチングを用
いてゲートに側壁酸化膜（図示せず）を形成する。同時
にコレクタ電極にも側壁酸化膜１２が形成される０次い
で膜厚１５０〜２００ｎｍの多結晶シリコン１３および
窒化膜１４をそれぞれ堆積させる。第１図（ｄ）に示す
ように、フォトリソグラフィ技術と異方性エツチングに
よって窒化膜をエツチングしてオーバーハング形状とな
るべき部分１４’を残しこれをマスクとして等方性エツ
チングによりオーバーエツチングを行ない、エミッタ形
状用多結晶シリコン１３′を形成する。半導体基板もわ
ずかにエツチングされるが真性ＭＯ８）ランジスタ、真
性バイポーラトランジスタ領域にはエツチング時のダメ
ージは加わらない、フォトリソグラフィを用いてイオン
注入しない領域をレジスト１５で被覆した後、ＢＦ２を
３ Ｘ １０ ”ｃｒｘ−”イオン注入することによっ
てＣＭＯ８部のＰ＋拡散層（図示せず）およびバイポー
ラトランジスタの低抵抗グラフトベース領域１６を形状
する。この時オーバーハング形状の窒化膜１４′の下に
残った多結晶シリコン１３′がバイポーラトランジスタ
のエミッタ領域を形成する拡散源となる０次に第１図（
ｅ）に示すように全面に２００〜３００ｎｍの酸化膜１
７を堆積した後、エミッタ形状用の多結晶シリコン１３
′上を開孔し、１００ｎ−程度の多結晶シリコン１８を
成長させバターニングする。この多結晶シリコン１８に
Ｉ Ｘ １０１６ｃｓ−”のヒ素（Ａｓ）を注入し多結
晶シリコン１３′を通してＡｓを基板へ拡散させること
によってエミッタ１９を形成する。この後、図示しない
が、公知の方法によって層間絶縁膜の成長、コンタクト
孔の開孔、配線の形状によってＢｉＣＭＯ３半導体装置
が製造される。
Ｄ構造とするために酸化膜成長と異方性エツチングを用
いてゲートに側壁酸化膜（図示せず）を形成する。同時
にコレクタ電極にも側壁酸化膜１２が形成される０次い
で膜厚１５０〜２００ｎｍの多結晶シリコン１３および
窒化膜１４をそれぞれ堆積させる。第１図（ｄ）に示す
ように、フォトリソグラフィ技術と異方性エツチングに
よって窒化膜をエツチングしてオーバーハング形状とな
るべき部分１４’を残しこれをマスクとして等方性エツ
チングによりオーバーエツチングを行ない、エミッタ形
状用多結晶シリコン１３′を形成する。半導体基板もわ
ずかにエツチングされるが真性ＭＯ８）ランジスタ、真
性バイポーラトランジスタ領域にはエツチング時のダメ
ージは加わらない、フォトリソグラフィを用いてイオン
注入しない領域をレジスト１５で被覆した後、ＢＦ２を
３ Ｘ １０ ”ｃｒｘ−”イオン注入することによっ
てＣＭＯ８部のＰ＋拡散層（図示せず）およびバイポー
ラトランジスタの低抵抗グラフトベース領域１６を形状
する。この時オーバーハング形状の窒化膜１４′の下に
残った多結晶シリコン１３′がバイポーラトランジスタ
のエミッタ領域を形成する拡散源となる０次に第１図（
ｅ）に示すように全面に２００〜３００ｎｍの酸化膜１
７を堆積した後、エミッタ形状用の多結晶シリコン１３
′上を開孔し、１００ｎ−程度の多結晶シリコン１８を
成長させバターニングする。この多結晶シリコン１８に
Ｉ Ｘ １０１６ｃｓ−”のヒ素（Ａｓ）を注入し多結
晶シリコン１３′を通してＡｓを基板へ拡散させること
によってエミッタ１９を形成する。この後、図示しない
が、公知の方法によって層間絶縁膜の成長、コンタクト
孔の開孔、配線の形状によってＢｉＣＭＯ３半導体装置
が製造される。
第２図は本発明の第２の実施例を示すものである。第２
図（ａ）を参照すると、第１の実施例と同様にしてバイ
ポーラトランジスタのコレクタ引出し電極５８、ベース
領域１１′を形成し、側壁酸化膜１０を形状した後、膜
厚１５０〜２００ ｎｍの多結晶シリコン３３および膜
厚５０〜１１００ｎのタングステンシリサイド３４を堆
積し、第１の実施例と同様にフォトリソグラフィ技術と
異方性エツチングおよび等方性エツチングを組合せてエ
ミッタ形状用多結晶シリコン３３上にオーバーハング形
状のタングステンシリサイド３４を形状し、以上のバタ
ーニングに用いたフォトレジストを剥離しないでフォト
リングラフィ技術を用いてイオン注入しない領域をフォ
トレジスト３２で被覆したｆ＆ Ｂ Ｆ ２を注入して
低抵抗のベース領域１６を形状する。
図（ａ）を参照すると、第１の実施例と同様にしてバイ
ポーラトランジスタのコレクタ引出し電極５８、ベース
領域１１′を形成し、側壁酸化膜１０を形状した後、膜
厚１５０〜２００ ｎｍの多結晶シリコン３３および膜
厚５０〜１１００ｎのタングステンシリサイド３４を堆
積し、第１の実施例と同様にフォトリソグラフィ技術と
異方性エツチングおよび等方性エツチングを組合せてエ
ミッタ形状用多結晶シリコン３３上にオーバーハング形
状のタングステンシリサイド３４を形状し、以上のバタ
ーニングに用いたフォトレジストを剥離しないでフォト
リングラフィ技術を用いてイオン注入しない領域をフォ
トレジスト３２で被覆したｆ＆ Ｂ Ｆ ２を注入して
低抵抗のベース領域１６を形状する。
その後、第２図（ｂ）に示すように、第１の実施例と同
様にして酸化膜１７を戒長し、タングステンシリサイド
３４と多結晶シリコン３３がら戒るオーバーハング形状
の領域上を開口し、この領域にＩ Ｘ １０１６ｃ１ｍ
−２のヒ素を注入して基板へ拡散させることによりエミ
ッタ１９を形成する。
様にして酸化膜１７を戒長し、タングステンシリサイド
３４と多結晶シリコン３３がら戒るオーバーハング形状
の領域上を開口し、この領域にＩ Ｘ １０１６ｃ１ｍ
−２のヒ素を注入して基板へ拡散させることによりエミ
ッタ１９を形成する。
この実施例ではエミッタ領域１９の拡散源となる多結晶
シリコン３３上に開孔を形成する必要がないので、エミ
ッタ領域１９を微細化できるという利点がある。
シリコン３３上に開孔を形成する必要がないので、エミ
ッタ領域１９を微細化できるという利点がある。
以上説明したように、本発明はＣＭＯＳ技術と整合性の
高いプロセスを用いて、エミッタ領域１９と低抵抗のベ
ース領域１６をセルファラインで形成することができる
ので、ＢｉＣＭＯ８＄７１回路のバイポーラトランジス
タ真性ベース領域１１′のベース抵抗を低減し高性能に
することができるという効果がある。
高いプロセスを用いて、エミッタ領域１９と低抵抗のベ
ース領域１６をセルファラインで形成することができる
ので、ＢｉＣＭＯ８＄７１回路のバイポーラトランジス
タ真性ベース領域１１′のベース抵抗を低減し高性能に
することができるという効果がある。
第１図（ａ）〜（ｅ）は本発明の製造方法の一実施例を
示す断面図、第２図（ａ＞、（ｂ）は本発明の製造方法
の第２の実施例を示す断面図、第３図（ａ）〜（ｄ）は
従来の製造方法を示す断面図である。 １．４１・・・Ｐ型半導体基板、２，４２・・・Ｎ＋埋
込層、３，４３・・・Ｐ＋埋込層、４，４４・・・Ｎ型
工ピ層、５，４５・・・Ｐウェル、６，４６・・・フィ
ールド酸化膜、７．４７・・・酸化膜、８，４８・・・
多結晶シリコン電極、９．４９・・・タングステンシリ
サイド電極、１０．５０・・・酸化膜、１１．５１・・
・ベース領域、１２・・・側壁酸化膜、１３，３３．５
６・・・多結晶シリコン、１４・・・窒化膜、１５．３
２゜５５・・・フォトレジスト、１６．５３・・・低抵
抗ベース領域、１７．５４・・・層間絶縁膜、１９，５
７・・・エミッタ。
示す断面図、第２図（ａ＞、（ｂ）は本発明の製造方法
の第２の実施例を示す断面図、第３図（ａ）〜（ｄ）は
従来の製造方法を示す断面図である。 １．４１・・・Ｐ型半導体基板、２，４２・・・Ｎ＋埋
込層、３，４３・・・Ｐ＋埋込層、４，４４・・・Ｎ型
工ピ層、５，４５・・・Ｐウェル、６，４６・・・フィ
ールド酸化膜、７．４７・・・酸化膜、８，４８・・・
多結晶シリコン電極、９．４９・・・タングステンシリ
サイド電極、１０．５０・・・酸化膜、１１．５１・・
・ベース領域、１２・・・側壁酸化膜、１３，３３．５
６・・・多結晶シリコン、１４・・・窒化膜、１５．３
２゜５５・・・フォトレジスト、１６．５３・・・低抵
抗ベース領域、１７．５４・・・層間絶縁膜、１９，５
７・・・エミッタ。
Claims (1)
- 半導体基板の一主平面上に二種類以上の異なる材料の層
を堆積する工程と、異方性エッチングと等方性エッチン
グを組合せて前記材料の層のうち下の方の層がエッチン
グされて所定パターンとなった第１の部分と上の方の層
がエッチングされて前記第１の部分に対して張り出した
形状を有する第２の部分とを少なくとも形成する工程と
、前記第２の部分をマスクとして一導電型の不純物を前
記半導体基板にイオン注入する工程と、逆導電型の不純
物を前記第１の部分を介して前記半導体基板に拡散させ
る工程とを具備することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01218961A JP3099333B2 (ja) | 1989-08-24 | 1989-08-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01218961A JP3099333B2 (ja) | 1989-08-24 | 1989-08-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0382042A true JPH0382042A (ja) | 1991-04-08 |
| JP3099333B2 JP3099333B2 (ja) | 2000-10-16 |
Family
ID=16728063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01218961A Expired - Fee Related JP3099333B2 (ja) | 1989-08-24 | 1989-08-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3099333B2 (ja) |
-
1989
- 1989-08-24 JP JP01218961A patent/JP3099333B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP3099333B2 (ja) | 2000-10-16 |
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