KR19990077754A - 금속 실리사이드막을 갖는 반도체 장치 및 그 제조 방법 - Google Patents
금속 실리사이드막을 갖는 반도체 장치 및 그 제조 방법 Download PDFInfo
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- 229910052751 metal Inorganic materials 0.000 title claims abstract description 72
- 239000002184 metal Substances 0.000 title claims abstract description 72
- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 57
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims abstract description 57
- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 239000012535 impurity Substances 0.000 claims abstract description 84
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 239000010410 layer Substances 0.000 claims description 62
- 239000003990 capacitor Substances 0.000 claims description 47
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 18
- 239000010703 silicon Substances 0.000 claims description 18
- 230000015572 biosynthetic process Effects 0.000 claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 239000011229 interlayer Substances 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 11
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims description 6
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 4
- 229910017052 cobalt Inorganic materials 0.000 claims description 4
- 239000010941 cobalt Substances 0.000 claims description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 4
- 229910052750 molybdenum Inorganic materials 0.000 claims description 4
- 239000011733 molybdenum Substances 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 abstract description 60
- 230000014759 maintenance of location Effects 0.000 abstract description 2
- 238000003860 storage Methods 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- -1 phosphorus Chemical class 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229910015900 BF3 Inorganic materials 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32051—Deposition of metallic or metal-silicide layers
- H01L21/32053—Deposition of metallic or metal-silicide layers of metal-silicide layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823443—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
본 발명은 동일 기판 상에, 고속 연산 처리를 수행할 수 있는 논리 회로부 및 정보 유지 특성이 높은 DRAM 의 메모리셀부를 형성시키는, 반도체 장치 및 그 제조 방법을 개시한다.
고농도 불순물 확산층을 소오스 및 드레인 영역으로서 갖는 제 1 MOS 트랜지스터가 논리 회로부에 형성되고, 비교적 저농도 불순물 확산층을 소오스 및 드레인 영역으로서 갖는 제 2 MOS 트랜지스터가 DRAM 의 메모리셀부에 형성되는 반도체 장치에서, 상기 장치는 제 1 트랜지스터의 불순물 확산층 상에 금속 실리사이드막이 형성되는 반면, 제 2 트랜지스터의 불순물 확산층 상에 어떠한 금속 실리사이드막도 형성되지 않는 구조체를 갖는다.
Description
본 발명은 반도체 장치에 관한 것으로, 특히 동일 기판 상에 DRAM 의 메모리셀 및 논리 회로를 갖는 반도체 장치의 불순물 확산층 상에 금속 실리사이드막을 갖는 반도체 장치의 구조체 및 제조 방법에 관한 것이다.
최근, 논리 소자 및 DRAM 이 동일 기판 상에 형성되는 장치가 제조되고 있다.
종래 기술로서, 논리 소자 및 DRAM 이 동일 기판 상에 형성되는 장치의 개략 단면도를 도 3 에 예시한다.
도 3 의 논리 회로부 (A) 에, 고농도 n형 불순물 확산층 (8) 을 소오스 및 드레인 영역으로서 갖는 MOS 트랜지스터와 고농도 p형 불순물 확산층 (9) 을 소오스 및 드레인 영역으로서 갖는 MOS 트랜지스터가 형성된다. DRAM 의 메모리셀부 (B) 에, 고밀도 집적을 달성하고 소오스-드레인 접합에서 누설 전류를 최소화하기 위해 비교적 저농도 불순물 확산층 (4) 을 소오스 및 드레인 영역으로서 갖는 게이트 길이가 짧은 MOS 트랜지스터가 형성된다. 메모리셀부 (B) 의 트랜지스터의 소오스 및 드레인 영역에, 비트선 (12) 과 접속을 형성하기 위한 비트 컨택 (11), 및 저장 커패시터의 하부 전극 (14) 과 접속을 형성하기 위한 커패시터 컨택 (13) 이 형성된다. 각각의 불순물 확산층 (4, 8, 및 9) 에, 저항을 감소시키기 위한 티타늄 실리사이드와 같은 금속 실리사이드막 (10) 이 형성된다.
추가로, 실리콘 기판 (1) 에 웰이 적절하게 형성되지만, 도면에서는 생략한다.
도 3 에 도시한 반도체 장치 제조를 위한 프로세스 플로우를 예시한 단면도를 도 7a 내지 도 7d 에 도시한다.
도 7a 에 도시한 바와 같이, 실리콘 기판 (1) 상에 소자 분리 산화막 (2) 의 형성후, 기판 (1) 이 열산화 등을 거치게 함으로써 게이트 절연막이 형성되고, 그 후 도전막 및 실리콘 산화막 등의 절연막이 적층되며, 절연막 (5) 이 상면 상에 있는 게이트 전극 (3) 이 패터닝에 의해 형성된다.
그 후, 약 5 ×1012내지 3 ×1013/㎠ 의 비교적 낮은 주입량으로 메모리셀 및 논리 회로부 (A) 의 n채널 트랜지스터의 소오스-드레인이 될 영역으로 인과 비소 등의 n형 불순물이 선택적으로 주입되어 불순물 확산층 (4 및 24) 이 형성된다. 더욱이, 논리 회로부 (A) 에 p채널 트랜지스터의 소오스-드레인이 될 영역으로 붕소 등의 p형 불순물이 선택적으로 도입되어 저농도 p형 불순물 확산층 (25) 이 형성된다.
다음으로, 도 7b 에 도시한 바와 같이, 게이트 전극 측벽막이 될 실리콘 산화막 등의 절연막 (6-1) 이 기판 (1) 의 전체 표면 상에 증착된다. 그 후, 이방성 에칭에 의해 절연막 (6-1) 이 에치백되어 게이트 전극 (3) 의 측벽 상에 절연막의 스페이서 (6-2 및 6-3) 가 형성된다.
더욱이, 도 7c 에 도시한 바와 같이, 인이나 비소 및 붕소나 플루오르화붕소 등의 불순물이 각각 8 ×1014내지 5 ×1015/㎠ 의 주입량으로 논리 회로부 (A) 의 n채널 트랜지스터 및 p채널 트랜지스터로 각각 선택적으로 주입되어 고농도의 n형 불순물 확산층 (8) 및 고농도의 p형 불순물 확산층 (9) 이 형성된다.
다음으로, 티타늄 등의 금속막이 스퍼터링 등에 의해 전체 표면 상에 증착되고, 상기 막을 열처리함으로써, 금속 실리사이드막 (10-1, 10-2, 및 10-3) 이 불순물 확산층 (8, 9, 및 4) 상에 각각 형성된다. 이 경우, 금속 실리사이드를 에칭하지 않는 용액을 사용하여 실리콘과 반응하지 않는 잔존하는 여분의 금속막 및 절연막 상의 금속막을 제거함으로써 금속 실리사이드막 (10) 이 자기 정렬로 형성된다.
그 후, 도 7d 에 도시한 바와 같이, 비트선 (12), 저장 커패시터 하부 전극 (14), 저장 커패시터 상부 전극 (15), 금속 배선 (16) 등이 형성되어, 반도체 장치가 완성된다.
결과적으로 형성된 반도체 장치에서, 트랜지스터의 불순물 확산층 상에 금속 실리사이드막이 형성되고, 따라서 불순물 확산층의 저항이 감소되고, 논리 회로의 고속 동작이 가능해진다.
그러나, 상술한 바와 같이 얻어지는 반도체 장치는 다음의 문제를 갖는다는 것을 발견하였다.
즉, 메모리셀 트랜지스터에서, 만일 불순물 농도의 레벨이 높게 설정되면, 소오스-드레인 절연 파괴 전압이 저하되고 트랜지스터의 서브 쓰레스홀드 영역에 소오스와 드레인 사이의 누설 전류가 증가되기 때문에 소오스-드레인의 불순물 농도는 일반적으로 비교적 낮은 레벨로 설정된다. 현재, 이러한 종류의 접합에서, 전압이 드레인에 인가될 때 공핍층이 기판 표면으로 연장된다. 따라서, 상기의 장치에서, 전압이 드레인에 인가될 경우, 메모리셀의 MOS 트랜지스터의 소오스 및 드레인 영역을 형성하는 저농도 n형 불순물 확산층 (4) 상에 또한 금속 실리사이드막 (10-3) 이 형성된다는 사실로 인해 공핍층이 금속 실리사이드층 (10-3) 으로 연장되어, 금속 실리사이드막의 형성시에 도입되는 결정 결함을 통해 접합 누설 전류가 증가된다.
메모리셀 트랜지스터의 소오스-드레인 영역의 불순물 농도를 상승시킴으로써 그와 같은 문제를 해결할 수 있더라도, 불순물 농도의 상승으로 상술한 바와 같이 소오스와 드레인 사이의 누설 전류가 증가된다.
더욱이, 불순물 확산층 (4) 의 농도가 낮을 경우, 금속 실리사이드막 (10-3) 과 불순물 확산층 (4) 사이에 쇼트키 장벽이 형성되어, 비트 컨택 (11) 및 커패시터 컨택 (13) 의 컨택 저항이 증가되는 문제가 역시 발생된다.
따라서, 본 발명의 목적은 당업의 상술한 문제를 해결할 수 있는, 이전보다 만족스러운 반도체 장치 및 그 제조 방법을 제공하는 것이다.
도 1 은 본 발명에 따르는 반도체 장치의 일례를 도시한 개략 단면도.
도 2 는 본 발명에 따르는 반도체 장치의 다른 예를 도시한 개략 단면도.
도 3 은 종래 기술을 설명하기 위한 반도체 장치의 개략 단면도.
도 4a 내지 도 4d 는 본 발명에 따르는 반도체 장치 제조 방법의 일례의 전반부를 설명하기 위한 개략 단면도.
도 5a 내지 도 5c 는 본 발명에 따르는 반도체 장치 제조 방법 (도 4a 내지 도 4d) 의 후반부를 설명하기 위한 개략 단면도.
도 6a 내지 도 6d 는 본 발명에 따르는 제조 방법의 다른 예를 설명하기 위한 개략 단면도.
도 7a 내지 도 7d 는 도 3 에 도시한 종래 기술의 반도체 장치 제조 방법의 일례를 설명하기 위한 개략 단면도.
※도면의 주요 부분에 대한 부호의 설명※
A : 논리 회로부
B : 메모리셀부
1 : 실리콘 기판
2 : 소자 분리 산화막
3 : 게이트 전극
4, 24, 25 : 불순물 확산층
7 : 접속 패드
8 : n형 불순물 확산층
9 : p형 불순물 확산층
10-1, 10-2, 10-4 : 금속 실리사이드막
11 : 비트 컨택
12 : 비트선
13 : 커패시터 컨택
14 : 저장 커패시터 하부 전극
15 : 저장 커패시터 상부 전극
16 : 금속 배선
18 : 커패시터 절연막
21, 22, 23 : 층간 절연막
상술한 문제를 해결하기 위해, 본 발명에 따르는 반도체 장치는 실리콘 기판의 제 1 소자 형성 영역에 형성되는 제 1 MOS 트랜지스터 및 실리콘 기판의 제 2 소자 형성 영역에 형성되는 제 2 MOS 트랜지스터가 제공되고, 상기 제 1 MOS 트랜지스터는 상기 제 2 MOS 트랜지스터와 비교하여 더 높은 불순물 농도의 소오스 영역 및 드레인 영역을 갖고, 상기 제 1 MOS 트랜지스터의 상기 소오스 및 드레인 영역 상에는 제 1 및 제 2 금속 실리사이드막이 각각 형성되며, 상기 제 2 MOS 트랜지스터의 소오스 영역 및 드레인 영역 상에는 어떠한 금속 실리사이드막도 형성되지 않는 것을 특징으로 한다.
제 2 MOS 트랜지스터는 제 1 MOS 트랜지스터와 비교하여 게이트 길이가 더 짧다.
제 1 MOS 트랜지스터는 고속 동작을 위한 것이고 제 2 MOS 트랜지스터는 메모리셀을 형성한다.
제 1 MOS 트랜지스터의 소오스 및 드레인 영역의 불순물 농도는 제 2 MOS 트랜지스터의 소오스 및 드레인 영역의 불순물 농도보다 더 높다.
금속 실리사이드막은 티타늄, 코발트, 몰리브덴, 또는 텅스텐 중의 어느 하나의 금속의 실리사이드막이다.
제 1 MOS 트랜지스터는 논리 회로부를 형성하기 위한 트랜지스터이고, 제 2 MOS 트랜지스터는 메모리셀부를 형성하기 위한 트랜지스터이다.
반도체 장치는 제 2 MOS 트랜지스터의 소오스 및 드레인 불순물 확산층 상에 제 1 및 제 2 접속 패드를 각각 더 구비한다.
각각의 제 1 및 제 2 접속 패드의 상부 표면 상에 금속 실리사이드막이 더 제공된다.
제 1 및 제 2 접속 패드를 형성하는 도전막은 다결정 실리콘 또는 단결정 실리콘이다.
본 발명에 따르는 반도체 장치는 비트선 상부에 형성되는 하부 전극, 커패시터 절연막, 및 상부 전극으로 이루어지는 커패시터와 제 2 MOS 트랜지스터 상부에 형성되는 비트선을 포함하고, 제 1 접속 패드와 비트선은 비트 컨택홀을 통해 전기적으로 접속되고, 제 2 접속 패드와 하부 전극은 커패시터 컨택홀을 통해 전기적으로 접속된다.
본 발명에 따르는 반도체 장치는 제 2 MOS 트랜지스터의 게이트 전극과 제 1 및 제 2 접속 패드 상에 형성되는 절연막을 더 포함하고, 제 1 및 제 2 접속 패드 각각의 상부 표면의 적어도 일부를 노출시키고, 비트 컨택은 제 1 접속 패드의 상부 표면의 상기 일부 상에 형성되고, 커패시터 컨택은 제 2 접속 패드의 상부 표면의 상기 일부 상에 형성된다.
더욱이, 본 발명에 따르는 반도체 장치 제조 방법은 실리콘 기판의 제 1 소자 형성 영역에 제 1 MOS 트랜지스터를 형성하고 실리콘 기판의 제 2 소자 형성 영역에 제 2 MOS 트랜지스터를 형성하는 단계, 제 2 MOS 트랜지스터의 소오스 및 드레인 불순물 확산층과 각각 직접적으로 접촉하는 도전막으로 형성되는 제 1 및 제 2 접속 패드 중 어느 하나를 형성하는 단계, 및 제 1 및 제 2 접속 패드의 형성후 제 1 MOS 트랜지스터의 소오스 및 드레인 영역 상에 금속 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 한다.
금속 실리사이드막을 형성하는 단계에서, 금속 실리사이드막은 제 1 및 제 2 접속 패드 상에 또한 형성된다.
제 1 MOS 트랜지스터의 소오스 및 드레인 영역 상에 금속 실리사이드막을 형성하는 단계는 제 2 MOS 트랜지스터의 게이트 전극의 표면과 제 1 및 제 2 접속 패드의 표면이 절연막으로 도포되는 상태에서 수행된다.
상기 구성체를 갖는 본 발명에 따르면, 접합 누설 전류가 증가하고 비트 컨택 및 커패시터 컨택의 컨택 저항이 증가되는 것과 같은 문제를 해결하는 것이 가능해진다.
첨부된 도면과 관련하여 취해지는 다음의 설명으로부터 본 발명의 상기 그리고 그외 목적, 장점, 및 특징이 더욱 명확하게 될 것이다.
도면을 참조하여, 이하 본 발명의 실시예를 설명한다.
실시예 1
도 1 에 도시한 바와 같이, 실리콘 기판 (1) 의 논리 회로부 (A) 에서, LDD 구조의 n채널 MOS 트랜지스터는 저농도 n형 불순물 확산층 (24) 을 갖고 고농도 n형 불순물 확산층 (8) 을 소오스 및 드레인 영역으로서 이용하고, LDD 구조의 p채널 MOS 트랜지스터는 저농도 p형 불순물 확산층 (25) 을 갖고 고농도 p형 불순물 확산층 (9) 을 소오스 및 드레인 영역으로서 이용한다. 메모리셀부 (B) 에서는, 저농도 n형 불순물 확산층 (4) 을 갖는 메모리셀 트랜지스터가 형성된다. n형 불순물 확산층 (4) 상에, 메모리셀 트랜지스터의 게이트 전극 (3) 사이의 공간을 채우기 위해 접속 패드 (7) 가 형성된다. 접속 패드 (7) 는 약 1 ×1020/㎤ 정도로 인을 함유하는 다결정 실리콘으로 형성된다. 논리 회로부 (A) 의 불순물 확산층 (8 및 9) 및 메모리셀부 (B) 의 접속 패드 (7) 상에는, 금속 실리사이드막 (10-1, 10-2, 및 10-4) 이 각각 형성된다. 메모리셀부 (B) 에서, 층간 절연막 (21) 상에 비트선 (12) 이 형성되고, 하부 전극 (14), 상부 전극 (15), 및 커패시터 절연막 (18) 으로 이루어지는 커패시터가 층간 절연막 (22) 상에 형성된다. 더욱이, 비트선 (12) 및 커패시터 하부 전극 (14) 은 비트 컨택 (11) 및 커패시터 컨택 (13) 에 의해 메모리셀 트랜지스터의 소오스 및 드레인 영역에 각각 접속된다. 더욱이, 커패시터를 도포하기 위해 층간 절연막 (23) 이 형성되고, 금속 배선 (16) 이 층간 절연막 (23) 상에 형성된다.
더욱이, 접속 패드 (7) 가 비트선 (12) 과 불순물 확산층 (4), 그리고 커패시터의 하부 전극 (14) 과 불순물 확산층 (4) 의 전기 접속 각각을 보장하기 위해 제공된다.
상기와 같이, 본 실시예에서, 금속 실리사이드막 (10-4) 은 메모리셀 트랜지스터의 불순물 확산층 (4) 상부에 있는 접속 패드 (7) 상에 형성된다. 즉, n형 불순물 확산층 (4) 과 직접적으로 접촉하는 금속 실리사이드막은 존재하지 않는다. 이 때문에, n형 불순물 확산층 (4) 의 불순물 농도가 낮을지라도, 누설 전류가 증가하고 비트 컨택 (11) 및 커패시터 컨택 (13) 의 컨택 저항이 증가하는 문제가 발생하지 않는 효과가 있다.
다음으로, 도 1 에 도시한 반도체 장치 제조 방법을 설명한다.
도 4a 에 도시한 바와 같이, 실리콘 기판 (1) 상에 소자 분리 산화막 (2) 을 형성한 후에, 기판 (1) 이 열산화를 거치게 함으로써 게이트 절연막이 형성된다. 더욱이, 다결정 실리콘막 등의 도전막 및 실리콘 산화막 등의 절연막이 적층되고, 적층된 막을 패터닝함으로써 상부 표면 상에 절연막 (5) 을 갖는 게이트 전극 (3) 이 형성된다.
그 후, 약 (1 내지 3) ×1013/㎠ 의 주입량으로 인 등의 n형 불순물 이온을 선택적으로 주입함으로써 메모리셀 트랜지스터의 소오스-드레인이 될 불순물 확산층 (4) 이 메모리셀부 (B) 에 형성된다. 이와 동시에, 논리 회로부 (A) 의 트랜지스터에 LDD 구조체를 제공하기 위해 n형 불순물이 논리 회로부 (A) 에 n채널 트랜지스터의 소오스-드레인이 될 영역에도 주입되어 저농도 불순물 확산층 (24) 이 형성된다. 더욱이, 붕소 등의 p형 불순물 이온을 논리 회로부 (A) 의 p채널 트랜지스터의 소오스-드레인이 될 영역에 선택적으로 주입함으로써 저농도 p형 불순물 확산층 (25) 이 또한 형성된다.
다음으로, 도 4b 에 도시한 바와 같이, 게이트 전극 측벽막이 될 실리콘 산화막 등의 절연막 (6) 이 기판 (1) 의 전체 표면 상에 증착된다.
그 후, 도 4c 에 도시한 바와 같이, 메모리셀부 (B) 의 절연막 (6) 만이 에치백되게 함으로써 불순물 확산층 (4) 이 노출되도록, 논리 회로부 (A) 가 마스킹되는 상태에서 이방성 에칭이 수행된다. 이렇게 함으로써, 메모리셀부 (B) 에 메모리셀 트랜지스터의 게이트 전극의 측벽 상에 측벽 스페이서막 (6-2) 이 형성되는 반면 절연막 (6-1) 은 논리 회로부 (A) 상에 잔존한다.
다음으로, 도 4d 에서와 같이, 다결정 실리콘막 (7-1) 이 증착된다. 그 후, 도 5a 에 도시한 바와 같이 다결정 실리콘막 (7-1) 을 패터닝함으로써 접속 패드 (7) 가 형성된다.
다음으로, 도 5b 에 도시한 바와 같이, 논리 회로부 (A) 의 절연막 (6-1) 을 에치백함으로써, 논리 회로부 (A) 의 게이트 전극의 측벽 상에 측벽 스페이서막 (6-3) 이 형성되고, n형 불순물 확산층 (8) 및 p형 불순물 확산층 (9) 이 형성된다. 예를 들어, 약 8 ×1014내지 5 ×1015/㎠ 로 비소 이온을 주입함으로써 n형 불순물 확산층 (8) 이 형성되고, 예를 들어, 약 8 ×1014내지 5 ×1015/㎠ 로 플루오르화붕소 이온을 주입함으로써 p형 불순물 확산층 (9) 이 형성된다.
더욱이, 티타늄, 텅스텐, 몰리브덴, 또는 코발트 등의 금속막이 스퍼터링에 의해 증착되고, 금속막을 열처리함으로써 논리 회로부 (A) 의 불순물 확산층 (8 및 9) 및 메모리셀부 (B) 의 접속 패드 (7) 상에 금속 실리사이드막 (10-1 및 10-4) 이 형성된다. 이 경우, 금속 실리사이드막을 에칭하지 않는 용액을 사용하여 실리콘과 미반응한 채로 잔존되는 여분의 금속막 및 절연막 상의 금속막을 제거함으로써 자기 정렬로 금속 실리사이드막 (10) 을 형성하는 것이 가능해진다. 여기서, 이온 주입에 의해 발생되는 결정 결함을 복구하기 위한 열처리가 불순물 확산층 (8 및 9) 의 형성후 그리고 금속막의 증착전에 도입될 수도 있다.
그 후, BPSG 로 이루어지는 층간 절연막 (21), 불순물 도핑 다결정 실리콘으로 이루어지는 비트 컨택 (11), 불순물 도핑 다결정 실리콘으로 이루어지는 비트선 (12), 층간 절연막 (22), 불순물 도핑 다결정 실리콘으로 이루어지는 커패시터 컨택 (13), 불순물 도핑 다결정 실리콘으로 이루어지는 저장 커패시터 하부 전극 (14), 실리콘 질화막으로 이루어지는 커패시터 절연막 (18), 불순물 도핑 다결정 실리콘으로 이루어지는 저장 커패시터 상부 전극 (15), 층간 절연막 (23), 및 알루미늄 금속 배선 (16) 이 순차적으로 형성되어, 도 5c 에 도시한 바와 같이, 논리 회로부 (A) 및 메모리셀부 (B) 가 완성된다.
상기 실시예에서, 메모리셀 트랜지스터의 소오스-드레인 불순물 확산층 상에 금속 실리사이드막이 형성되지 않기 때문에 상술한 효과가 실현된다. 따라서, 상술한 효과를 취하는 반도체 장치가 제공될 수 있다.
그러나, 실시예 1 에서 집적 수준이 상승되고 메모리셀 트랜지스터 사이의 공간이 감소되는 경우, 금속 실리사이드막 (10-4) 의 브리지 (bridge) 가 인접한 접속 패드 (7) 상에 형성되기 때문에 접속 패드 사이에 단락 회로를 가질 가능성이 발생한다.
따라서, 이하 실시예 2 처럼 그와 같은 문제를 해결하는 반도체 장치를 설명한다.
실시예 2
도 2 에 도시한 바와 같이, n채널 MOS 트랜지스터 및 p채널 MOS 트랜지스터가 도 1 의 실시예 1 과 마찬가지로 실리콘 기판 (1) 의 논리 회로부 (A) 에 형성된다. 메모리셀부 (B) 에, 메모리셀 트랜지스터가 형성되고, 게이트 전극 (3) 사이의 공간을 채우기 위해 메모리셀 트랜지스터의 n형 불순물 확산층 (4) 상에 접속 패드 (7) 가 형성된다. 더욱이, 논리 회로부 (A) 의 불순물 확산층 (8 및 9) 상에 금속 실리사이드막 (10-1 및 10-2) 이 각각 형성된다. 실시예 2 에서는, 실시예 1 과는 상이하게, 금속 실리사이드막이 접속 패드 (7) 상에 형성되지 않는다. 그 대신, 접속 패드 및 게이트 전극을 도포하기 위해 실리콘 산화막 등의 절연막 (17) 이 형성되고, 비트 컨택 (11) 및 커패시터 컨택 (13) 이 접속 패드 (7) 와 직접적으로 접촉한다.
이하 도 2 에 반도체 장치 제조 방법을 설명한다.
도 6a 에 도시한 바와 같이, 실시예 1 의 도 5a 까지의 공정과 동일한 방식으로, 게이트 전극 (3), 불순물 확산층 (4, 24, 및 25) 이 실리콘 기판 (1) 상에 형성되고, 메모리셀부 (B) 에 접속 패드 (7) 가 형성된다. 절연막 (6-1) 은 논리 회로부 (A) 에 원래대로 남겨진다.
다음으로, 도 6b 에 도시한 바와 같이, 약 30 내지 100 ㎚ 두께의 실리콘 산화막 등의 절연막 (17) 이 전체 표면 상에 증착된다.
그 후, 도 6c 에 도시한 바와 같이, 메모리셀부 (B) 가 마스킹되는 상태에서 절연막 (17) 및 절연막 (6-1) 을 에치백함으로써 논리 회로부 (A) 에 게이트 전극의 측벽 상에 절연 측벽막 (6-3) 이 형성된다. 더욱이, 예를 들어, 약 8 ×1014내지 5 ×1015/㎠ 의 주입량으로 비소 이온을 선택적으로 주입함으로써 n형 불순물 확산층 (8) 이 형성되고, 예를 들어, 약 8 ×1014내지 5 ×1015/㎠ 의 주입량으로 플루오르화붕소 이온을 선택적으로 주입함으로써 p형 불순물 확산층 (9) 이 형성된다.
그 후, 스퍼터링에 의해 티타늄 등의 금속막을 증착하고, 그 후 금속막을 열처리함으로써 불순물 확산층 (8 및 9) 상에 금속 실리사이드막 (10-1 및 10-2) 이 형성된다. 이 경우, 금속 실리사이드막을 에칭하지 않는 용액 사용에 의해 실리콘과 미반응한 채로 잔존하는 여분의 금속막 및 절연막 상의 금속막을 제거함으로써 자기 정렬로 금속 실리사이드막 (10) 을 형성하는 것이 가능해진다. 이 경우, 접속 패드는 절연막 (17-1) 으로 도포되기 때문에 금속 실리사이드막이 메모리셀부 (B) 의 접속 패드 (7) 상에 형성되지 않는다.
이온 주입에 의해 발생되는 결정 결함을 복구하기 위한 열처리가 불순물 확산층 (8 및 9) 의 형성후 그리고 금속막의 증착전에 도입될 수도 있다.
그 후, 도 6d 에 도시한 바와 같이, 비트 컨택 (11), 비트선 (12), 커패시터 컨택 (13), 저장 커패시터 하부 전극 (14), 저장 커패시터 상부 전극 (15), 금속 배선 (16) 등이 형성되어, DRAM 의 논리 회로부 (A) 및 메모리셀부 (B) 가 완성된다.
상기 실시예에 따르면, 실시예 1 과 마찬가지로, 누설 전류가 증가하고 비트 컨택 (11) 및 커패시터 컨택 (13) 의 컨택 저항이 증가하는 문제를 방지할 수 있다. 더욱이, 메모리셀부 (B) 의 접속 패드 (7) 상에는 어떠한 금속 실리사이드막도 형성되지 않기 때문에 근접하여 이격되어 있는 인접한 접속 패드 사이에 전기적 단락 회로가 금속 실리사이드막의 브리지에 의해 발생되는 결점이 해결될 수 있다.
본 실시예에서, 비트 컨택 (11), 비트선 (12), 커패시터 컨택 (13), 커패시터 하부 전극 (14), 및 커패시터 상부 전극 (15) 은 다결정 실리콘막으로 형성되는 예가 도시되어 있으나, 텅스텐 등의 고융점 금속이 상기 도전막용으로 사용될 수도 있다. 그와 같은 경우, 커패시터 절연막 (18) 으로서 탄탈 산화물 등의 고유전 상수의 막을 질화막 대신에 사용하는 것이 바람직하다. 그와 같은 구성체로, 접속 패드 (7) 가 형성된 직후 접속 패드 (7) 의 다결정 실리콘막의 불순물 및 불순물 확산층 (8, 9, 및 4) 의 불순물을 활성화시키기 위한 열처리를 행함으로써 후속 열처리 온도를 감소시킬 수 있다.
본 발명은 상기 실시예에 한정되지 않고, 본 발명의 범주 및 정신으로부터 벗어나지 않고 수정 및 변경될 수 있음이 명백하다.
상기 상세히 설명한 바와 같이, 본 발명에 따르면, 논리 회로부 (A) 에 트랜지스터의 p형 불순물 확산층 및 n형 불순물 확산층 상에 티타늄 실리사이드 등의 금속 실리사이드막이 형성되어, 불순물 확산층의 저항이 저하되고 소자의 고속 동작이 가능해진다. 더욱이, 메모리셀부 (B) 에 메모리셀 트랜지스터의 비교적 저농도 n형 불순물 확산층 상에는 어떠한 금속 실리사이드막도 형성되지 않기 때문에, 접합 누설 전류가 낮은 레벨로 억제될 수 있고 정보 유지 특성이 향상될 수 있다.
메모리셀부 (B) 에 접속 패드의 형성후 금속 실리사이드막을 형성하는 단계, 및 접속 패드 상에 금속 실리사이드막을 형성하고 동시에 논리 회로부 (A) 의 불순물 확산층 상에 금속 실리사이드막을 형성하는 단계를 행함으로써 상술한 구조체를 얻을 수 있다.
더욱이, 실시예 2 에서와 같이 메모리셀부 (B) 의 접속 패드 상에 어떠한 금속 실리사이드막도 형성되지 않는 구조체를 채택함으로써, 접속 패드가 좁은 간격으로 상호 인접하여 형성될 경우 전기적 단락 회로가 금속 실리사이드막의 브리지에 의해 발생되는 결함을 방지할 수 있다.
Claims (18)
- 실리콘 기판의 제 1 소자 형성 영역에 형성되는 제 1 MOS 트랜지스터, 및 상기 실리콘 기판의 제 2 소자 형성 영역에 형성되는 제 2 MOS 트랜지스터를 가지며, 상기 제 1 MOS 트랜지스터는 상기 제 2 MOS 트랜지스터와 비교하여 불순물 농도가 더 높은 소오스 영역 및 드레인 영역을 갖는 반도체 장치로서, 상기 제 1 MOS 트랜지스터의 상기 소오스 및 드레인 영역 상에는 제 1 및 제 2 금속 실리사이드막이 각각 형성되고, 상기 제 2 MOS 트랜지스터의 소오스 영역 및 드레인 영역 상에는 어떠한 금속 실리사이드막도 형성되지 않는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 제 2 MOS 트랜지스터는 상기 제 1 MOS 트랜지스터와 비교하여 게이트 길이가 더 짧은 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 제 1 MOS 트랜지스터는 고속 동작을 위한 것이고 상기 제 2 MOS 트랜지스터는 메모리셀을 형성하는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 제 1 및 제 2 금속 실리사이드막은 티타늄, 코발트, 몰리브덴, 및 텅스텐으로 이루어지는 군 중에서 선택되는 어느 하나의 실리사이드막인 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 제 1 MOS 트랜지스터는 논리 회로를 형성하기 위한 트랜지스터이고 상기 제 2 MOS 트랜지스터는 메모리셀을 형성하기 위한 트랜지스터인 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 제 2 MOS 트랜지스터의 상기 소오스 및 드레인 영역 상에 각각 제공되는 제 1 및 제 2 접속 패드를 더 구비하는 것을 특징으로 하는 반도체 장치.
- 제 6 항에 있어서, 제 3 및 제 4 금속 실리사이드막이 상기 제 1 및 제 2 접속 패드 상에 각각 제공되는 것을 특징으로 하는 반도체 장치.
- 제 6 항에 있어서, 상기 제 1 및 제 2 접속 패드는 다결정 실리콘 또는 단결정 실리콘으로 이루어지는 것을 특징으로 하는 반도체 장치.
- 제 6 항에 있어서,상기 제 2 MOS 트랜지스터 상부에 형성되는 비트선, 및상기 비트선 상부에 형성되는 하부 전극, 커패시터 절연막, 및 상부 전극으로 이루어지는 커패시터를 더 구비하고,상기 제 1 접속 패드와 상기 비트선은 비트 컨택홀을 통해 전기적으로 접속되고, 상기 제 2 접속 패드와 상기 커패시터의 상기 하부 전극은 커패시터 컨택홀을 통해 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
- 제 9 항에 있어서, 상기 제 2 MOS 트랜지스터의 게이트 전극과 상기 제 1 및 제 2 접속 패드 상에 형성되는 절연막을 더 구비하고, 상기 제 1 및 제 2 접속 패드의 각 상부 표면의 적어도 일부가 노출되고 상기 비트 컨택은 상기 제 1 접속 패드의 상부 표면의 상기 노출된 일부 상에 형성되며 상기 커패시터 컨택은 상기 제 2 접속 패드의 상부 표면의 상기 노출된 일부 상에 형성되는 것을 특징으로 하는 반도체 장치.
- 실리콘 기판에 제공되는 제 1 소자 형성 영역의 제 1 MOS 트랜지스터 및 상기 실리콘 기판에 제공되는 제 2 소자 형성 영역의 제 2 MOS 트랜지스터를 형성하는 단계,상기 제 2 MOS 트랜지스터의 소오스 영역 및 드레인 영역과 각각 직접적으로 접촉하는 제 1 및 제 2 접속 패드를 형성하는 단계, 및상기 제 1 및 제 2 접속 패드의 형성후 상기 제 1 MOS 트랜지스터의 소오스 영역 및 드레인 영역 상에 각각 제 1 및 제 2 금속 실리사이드막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 11 항에 있어서, 상기 제 1 및 제 2 금속 실리사이드막을 형성하는 단계에서, 제 3 및 제 4 금속 실리사이드막이 상기 제 1 및 제 2 접속 패드 상에 각각 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 11 항에 있어서, 상기 제 1 MOS 트랜지스터의 상기 소오스 및 드레인 영역의 불순물 농도는 상기 제 2 MOS 트랜지스터의 상기 소오스 및 드레인 영역의 불순물 농도보다 더 높은 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 11 항에 있어서, 상기 제 1 및 제 2 금속 실리사이드막은 티타늄, 코발트, 몰리브덴, 및 텅스텐으로 이루어지는 군 중에서 선택되는 어느 하나의 실리사이드막인 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 11 항에 있어서, 상기 제 1 MOS 트랜지스터는 논리 회로를 형성하기 위한 트랜지스터이고 상기 제 2 MOS 트랜지스터는 메모리셀을 형성하기 위한 메모리셀 트랜지스터인 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 11 항에 있어서, 상기 제 1 및 제 2 접속 패드는 다결정 실리콘 또는 단결정 실리콘으로 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 11 항에 있어서, 상기 제 1 및 제 2 금속 실리사이드막을 형성하는 단계는 상기 제 2 MOS 트랜지스터의 게이트 전극의 상부 표면과 상기 제 1 및 제 2 접속 패드의 상부 표면이 절연막으로 도포되는 상태에서 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 15 항에 있어서,상기 제 2 MOS 트랜지스터 상에 제 1 층간 절연막을 형성하는 단계,상기 제 1 접속 패드에 전기적으로 접속되는 비트 컨택을 상기 제 1 접속 패드 상에 형성하는 단계,상기 제 2 소자 형성 영역 상부의 상기 비트 컨택에 전기적으로 접속되는 비트선을 상기 제 1 층간 절연막 상에 선택적으로 형성하는 단계,상기 비트선 상에 제 2 층간 절연막을 형성하는 단계,상기 제 2 접속 패드에 전기적으로 접속되는 커패시터 컨택을 상기 제 2 접속 패드 상에 형성하는 단계,상기 커패시터 컨택에 전기적으로 접속되는 커패시터 하부 전극을 상기 제 2 소자 형성 영역 상부의 상기 제 2 층간 절연막 상에 형성하는 단계, 및커패시터 절연막 및 커패시터 상부 전극을 상기 커패시터 하부 전극 상에 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10059688A JPH11261020A (ja) | 1998-03-11 | 1998-03-11 | 半導体装置およびその製造方法 |
| JP98-059688 | 1998-03-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990077754A true KR19990077754A (ko) | 1999-10-25 |
Family
ID=13120410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990007930A KR19990077754A (ko) | 1998-03-11 | 1999-03-10 | 금속 실리사이드막을 갖는 반도체 장치 및 그 제조 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20010005610A1 (ko) |
| JP (1) | JPH11261020A (ko) |
| KR (1) | KR19990077754A (ko) |
| CN (1) | CN1122311C (ko) |
| TW (1) | TW411548B (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100493025B1 (ko) * | 2002-08-07 | 2005-06-07 | 삼성전자주식회사 | 반도체 메모리 장치의 제조 방법 |
| KR100843234B1 (ko) * | 2007-01-26 | 2008-07-03 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001196559A (ja) | 2000-01-13 | 2001-07-19 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JP2001196558A (ja) * | 2000-01-13 | 2001-07-19 | Seiko Epson Corp | 半導体装置の製造方法およびその半導体装置 |
| JP2001196561A (ja) | 2000-01-14 | 2001-07-19 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| KR100376975B1 (ko) * | 2000-06-30 | 2003-03-26 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR20020050462A (ko) * | 2000-12-21 | 2002-06-27 | 박종섭 | 반도체 소자 및 그의 제조 방법 |
| JP2002231971A (ja) * | 2001-02-02 | 2002-08-16 | Sharp Corp | 半導体集積回路装置、その製造方法、ｉｃモジュール、ｉｃカード |
| KR20030003370A (ko) * | 2001-06-30 | 2003-01-10 | 주식회사 하이닉스반도체 | 디램(ｄｒａｍ) 셀의 제조 방법 |
| JP4791722B2 (ja) * | 2004-09-21 | 2011-10-12 | 株式会社東芝 | 半導体装置の製造方法 |
| US8090462B2 (en) * | 2007-12-19 | 2012-01-03 | Mobideo Technologies Ltd | Maintenance assistance and control system method and apparatus |
| JP2009164534A (ja) * | 2008-01-10 | 2009-07-23 | Elpida Memory Inc | 半導体装置およびその製造方法 |
-
1998
- 1998-03-11 JP JP10059688A patent/JPH11261020A/ja active Pending
-
1999
- 1999-03-08 TW TW088103513A patent/TW411548B/zh not_active IP Right Cessation
- 1999-03-09 CN CN99102856A patent/CN1122311C/zh not_active Expired - Fee Related
- 1999-03-10 KR KR1019990007930A patent/KR19990077754A/ko not_active Application Discontinuation
-
2000
- 2000-12-22 US US09/742,474 patent/US20010005610A1/en not_active Abandoned
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| US7501668B2 (en) | 2002-08-07 | 2009-03-10 | Samung Electronics Co., Ltd. | Semiconductor memory devices having contact pads with silicide caps thereon |
| KR100843234B1 (ko) * | 2007-01-26 | 2008-07-03 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| US8004023B2 (en) | 2007-01-26 | 2011-08-23 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11261020A (ja) | 1999-09-24 |
| TW411548B (en) | 2000-11-11 |
| CN1228616A (zh) | 1999-09-15 |
| CN1122311C (zh) | 2003-09-24 |
| US20010005610A1 (en) | 2001-06-28 |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |