KR20030003370A - 디램(ｄｒａｍ) 셀의 제조 방법 - Google Patents

Abstract

본 발명은 디램(Dynamic Random Access Memory : DRAM) 셀(Cell)의 제조 방법에 관한 것으로, 특히 이방성 에피택셜(Epitaxial) 공정을 사용하여 플러그(Plug)를 반도체 기판과 수직한 방향으로만 성장시켜 형성한 후 상기 플러그 표면에 실리사이드(Silicide)층을 발생시켜 상기 플러그 상부의 부피를 증가시키므로, 막대 구조를 갖는 비트 라인(Bit line)을 형성하여 공정 마진(Margin)을 확보하고 비트 라인간의 쇼트(Short) 발생을 방지하므로 소자의 수율 및 신뢰성을 향상시키는 특징이 있다.

Description

디램(ＤＲＡＭ) 셀의 제조 방법{Method for manufacturing a DRAM cell}

본 발명은 디램(Dynamic Random Access Memory : DRAM) 셀(Cell)의 제조 방법에 관한 것으로, 특히 이방성 에피택셜(Epitaxial) 공정을 사용하여 플러그(Plug)를 반도체 기판과 수직한 방향으로만 성장시켜 형성한 후 상기 플러그 표면에 실리사이드(Silicide)층을 발생시켜 소자의 수율 및 신뢰성을 향상시키는 DRAM 셀의 제조 방법에 관한 것이다.

도 1은 종래 기술에 따른 DRAM 메모리 셀을 나타낸 평면도이다.

종래 기술에 따른 DRAM 셀은 도 1에서와 같이, 제 1 방향의 라인(Line) 형태의 활성영역(A)이 소자분리막(13)에 의해 정의된 반도체 기판(도시하지 않음)상에 워드 라인(Word Line)(15)이 일정한 간격을 갖으며 상기 활성영역(A)에 직교한 제 2 방향의 라인 형태로 위치하고, 상기 워드 라인(15) 상측에 형성되고 상기 활성영역(A)에 연결된 비트 라인(Bit Line)(25)이 상기 활성영역(A)과 쉬프트(Shift)되어 평행하고 상기 워드 라인(15)에 직교하여 위치하며, 상기 워드 라인(15)과 비트 라인(25) 사이의 반도체 기판 상에 플러그(19)가 위치한다.

여기서, 상기 비트 라인(25)은 비트 라인 콘택용 철(凸)부가 구비된 라인 형태를 갖는다.

도 2a 내지 도 2e는 본 발명의 실시 예에 따른 DRAM 메모리 셀의 제조 방법을 나타낸 공정 단면도이다.

종래 기술에 따른 DRAM 메모리 셀의 제조 방법은 도 2a에서와 같이, 일반적인 소자분리막 형성 공정을 사용하여 소자분리 영역의 반도체 기판(11)에 활성 영역(A)을 정의하는 소자분리막(13)을 형성한다.

그리고, 상기 활성 영역(A)의 반도체 기판(11)에 워드 라인(15)과 불순물 영역(17)을 포함한 트랜지스터를 형성한다.

여기서, 상기 워드 라인(15)은 상부에 하드 마스크층을 구비하고 측벽에 절연막 스페이서를 구비한다.

도 2b에서와 같이, 이방성 에피택셜 공정을 사용하여 상기 노출된 활성 영역(A) 상에 에피택셜층을 상기 반도체 기판(11)과 수직한 방향으로만 성장시켜 플러그(19)를 형성한다.

도 2c에서와 같이, 상기 플러그(19)를 포함한 전면에 층간 절연막(21)을 형성하고, 상기 층간 절연막(21)을 평탄화 한다.

도 2d에서와 같이, 상기 플러그(19)를 포함한 전면에 감광막(23)을 도포하고, 상기 감광막(23)을 비트 라인 콘택이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.

그리고, 상기 선택적으로 노광 및 현상된 감광막(23)을 마스크로 상기 층간 절연막(21)의 상부 부위를 선택 식각하여 콘택홀을 형성한다.

도 2e에서와 같이, 상기 감광막(23)을 제거하고, 전면에 다결정 실리콘층을형성한다.

그리고, 상기 제 2 다결정 실리콘층을 비트 라인 마스크로 선택 식각하여 비트 라인(25)을 형성한다.

그러나 종래의 반도체 메모리 셀 및 그의 제조 방법은 이방성 에피택셜 공정을 사용하여 플러그를 반도체 기판과 수직한 방향으로만 성장시키므로 비트 라인 콘택용 철부가 구비된 라인 형태를 갖는 비트 라인을 형성하기 때문에 공정 마진 확보가 어렵고 비트 라인간의 쇼트(Short)가 발생되어 소자의 수율 및 신뢰성이 저하되는 문제점이 있었다.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 이방성 에피택셜 공정을 사용하여 플러그를 반도체 기판과 수직한 방향으로만 성장시켜 형성한 후 상기 플러그 표면에 실리사이드층을 발생시켜 상기 플러그 상부의 부피를 증가시키므로, 막대 구조를 갖는 비트 라인을 형성하여 공정 마진(Margin)을 확보하고 비트 라인간의 쇼트(Short) 발생을 방지하는 DRAM 셀의 제조 방법을 제공하는데 그 목적이 있다.

도 1은 종래 기술에 따른 DRAM 메모리 셀을 나타낸 평면도.

도 2a 내지 도 2e는 본 발명의 실시 예에 따른 DRAM 메모리 셀의 제조 방법을 나타낸 공정 단면도.

도 3은 본 발명의 실시 예에 따른 다수개의 DRAM 메모리 셀을 나타낸 평면도.

도 4a 내지 도 4g는 본 발명의 제 1 실시 예에 따른 DRAM 메모리 셀의 제조 방법을 나타낸 공정 단면도.

도 5는 도 4d를 나타낸 평면도.

도 6은 도 4e를 나타낸 평면도.

도 7a 내지 도 7i는 본 발명의 제 2 실시 예에 따른 DRAM 메모리 셀의 제조 방법을 나타낸 공정 단면도.

< 도면의 주요부분에 대한 부호의 설명 >

51: 반도체 기판 53: 소자분리막

55: 워드 라인 57: 불순물 영역

59: 플러그 61: 제 1 층간 절연막

63: 절연막 65: 실리사이드층

67: 제 2 층간 절연막 69: 제 2 감광막

71: 비트 라인

본 발명의 반도체 메모리 셀의 제조 방법은 활성 영역의 반도체 기판에 워드 라인을 포함한 트랜지스터를 형성하는 단계, 상기 반도체 기판과 수직한 방향으로만 성장시키는 이방성 에피택셜 공정으로 상기 노출된 활성 영역의 반도체 기판 상에 플러그를 형성하는 단계, 상기 플러그를 포함한 전면에 층간 절연막을 형성하는단계, 상기 플러그를 식각 방지막으로 상기 층간 절연막을 전면 식각하는 단계, 상기 플러그를 포함한 전면에 절연막을 형성하는 단계, 비아 콘택용 마스크로 상기 절연막을 선택 식각하여 상기 플러그를 선택적으로 노출시키는 단계, 상기 절연막을 마스크로 상기 층간 절연막을 선택 식각하여 상기 플러그를 돌출시키는 단계, 상기 노출된 플러그 표면부에 실리사이드층을 형성하여 상기 플러그의 부피를 팽창시키는 단계, 상기 실리사이드층을 포함한 전면에 비트 라인 콘택홀을 구비한 층간 절연막을 형성하는 단계 및 상기 콘택홀과 그에 인접한 층간 절연막 상에 라인 형태의 비트라인을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.

상기와 같은 본 발명에 따른 반도체 메모리 셀 및 그의 제조 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

도 3은 본 발명의 실시 예에 따른 다수개의 DRAM 메모리 셀을 나타낸 평면도이다.

본 발명의 실시 예에 따른 DRAM 메모리 셀은 도 3에서와 같이, 제 1 방향의 라인 형태의 활성영역(A)이 소자분리막(33)에 의해 정의된 반도체 기판(도시하지 않음)상에 워드 라인(55)이 일정한 간격을 갖으며 상기 활성영역(A)에 직교한 제 2 방향의 라인 형태로 위치하고, 상기 워드 라인(55) 상측에 형성되고 상기 활성영역(A)에 연결된 비트 라인(71)이 상기 활성영역(A)과 쉬프트되어 평행하고 상기 워드 라인(55)에 직교한 제 1 방향의 라인 형태로 위치하고, 상기 워드 라인(55)과 비트 라인(71) 사이의 반도체 기판 상에 플러그(59)가 위치한다.

여기서, 상기 플러그(59) 중 상기 비트 라인(71)과 콘택되는 플러그(59)는그 상부 표면부에 실리사이드층(65)이 발생되어 그 부피가 팽창된다.

도 4a 내지 도 4g는 본 발명의 제 1 실시 예에 따른 DRAM 메모리 셀의 제조 방법을 나타낸 공정 단면도이고, 도 5는 도 4d를 나타낸 평면도이며, 도 6은 도 4e를 나타낸 평면도이다.

본 발명의 제 1 실시 예에 따른 DRAM 메모리 셀의 제조 방법은 도 4a에서와 같이, 일반적인 소자분리막 형성 공정을 사용하여 소자분리 영역의 반도체 기판(51)에 활성 영역(A)을 정의하는 소자분리막(53)을 형성한다.

그리고, 상기 활성 영역(A)의 반도체 기판(51)에 워드 라인(55)과 불순물 영역(57)을 포함한 트랜지스터를 형성한다.

여기서, 상기 워드 라인(55)은 상부에 하드 마스크층을 구비하고 측벽에 절연막 스페이서를 구비한다.

도 4b에서와 같이, 이방성 에피택셜 공정을 사용하여 상기 노출된 활성 영역(A) 상에 에피택셜층을 상기 반도체 기판(51)과 수직한 방향으로만 성장시켜 플러그(59)를 형성한다.

도 4c에서와 같이, 상기 플러그(59)를 포함한 전면에 제 1 층간 절연막(61)을 형성하고, 상기 하드 마스크층을 식각 방지막으로 하는 화학적 기계 연마 방법에 의해 상기 제 1 층간 절연막(61)과 플러그(59)를 연마하여 평탄화 한다.

도 4d 및 도 5에서와 같이, 상기 플러그(59)를 포함한 전면에 절연막(63)과 제 1 감광막(도시하지 않음)을 순차적으로 형성하고, 상기 제 1 감광막을 비트 라인 콘택이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.

그리고, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 절연막(63)을 선택 식각하고, 상기 제 1 감광막을 제거한다.

이어, 상기 선택 식각된 절연막(63)을 마스크로 상기 제 1 층간 절연막(61)의 상부 부위를 선택 식각하여 상기 플러그(59)를 돌출시킨다.

도 4e 및 도 6에서와 같이, 상기 절연막(63)을 포함한 전면에 제 1 금속층을 형성하고, 전면을 열처리하면 상기 제 1 금속층과 실리콘이 반응을 일으켜 상기 노출된 에피택셜층(59)의 표면부에 실리사이드(Silicide)층(65)을 발생시킨다.

그 후, 상기 제 1 금속층을 제거한다.

이때, 상기 실리사이드층(65)의 형성 공정으로 상기 돌출된 플러그(59)와 노출된 플러그(59)의 부피가 증가한다.

도 4f에서와 같이, 상기 절연막(63)을 제거하고, 상기 부피가 팽창된 플러그(59)를 포함한 전면에 제 2 층간 절연막(67)을 형성하고, 상기 제 2 층간 절연막(67)을 평탄화 한다.

그리고, 상기 제 2 층간 절연막(67) 상에 제 2 감광막(69)을 도포하고, 상기 제 2 감광막(69)을 비트 라인 콘택이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.

그리고, 상기 선택적으로 노광 및 현상된 제 2 감광막(69)을 마스크로 상기 제 2 층간 절연막(67)을 선택 식각하여 콘택홀을 형성한다.

도 4g 및 도 3에서와 같이, 상기 제 2 감광막(69)을 제거하고, 전면에 다결정 실리콘층을 형성한다.

그리고, 상기 다결정 실리콘층을 비트 라인 마스크로 선택 식각하여 비트 라인(71)을 형성한다.

도 7a 내지 도 7i는 본 발명의 제 2 실시 예에 따른 DRAM 메모리 셀의 제조 방법을 나타낸 공정 단면도이다.

본 발명의 제 2 실시 예에 따른 DRAM 메모리 셀의 제조 방법은 도 7a에서와 같이, 일반적인 소자분리막 형성 공정을 사용하여 소자분리 영역의 반도체 기판(51)에 활성 영역(A)을 정의하는 소자분리막(53)을 형성한다.

그리고, 상기 활성 영역(A)의 반도체 기판(51)에 워드 라인(55)과 불순물 영역(57)을 포함한 트랜지스터를 형성한다.

여기서, 상기 워드 라인(55)은 상부에 하드 마스크층을 구비하고 측벽에 절연막 스페이서를 구비한다.

도 7b에서와 같이, 이방성 에피택셜 공정을 사용하여 상기 노출된 활성 영역(A) 상에 에피택셜층을 상기 반도체 기판(51)과 수직한 방향으로만 성장시켜 플러그(59)를 형성한다.

도 7c에서와 같이, 상기 플러그(59)를 포함한 전면에 제 1 층간 절연막(61)을 형성하고, 상기 제 1 층간 절연막(61)을 평탄화 한다.

도 7d에서와 같이, 상기 제 1 층간 절연막(61)의 상부 부위를 선택 식각하여 상기 플러그(59)를 돌출시킨다.

도 7e에서와 같이, 상기 플러그(59)를 포함한 전면에 제 1 감광막(63)을 도포하고, 상기 제 1 감광막(63)을 비트 라인 콘택이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.

도 7f에서와 같이, 상기 제 1 감광막(63)을 포함한 전면에 제 1 금속층을 형성하고, 전면을 열처리하면 상기 제 1 금속층과 실리콘이 반응을 일으켜 상기 노출된 에피택셜층(59)의 표면부에 실리사이드(Silicide)층(65)을 발생시킨다.

그 후, 상기 제 1 금속층을 제거한다.

이때, 상기 실리사이드층(65)의 형성 공정으로 상기 돌출된 플러그(59)와 노출된 플러그(59)의 부피가 증가한다.

도 7g에서와 같이, 상기 제 1 감광막(63)을 제거하고, 상기 부피가 팽창된 플러그(59)를 포함한 전면에 제 2 층간 절연막(67)을 형성하고, 상기 제 2 층간 절연막(67)을 평탄화 한다.

도 7h에서와 같이, 상기 제 2 층간 절연막(67) 상에 제 2 감광막(69)을 도포하고, 상기 제 2 감광막(69)을 비트 라인 콘택이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.

그리고, 상기 선택적으로 노광 및 현상된 제 2 감광막(69)을 마스크로 상기 제 2 층간 절연막(67)을 선택 식각하여 콘택홀을 형성한다.

도 7i에서와 같이, 상기 제 2 감광막(69)을 제거하고, 전면에 다결정 실리콘층을 형성한다.

그리고, 상기 다결정 실리콘층을 비트 라인 마스크로 선택 식각하여 비트 라인(71)을 형성한다.

본 발명의 반도체 메모리 셀 및 그의 제조 방법은 이방성 에피택셜 공정을 사용하여 플러그를 반도체 기판과 수직한 방향으로만 성장시켜 형성한 후 상기 플러그 표면에 실리사이드층을 발생시켜 상기 플러그 상부의 부피를 증가시키므로, 막대 구조를 갖는 비트 라인을 형성하여 공정 마진을 확보하고 비트 라인간의 쇼트 발생을 방지하므로 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.

Claims (2)

1. 활성 영역의 반도체 기판에 워드 라인을 포함한 트랜지스터를 형성하는 단계;

   상기 반도체 기판과 수직한 방향으로만 성장시키는 이방성 에피택셜 공정으로 상기 노출된 활성 영역의 반도체 기판 상에 플러그를 형성하는 단계;

   상기 플러그를 포함한 전면에 층간 절연막을 형성하는 단계;

   상기 플러그를 식각 방지막으로 상기 층간 절연막을 전면 식각하는 단계;

   상기 플러그를 포함한 전면에 절연막을 형성하는 단계;

   비아 콘택용 마스크로 상기 절연막을 선택 식각하여 상기 플러그를 선택적으로 노출시키는 단계;

   상기 절연막을 마스크로 상기 층간 절연막을 선택 식각하여 상기 플러그를 돌출시키는 단계;

   상기 노출된 플러그 표면부에 실리사이드층을 형성하여 상기 플러그의 부피를 팽창시키는 단계;

   상기 실리사이드층을 포함한 전면에 비트 라인 콘택홀을 구비한 층간 절연막을 형성하는 단계;

   상기 콘택홀과 그에 인접한 층간 절연막 상에 라인 형태의 비트라인을 형성하는 단계를 포함하는 DRAM 셀의 제조 방법.
2. 활성 영역의 반도체 기판에 워드 라인을 포함한 트랜지스터를 형성하는 단계;

   상기 반도체 기판과 수직한 방향으로만 성장시키는 이방성 에피택셜 공정으로 상기 노출된 활성 영역의 반도체 기판 상에 플러그를 형성하는 단계;

   상기 플러그를 포함한 전면에 표면이 평탄한 층간 절연막을 형성하되, 상기 플러그가 돌출되는 단계;

   상기 플러그를 포함한 전면에 절연막을 형성하는 단계;

   비아 콘택용 마스크로 상기 절연막을 선택 식각하여 상기 플러그를 선택적으로 노출시키는 단계;

   상기 노출된 플러그 표면부에 실리사이드층을 형성하여 상기 플러그의 부피를 팽창시키는 단계;

   상기 실리사이드층을 포함한 전면에 비트 라인 콘택홀을 구비한 층간 절연막을 형성하는 단계;

   상기 콘택홀과 그에 인접한 층간 절연막 상에 라인 형태의 비트라인을 형성하는 단계를 포함하는 DRAM 셀의 제조 방법.