JP2000200790A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】
【課題】 ビット線とワード線とのコンタクト抵抗を低
減する半導体装置及びその製造方法を提供する。 【解決手段】 半導体基板１００上に形成された第１導
電線と、第１導電線及び半導体基板１００上に形成さ
れ、第１導電線を露出する第１コンタクトホール１１２
ａを有する絶縁層１１０と、第１コンタクトホール１１
２ａを含む絶縁層１１０上に多結晶シリコン層１１４と
シリサイド層の積層構造で形成された第２導電線とを備
える。第２導電線の多結晶シリコン層１１４は第１導電
線を露出するよう第１コンタクトホール１１２ａの側壁
から絶縁層１１０の上部に伸長して形成され、第２導電
線のシリサイド層は露出された第１導電線と直接接触し
て形成される。
減する半導体装置及びその製造方法を提供する。 【解決手段】 半導体基板１００上に形成された第１導
電線と、第１導電線及び半導体基板１００上に形成さ
れ、第１導電線を露出する第１コンタクトホール１１２
ａを有する絶縁層１１０と、第１コンタクトホール１１
２ａを含む絶縁層１１０上に多結晶シリコン層１１４と
シリサイド層の積層構造で形成された第２導電線とを備
える。第２導電線の多結晶シリコン層１１４は第１導電
線を露出するよう第１コンタクトホール１１２ａの側壁
から絶縁層１１０の上部に伸長して形成され、第２導電
線のシリサイド層は露出された第１導電線と直接接触し
て形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、ビット線とワード線とのコン
タクト抵抗を低減する半導体装置及びその製造方法に関
する。
の製造方法に関し、特に、ビット線とワード線とのコン
タクト抵抗を低減する半導体装置及びその製造方法に関
する。
【０００２】
【従来の技術】半導体装置の高集積化及び高速化に伴っ
て、チップで要求されるパターンサイズが小型化しつつ
あり、配線の幅だけではなく配線と配線との間の間隔も
著しく減少しつつある。特に、ＤＲＡＭ(Dynamic Rando
m Access Memory)のような装置では、ビット線とワード
線の幅が狭まり、且つコンタクトの大きさが減少するに
つれて、ビット線及びワード線の抵抗(Ｒ)が増加してお
り、その結果、信号遅れ(ＲＣ遅れ)、漏話(雑音発生)及
び電力消耗などの問題を招いた。
て、チップで要求されるパターンサイズが小型化しつつ
あり、配線の幅だけではなく配線と配線との間の間隔も
著しく減少しつつある。特に、ＤＲＡＭ(Dynamic Rando
m Access Memory)のような装置では、ビット線とワード
線の幅が狭まり、且つコンタクトの大きさが減少するに
つれて、ビット線及びワード線の抵抗(Ｒ)が増加してお
り、その結果、信号遅れ(ＲＣ遅れ)、漏話(雑音発生)及
び電力消耗などの問題を招いた。
【０００３】従って、配線抵抗を減少させるために、構
造的改善、新規の物質開発、及びそれによる製造方法に
対する研究が盛んに行われており、現在多結晶シリコン
層上に金属シリサイド層を積層したポリサイド構造がビ
ット線とワード線に最も広く適用されている。このよう
なシリサイドは、金属のように低い抵抗を有し、高
温で安定した特性を示し、シリコン層又は多結晶シリ
コン層でのパターン形成が容易で、良好な付着性と低
いストレスなどの良好な物理的安定性を有し、最終金
属層との反応がなく、低いコンタクト抵抗及び抵抗浸
透性(resistance susceptibility)を有し、ウェーハ
装備に対する汚染がないため、新たな金属化物質として
脚光を浴びている。
造的改善、新規の物質開発、及びそれによる製造方法に
対する研究が盛んに行われており、現在多結晶シリコン
層上に金属シリサイド層を積層したポリサイド構造がビ
ット線とワード線に最も広く適用されている。このよう
なシリサイドは、金属のように低い抵抗を有し、高
温で安定した特性を示し、シリコン層又は多結晶シリ
コン層でのパターン形成が容易で、良好な付着性と低
いストレスなどの良好な物理的安定性を有し、最終金
属層との反応がなく、低いコンタクト抵抗及び抵抗浸
透性(resistance susceptibility)を有し、ウェーハ
装備に対する汚染がないため、新たな金属化物質として
脚光を浴びている。
【０００４】ＤＲＡＭ装置では前記ポリサイド構造をビ
ット線に最初に適用し、ハーフサブミクロン級以上で
は、多結晶シリコンから形成されるワード線の抵抗を減
少させるために、一本のワード線に一本の金属線を一対
一にコンタクトさせるストラッピングライン(strapping
line)を形成した。しかし、ハーフサブミクロン級以下
のＤＲＡＭ装置では、ストラッピングラインを形成する
ほど金属配線を狭く形成できないため、サブワード線ド
ライブ構造を適用してワード線の抵抗増加を防止してお
り、最近ではワード線自体の抵抗を低減するためにワー
ド線にもポリサイド構造を適用している。しかし、高集
積ＤＲＡＭ装置にポリサイドワード線を適用した場合、
ワード線の面抵抗(sheet resistance)は減少するもの
の、周辺回路領域に形成されるビット線とワード線との
コンタクト抵抗が増加するという問題が生じる。
ット線に最初に適用し、ハーフサブミクロン級以上で
は、多結晶シリコンから形成されるワード線の抵抗を減
少させるために、一本のワード線に一本の金属線を一対
一にコンタクトさせるストラッピングライン(strapping
line)を形成した。しかし、ハーフサブミクロン級以下
のＤＲＡＭ装置では、ストラッピングラインを形成する
ほど金属配線を狭く形成できないため、サブワード線ド
ライブ構造を適用してワード線の抵抗増加を防止してお
り、最近ではワード線自体の抵抗を低減するためにワー
ド線にもポリサイド構造を適用している。しかし、高集
積ＤＲＡＭ装置にポリサイドワード線を適用した場合、
ワード線の面抵抗(sheet resistance)は減少するもの
の、周辺回路領域に形成されるビット線とワード線との
コンタクト抵抗が増加するという問題が生じる。
【０００５】図１及び図２は、ポリサイドワード線とポ
リサイドビット線を有する半導体装置の従来の製造方法
を説明するための断面図である。図１を参照すれば、フ
ィールド酸化膜１１によって活性領域と素子分離領域と
に区切られた半導体基板１０上に熱酸化膜工程を施して
ゲート酸化膜１２を形成した後、その上部に不純物、例
えば燐(Ｐ)のドーピングされた第１多結晶シリコン層１
４と第１シリサイド層１６を順次に積層する。次いで、
写真食刻工程を通じて第１シリサイド層１６及び第１多
結晶シリコン層１４をパタニングしてポリサイドワード
線１８を形成する。結果物の全面に酸化物を蒸着して絶
縁層２０を形成した後、写真食刻工程を通じて絶縁層２
０を食刻し、ワード線１８の第１シリサイド層１６を露
出するコンタクトホール２２を形成する。
リサイドビット線を有する半導体装置の従来の製造方法
を説明するための断面図である。図１を参照すれば、フ
ィールド酸化膜１１によって活性領域と素子分離領域と
に区切られた半導体基板１０上に熱酸化膜工程を施して
ゲート酸化膜１２を形成した後、その上部に不純物、例
えば燐(Ｐ)のドーピングされた第１多結晶シリコン層１
４と第１シリサイド層１６を順次に積層する。次いで、
写真食刻工程を通じて第１シリサイド層１６及び第１多
結晶シリコン層１４をパタニングしてポリサイドワード
線１８を形成する。結果物の全面に酸化物を蒸着して絶
縁層２０を形成した後、写真食刻工程を通じて絶縁層２
０を食刻し、ワード線１８の第１シリサイド層１６を露
出するコンタクトホール２２を形成する。
【０００６】図２を参照すれば、コンタクトホール２２
の形成された結果物上に不純物、例えば燐(Ｐ)のドーピ
ングされた第２多結晶シリコン層２４と第２シリサイド
層２６を順次に積層する。次いで、写真食刻工程で第２
シリサイド層２６及び第２多結晶シリコン層２４をパタ
ニングし、コンタクトホール２２を通してワード線１８
に電気的に接続されるポリサイドビット線２８を形成す
る。
の形成された結果物上に不純物、例えば燐(Ｐ)のドーピ
ングされた第２多結晶シリコン層２４と第２シリサイド
層２６を順次に積層する。次いで、写真食刻工程で第２
シリサイド層２６及び第２多結晶シリコン層２４をパタ
ニングし、コンタクトホール２２を通してワード線１８
に電気的に接続されるポリサイドビット線２８を形成す
る。
【０００７】
【発明が解決しようとする課題】このような従来の方法
によれば、ビット線の第２シリサイド層２６とワード線
の第１シリサイド層１６との間に存在するビット線の第
２多結晶シリコン層２４にドーピングされている不純
物、即ち燐(Ｐ)が後続する熱処理工程(例えば、８００
〜１０００℃、窒素(Ｎ2)雰囲気で３０分)時に隣接する
シリサイド層、即ちワード線の第１シリサイド層１６に
拡散するだけに止まらず、酷い場合はワード線の第１多
結晶シリコン層１４まで拡散する。このような不純物の
再分布現象のためにビット線の第２多結晶シリコン層２
４内の不純物濃度が著しく減少し、これによりビット線
２８とワード線１８とのコンタクト抵抗が増加してしま
う。
によれば、ビット線の第２シリサイド層２６とワード線
の第１シリサイド層１６との間に存在するビット線の第
２多結晶シリコン層２４にドーピングされている不純
物、即ち燐(Ｐ)が後続する熱処理工程(例えば、８００
〜１０００℃、窒素(Ｎ2)雰囲気で３０分)時に隣接する
シリサイド層、即ちワード線の第１シリサイド層１６に
拡散するだけに止まらず、酷い場合はワード線の第１多
結晶シリコン層１４まで拡散する。このような不純物の
再分布現象のためにビット線の第２多結晶シリコン層２
４内の不純物濃度が著しく減少し、これによりビット線
２８とワード線１８とのコンタクト抵抗が増加してしま
う。
【０００８】このような問題点を解決するために、ビッ
ト線とワード線間のコンタクトを形成した後、イオン注
入をさらに行う方法もある。しかし、この方法は、メモ
リセルアレイ領域までイオンが注入されるため、セルの
素子分離特性が劣化する問題がある。
ト線とワード線間のコンタクトを形成した後、イオン注
入をさらに行う方法もある。しかし、この方法は、メモ
リセルアレイ領域までイオンが注入されるため、セルの
素子分離特性が劣化する問題がある。
【０００９】従って、本発明の目的は、第１ポリサイド
層と第２ポリサイド層間のコンタクト抵抗を低減する半
導体装置を提供することにある。本発明の他の目的は、
ビット線とワード線間のコンタクト抵抗を低減する半導
体装置を提供することにある。本発明のさらに他の目的
は、ビット線とワード線間のコンタクト抵抗を低減する
半導体装置の製造方法を提供することにある。
層と第２ポリサイド層間のコンタクト抵抗を低減する半
導体装置を提供することにある。本発明の他の目的は、
ビット線とワード線間のコンタクト抵抗を低減する半導
体装置を提供することにある。本発明のさらに他の目的
は、ビット線とワード線間のコンタクト抵抗を低減する
半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】このような目的を達成す
るために、本発明による半導体装置は、半導体基板上に
形成された第１導電線と、第１導電線及び半導体基板上
に形成され、第１導電線を露出する第１コンタクトホー
ルを有する絶縁層と、第１コンタクトホールを含む絶縁
層上に多結晶シリコン層とシリサイド層の積層構造で形
成された第２導電線とを備える。第２導電線の多結晶シ
リコン層は第１導電線を露出するよう第１コンタクトホ
ールの側壁から絶縁層の上部に伸長して形成され、第２
導電線のシリサイド層は露出された第１導電線と直接接
触して形成される。好ましくは、第１導電線は多結晶シ
リコン層とシリサイド層の積層構造で形成される。
るために、本発明による半導体装置は、半導体基板上に
形成された第１導電線と、第１導電線及び半導体基板上
に形成され、第１導電線を露出する第１コンタクトホー
ルを有する絶縁層と、第１コンタクトホールを含む絶縁
層上に多結晶シリコン層とシリサイド層の積層構造で形
成された第２導電線とを備える。第２導電線の多結晶シ
リコン層は第１導電線を露出するよう第１コンタクトホ
ールの側壁から絶縁層の上部に伸長して形成され、第２
導電線のシリサイド層は露出された第１導電線と直接接
触して形成される。好ましくは、第１導電線は多結晶シ
リコン層とシリサイド層の積層構造で形成される。
【００１１】好ましくは、第２導電線の多結晶シリコン
層は第１導電線のシリサイド層を露出するよう第１コン
タクトホールの側壁から絶縁層の上部に伸長して形成さ
れ、第２導電線のシリサイド層は露出された第１導電線
のシリサイド層と直接接触して形成される。
層は第１導電線のシリサイド層を露出するよう第１コン
タクトホールの側壁から絶縁層の上部に伸長して形成さ
れ、第２導電線のシリサイド層は露出された第１導電線
のシリサイド層と直接接触して形成される。
【００１２】さらに他の目的を達成するために、本発明
による半導体装置の製造方法は、半導体基板上に第１導
電線を形成する段階と、第１導電線の形成された結果物
上に絶縁層を形成する段階と、絶縁層を食刻して第１導
電線を露出する第１コンタクトホールを形成する段階
と、第１コンタクトホールを含む絶縁層上に第２導電線
の多結晶シリコン層を形成する段階と、第２導電線の多
結晶シリコン層を食刻して第１コンタクトホールの下部
に形成された第２導電線の多結晶シリコン層を取り除く
ことによって第１導電線を露出する段階と、結果物上に
第２導電線のシリサイド層を形成することによって、露
出された第１導電線と第２導電線のシリサイド層とを直
接接触させる段階とを含む。
による半導体装置の製造方法は、半導体基板上に第１導
電線を形成する段階と、第１導電線の形成された結果物
上に絶縁層を形成する段階と、絶縁層を食刻して第１導
電線を露出する第１コンタクトホールを形成する段階
と、第１コンタクトホールを含む絶縁層上に第２導電線
の多結晶シリコン層を形成する段階と、第２導電線の多
結晶シリコン層を食刻して第１コンタクトホールの下部
に形成された第２導電線の多結晶シリコン層を取り除く
ことによって第１導電線を露出する段階と、結果物上に
第２導電線のシリサイド層を形成することによって、露
出された第１導電線と第２導電線のシリサイド層とを直
接接触させる段階とを含む。
【００１３】
【発明の実施の形態】以下、本発明に従う好適な実施形
態を添付図面を参照しつつ詳細に説明する。なお、図面
中の同一の構成要素及び部分には、可能な限り同一な符
号及び番号を付す。そして、以下の説明では、具体的な
特定事項が示されるが、これに限られることなく本発明
を実施できることは、当技術分野で通常の知識を有する
者には自明である。また、関連する周知技術については
適宜説明を省略するものとする。
態を添付図面を参照しつつ詳細に説明する。なお、図面
中の同一の構成要素及び部分には、可能な限り同一な符
号及び番号を付す。そして、以下の説明では、具体的な
特定事項が示されるが、これに限られることなく本発明
を実施できることは、当技術分野で通常の知識を有する
者には自明である。また、関連する周知技術については
適宜説明を省略するものとする。
【００１４】（第１実施例）図３乃至図７は、本発明の
第１実施例によるポリサイドワード線とポリサイドビッ
ト線を有する半導体装置の製造方法を説明するための断
面図である。図３にワード線１０８及び絶縁層１１０を
形成する段階を示す。まず、半導体基板１００上に通常
の素子分離工程によってフィールド酸化膜１０１を形成
することによって、基板１００を活性領域と素子分離領
域とに区切る。熱酸化工程を通じて基板１００上にゲー
ト酸化膜１０２を成長させた後、その上部に不純物、例
えば燐(Ｐ)のドーピングされた第１多結晶シリコン層１
０４を低圧化学気相蒸着(Low Pressure Chemical Vapor
Deposition：ＬＰＣＶＤ)方法によって１０００〜１５
００Åの厚さに形成する。第１多結晶シリコン層１０４
上にタングステンシリサイドのような第１シリサイド層
１０６を低圧化学気相蒸着方法によって略１０００Åの
厚さに形成する。次いで、写真食刻工程を通じて第１シ
リサイド層１０６及び第１多結晶シリコン層１０４をパ
タニングしてワード線１０８を形成した後、結果物上に
絶縁層１１０を形成する。好ましくは、絶縁層１１０
は、高温酸化膜を約７００Åの厚さに蒸着し、その上部
にＢＰＳＧ(borophosphosilicate glass)膜を約３００
０Åの厚さに積層する。また、８５０℃の温度及び窒素
(Ｎ2)雰囲気で３０分間リフロー工程を施して絶縁層１
１０の表面を平坦化する。
第１実施例によるポリサイドワード線とポリサイドビッ
ト線を有する半導体装置の製造方法を説明するための断
面図である。図３にワード線１０８及び絶縁層１１０を
形成する段階を示す。まず、半導体基板１００上に通常
の素子分離工程によってフィールド酸化膜１０１を形成
することによって、基板１００を活性領域と素子分離領
域とに区切る。熱酸化工程を通じて基板１００上にゲー
ト酸化膜１０２を成長させた後、その上部に不純物、例
えば燐(Ｐ)のドーピングされた第１多結晶シリコン層１
０４を低圧化学気相蒸着(Low Pressure Chemical Vapor
Deposition：ＬＰＣＶＤ)方法によって１０００〜１５
００Åの厚さに形成する。第１多結晶シリコン層１０４
上にタングステンシリサイドのような第１シリサイド層
１０６を低圧化学気相蒸着方法によって略１０００Åの
厚さに形成する。次いで、写真食刻工程を通じて第１シ
リサイド層１０６及び第１多結晶シリコン層１０４をパ
タニングしてワード線１０８を形成した後、結果物上に
絶縁層１１０を形成する。好ましくは、絶縁層１１０
は、高温酸化膜を約７００Åの厚さに蒸着し、その上部
にＢＰＳＧ(borophosphosilicate glass)膜を約３００
０Åの厚さに積層する。また、８５０℃の温度及び窒素
(Ｎ2)雰囲気で３０分間リフロー工程を施して絶縁層１
１０の表面を平坦化する。
【００１５】次いで、写真工程を通じて絶縁層１１０上
にコンタクトホールを形成するための感光膜パターン１
１１を形成する。図４に第１コンタクトホール１１２ａ
を形成する段階を示す。感光膜パターン１１１を食刻マ
スクとして用いて絶縁層１１０を食刻することによっ
て、周辺回路領域ではワード線１０８の第１シリサイド
層１０６を露出する第１コンタクトホール１１２ａを形
成し、メモリセル領域では基板１００の活性領域、即ち
トランジスタのドレイン領域(図示せず)を露出する第２
コンタクトホール１１２ｂ(図７Ｂ)を形成する。その
後、感光膜パターン１１１を取り除く。
にコンタクトホールを形成するための感光膜パターン１
１１を形成する。図４に第１コンタクトホール１１２ａ
を形成する段階を示す。感光膜パターン１１１を食刻マ
スクとして用いて絶縁層１１０を食刻することによっ
て、周辺回路領域ではワード線１０８の第１シリサイド
層１０６を露出する第１コンタクトホール１１２ａを形
成し、メモリセル領域では基板１００の活性領域、即ち
トランジスタのドレイン領域(図示せず)を露出する第２
コンタクトホール１１２ｂ(図７Ｂ)を形成する。その
後、感光膜パターン１１１を取り除く。
【００１６】図５に第１コンタクトホール１１２ａ及び
第２コンタクトホールを含む絶縁層１１０上に不純物、
例えば燐(Ｐ)のドーピングされた第２多結晶シリコン層
１１４を形成する段階を示す。好ましくは、第２多結晶
シリコン層１１４は低圧化学気相蒸着方法によって約２
０００Åの厚さに形成する。
第２コンタクトホールを含む絶縁層１１０上に不純物、
例えば燐(Ｐ)のドーピングされた第２多結晶シリコン層
１１４を形成する段階を示す。好ましくは、第２多結晶
シリコン層１１４は低圧化学気相蒸着方法によって約２
０００Åの厚さに形成する。
【００１７】図６に第２多結晶シリコン層１１４の全面
を食刻して平坦化する段階を示す。この段階の結果、第
１コンタクトホール１１２ａの下部領域では第２多結晶
シリコン層１１４が取り除かれてその下部の第１シリサ
イド層１０６が露出され、残り領域では所定厚さ、例え
ば約７００Åの第２多結晶シリコン層１１４が残る。好
ましくは、食刻工程はプラズマを用いて行う。即ち、食
刻物質の形成された基板を保持しているチャックを陰極
(cathode)として用い、向かい側のチャックを陽極(anod
e)として用い、陰極のチャックには交流電圧を印加し、
陽極のチャックは接地させるか、又は交流電圧とマグネ
チックコイルを用いてプラズマに磁場をかける方式で食
刻する。この場合、段差部位の食刻物質が平坦な部位に
比べ多く食刻され、その結果、ワード線の第１シリサイ
ド層１０６とビット線の第２多結晶シリコン層１１４と
が接触する第１コンタクトホール１１２ａの下部領域で
は第２多結晶シリコン層１１４が完全に取り除かれる
が、残り領域では所定厚さの第２多結晶シリコン層１１
４が残ることになる。この時、基板１００の活性領域と
ビット線の第２多結晶シリコン層１１４とが接触する第
２コンタクトホール１１２ｂは第１コンタクトホール１
１２ａに比べその深さが深いため、図７（Ｂ）に示すよ
うに、第２多結晶シリコン層１１４が残る。しかし、こ
こで第１コンタクトホール１１２ａの側壁と第２コンタ
クトホール１１２ｂを除いた絶縁層１１０上の第２多結
晶シリコン層１１４は完全に取り除かれても良い。
を食刻して平坦化する段階を示す。この段階の結果、第
１コンタクトホール１１２ａの下部領域では第２多結晶
シリコン層１１４が取り除かれてその下部の第１シリサ
イド層１０６が露出され、残り領域では所定厚さ、例え
ば約７００Åの第２多結晶シリコン層１１４が残る。好
ましくは、食刻工程はプラズマを用いて行う。即ち、食
刻物質の形成された基板を保持しているチャックを陰極
(cathode)として用い、向かい側のチャックを陽極(anod
e)として用い、陰極のチャックには交流電圧を印加し、
陽極のチャックは接地させるか、又は交流電圧とマグネ
チックコイルを用いてプラズマに磁場をかける方式で食
刻する。この場合、段差部位の食刻物質が平坦な部位に
比べ多く食刻され、その結果、ワード線の第１シリサイ
ド層１０６とビット線の第２多結晶シリコン層１１４と
が接触する第１コンタクトホール１１２ａの下部領域で
は第２多結晶シリコン層１１４が完全に取り除かれる
が、残り領域では所定厚さの第２多結晶シリコン層１１
４が残ることになる。この時、基板１００の活性領域と
ビット線の第２多結晶シリコン層１１４とが接触する第
２コンタクトホール１１２ｂは第１コンタクトホール１
１２ａに比べその深さが深いため、図７（Ｂ）に示すよ
うに、第２多結晶シリコン層１１４が残る。しかし、こ
こで第１コンタクトホール１１２ａの側壁と第２コンタ
クトホール１１２ｂを除いた絶縁層１１０上の第２多結
晶シリコン層１１４は完全に取り除かれても良い。
【００１８】図７はビット線１１８を形成する段階を示
す図であって、（Ａ）は周辺回路領域を示し、（Ｂ）は
メモリセル領域を示す。前述の如く、第２多結晶シリコ
ン層１１４の全面を食刻した後、露出した第１シリサイ
ド層１０６上から第２多結晶シリコン層１１４の残留物
を取り除く工程を行う。この残留物除去工程は乾式食刻
を用いるのが好ましい。次いで、ウェーハ上の微粒子を
始めとして金属不純物、有機汚染物などを取り除くため
にＳＣ−１(Standard Cleaning；NH4OH、H2O2、H2Oが
１：４：２０の比に混合された有機物)を用いた洗浄工
程を施した後、第２多結晶シリコン層１１４の表面に生
成された自然酸化膜を取り除くためにＨＦと超純水が
１：２００の比に混合された薬液を用いた洗浄工程を行
う。
す図であって、（Ａ）は周辺回路領域を示し、（Ｂ）は
メモリセル領域を示す。前述の如く、第２多結晶シリコ
ン層１１４の全面を食刻した後、露出した第１シリサイ
ド層１０６上から第２多結晶シリコン層１１４の残留物
を取り除く工程を行う。この残留物除去工程は乾式食刻
を用いるのが好ましい。次いで、ウェーハ上の微粒子を
始めとして金属不純物、有機汚染物などを取り除くため
にＳＣ−１(Standard Cleaning；NH4OH、H2O2、H2Oが
１：４：２０の比に混合された有機物)を用いた洗浄工
程を施した後、第２多結晶シリコン層１１４の表面に生
成された自然酸化膜を取り除くためにＨＦと超純水が
１：２００の比に混合された薬液を用いた洗浄工程を行
う。
【００１９】次いで、結果物上にタングステンシリサイ
ドのような第２シリサイド層１１６を低圧化学気相蒸着
方法によって約１５００Åの厚さに形成した後、写真食
刻工程を通じて第２シリサイド層１１６及び第２多結晶
シリコン層１１４をパタニングすることによってビット
線１１８を形成する。この時、周辺回路領域でビット線
の第２シリサイド層１１６は第１コンタクトホール１１
２ａ領域によって露出されたワード線の第１シリサイド
層１０６に直接接触する。しかし、メモリセル領域では
基板１００の活性領域を露出する第２コンタクトホール
１１２ｂがビット線の第２多結晶シリコン層１１４によ
って埋立てられているため、ビット線の第２シリサイド
層１１６と基板１００の活性領域は直接接触しない。
ドのような第２シリサイド層１１６を低圧化学気相蒸着
方法によって約１５００Åの厚さに形成した後、写真食
刻工程を通じて第２シリサイド層１１６及び第２多結晶
シリコン層１１４をパタニングすることによってビット
線１１８を形成する。この時、周辺回路領域でビット線
の第２シリサイド層１１６は第１コンタクトホール１１
２ａ領域によって露出されたワード線の第１シリサイド
層１０６に直接接触する。しかし、メモリセル領域では
基板１００の活性領域を露出する第２コンタクトホール
１１２ｂがビット線の第２多結晶シリコン層１１４によ
って埋立てられているため、ビット線の第２シリサイド
層１１６と基板１００の活性領域は直接接触しない。
【００２０】（第２実施例）図８乃至図１０は本発明の
第２実施例によるポリサイドワード線とポリサイドビッ
ト線を有する半導体装置の製造方法を説明するための断
面図である。図８に示すように、上述した本発明の第１
実施例と同一の方法によって、ゲート酸化膜２０２、第
１多結晶シリコン層２０４と第１シリサイド層２０６と
が積層されたワード線２０８、及び絶縁層２１０をフィ
ールド酸化膜２０１によって活性領域と素子分離領域と
に区切られた半導体基板２００上に形成する。
第２実施例によるポリサイドワード線とポリサイドビッ
ト線を有する半導体装置の製造方法を説明するための断
面図である。図８に示すように、上述した本発明の第１
実施例と同一の方法によって、ゲート酸化膜２０２、第
１多結晶シリコン層２０４と第１シリサイド層２０６と
が積層されたワード線２０８、及び絶縁層２１０をフィ
ールド酸化膜２０１によって活性領域と素子分離領域と
に区切られた半導体基板２００上に形成する。
【００２１】次いで、絶縁層２１０上に不純物、例えば
燐(Ｐ)のドーピングされた第２多結晶シリコン層２１１
を低圧化学気相蒸着方法によって約１００〜２０００Å
の厚さに形成する。好ましくは、１０００Åに形成す
る。その後、写真食刻工程を通じて第２多結晶シリコン
層２１１及び絶縁層２１０を食刻することによって、周
辺回路領域ではワード線２０８の第１シリサイド層２０
６を露出する第１コンタクトホール２１２を形成し、メ
モリセル領域では基板２００の活性領域、即ちトランジ
スタのドレイン領域(図示せず)を露出する第２コンタク
トホール(図示せず)を形成する。
燐(Ｐ)のドーピングされた第２多結晶シリコン層２１１
を低圧化学気相蒸着方法によって約１００〜２０００Å
の厚さに形成する。好ましくは、１０００Åに形成す
る。その後、写真食刻工程を通じて第２多結晶シリコン
層２１１及び絶縁層２１０を食刻することによって、周
辺回路領域ではワード線２０８の第１シリサイド層２０
６を露出する第１コンタクトホール２１２を形成し、メ
モリセル領域では基板２００の活性領域、即ちトランジ
スタのドレイン領域(図示せず)を露出する第２コンタク
トホール(図示せず)を形成する。
【００２２】図９に示すように、第１コンタクトホール
２１２及び第２コンタクトホールを含む第２多結晶シリ
コン層２１１上に不純物、例えば燐(Ｐ)のドーピングさ
れた第３多結晶シリコン層２１４を形成する。この第３
多結晶シリコン層２１４は低圧化学気相蒸着方法によっ
て約２０００Åの厚さに形成するのが好ましい。また、
第２多結晶シリコン層２１１と第３多結晶シリコン層２
１４のドーピング濃度を同一にするのが好ましい。
２１２及び第２コンタクトホールを含む第２多結晶シリ
コン層２１１上に不純物、例えば燐(Ｐ)のドーピングさ
れた第３多結晶シリコン層２１４を形成する。この第３
多結晶シリコン層２１４は低圧化学気相蒸着方法によっ
て約２０００Åの厚さに形成するのが好ましい。また、
第２多結晶シリコン層２１１と第３多結晶シリコン層２
１４のドーピング濃度を同一にするのが好ましい。
【００２３】図１０は第３多結晶シリコン層２１４の全
面を食刻して平坦化する段階を示す。この段階の結果、
第１コンタクトホール２１２の下部で第３多結晶シリコ
ン層２１４が取り除かれてその下部の第１シリサイド層
２０６が露出され、残り領域では第３多結晶シリコン層
２１４が完全に取り除かれる。しかし、所定の厚さを有
する第３多結晶シリコン層２１４が食刻条件によって第
２多結晶シリコン２１１上に残ることもある。また、基
板２００の活性領域とビット線の第３多結晶シリコン層
２１４とが接触する第２コンタクトホール(図示せず)は
第１コンタクトホール２１２に比べてその深さが深いた
め、第３多結晶シリコン層２１４が第２コンタクトホー
ルに残留するようになる。この時、第１コンタクトホー
ル２１２を除いた他の領域で第３多結晶シリコン層２１
４が過度食刻されて取り除かれてもその下部の第２多結
晶シリコン層２１１によって抵抗と関連して要求される
厚さが得られる。
面を食刻して平坦化する段階を示す。この段階の結果、
第１コンタクトホール２１２の下部で第３多結晶シリコ
ン層２１４が取り除かれてその下部の第１シリサイド層
２０６が露出され、残り領域では第３多結晶シリコン層
２１４が完全に取り除かれる。しかし、所定の厚さを有
する第３多結晶シリコン層２１４が食刻条件によって第
２多結晶シリコン２１１上に残ることもある。また、基
板２００の活性領域とビット線の第３多結晶シリコン層
２１４とが接触する第２コンタクトホール(図示せず)は
第１コンタクトホール２１２に比べてその深さが深いた
め、第３多結晶シリコン層２１４が第２コンタクトホー
ルに残留するようになる。この時、第１コンタクトホー
ル２１２を除いた他の領域で第３多結晶シリコン層２１
４が過度食刻されて取り除かれてもその下部の第２多結
晶シリコン層２１１によって抵抗と関連して要求される
厚さが得られる。
【００２４】次いで、露出された第１シリサイド層２０
６から第３多結晶シリコン層２１４の残留物を取り除
く。この除去工程は乾式食刻を用いるのが好ましい。次
いで、ウェーハ上の微粒子を始めとして金属不純物、有
機汚染物などを取り除くためにＳＣ−１を用いた洗浄工
程を施した後、第３多結晶シリコン層２１４の表面に生
成された自然酸化膜を取り除くためにＨＦと超純水が
１：２００の比に混合された薬液を用いた洗浄工程を行
う。
６から第３多結晶シリコン層２１４の残留物を取り除
く。この除去工程は乾式食刻を用いるのが好ましい。次
いで、ウェーハ上の微粒子を始めとして金属不純物、有
機汚染物などを取り除くためにＳＣ−１を用いた洗浄工
程を施した後、第３多結晶シリコン層２１４の表面に生
成された自然酸化膜を取り除くためにＨＦと超純水が
１：２００の比に混合された薬液を用いた洗浄工程を行
う。
【００２５】その後、結果物上にタングステンシリサイ
ドのような第２シリサイド層２１６を低圧化学気相蒸着
方法によって約１５００Åの厚さに形成した後、写真食
刻工程を通じて第２シリサイド層２１６、第３多結晶シ
リコン層２１４及び第２多結晶シリコン層２１１をパタ
ニングすることによってビット線２１８を形成する。こ
の時、周辺回路領域でビット線の第２シリサイド層２１
６は第１コンタクトホール２１２領域によって露出され
たワード線の第１シリサイド層２０６に直接接触する。
しかし、メモリセル領域では基板２００の活性領域を露
出する第２コンタクトホールがビット線の第３多結晶シ
リコン層２１４によって埋立てられているため、ビット
線の第２シリサイド層２１６と基板２００の活性領域は
直接接触しない。
ドのような第２シリサイド層２１６を低圧化学気相蒸着
方法によって約１５００Åの厚さに形成した後、写真食
刻工程を通じて第２シリサイド層２１６、第３多結晶シ
リコン層２１４及び第２多結晶シリコン層２１１をパタ
ニングすることによってビット線２１８を形成する。こ
の時、周辺回路領域でビット線の第２シリサイド層２１
６は第１コンタクトホール２１２領域によって露出され
たワード線の第１シリサイド層２０６に直接接触する。
しかし、メモリセル領域では基板２００の活性領域を露
出する第２コンタクトホールがビット線の第３多結晶シ
リコン層２１４によって埋立てられているため、ビット
線の第２シリサイド層２１６と基板２００の活性領域は
直接接触しない。
【００２６】
【発明の効果】以上説明されたように、本発明は、ワー
ド線のシリサイド層とビット線のシリサイド層を直接接
触させるため、後続する熱処理工程時にビット線の多結
晶シリコン層にドーピングされている不純物が拡散され
てビット線とワード線間のコンタクト抵抗が増加するこ
とを防止できる。
ド線のシリサイド層とビット線のシリサイド層を直接接
触させるため、後続する熱処理工程時にビット線の多結
晶シリコン層にドーピングされている不純物が拡散され
てビット線とワード線間のコンタクト抵抗が増加するこ
とを防止できる。
【図１】ポリサイドワード線とポリサイドビット線を有
する半導体装置の従来の製造方法を説明するための断面
図である。
する半導体装置の従来の製造方法を説明するための断面
図である。
【図２】ポリサイドワード線とポリサイドビット線を有
する半導体装置の従来の製造方法を説明するための断面
図である。
する半導体装置の従来の製造方法を説明するための断面
図である。
【図３】本発明の第１実施例による半導体装置の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図４】本発明の第１実施例による半導体装置の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図５】本発明の第１実施例による半導体装置の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図６】本発明の第１実施例による半導体装置の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図７】本発明の第１実施例による半導体装置の製造方
法を説明するための断面図であって、（Ａ）は周辺回路
領域を示し、（Ｂ）はメモリセル領域を示す。
法を説明するための断面図であって、（Ａ）は周辺回路
領域を示し、（Ｂ）はメモリセル領域を示す。
【図８】本発明の第２実施例による半導体装置の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図９】本発明の第２実施例による半導体装置の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図１０】本発明の第２実施例による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【符号の説明】 １０４、１１４ 多結晶シリコン層 １０６、１１６ シリサイド層 １０８ ワード線 １００ 半導体基板 １１０ 絶縁層 １１２ａ 第１コンタクトホール １１２ｂ 第２コンタクトホール １１８ ビット線
Claims (14)
- 【請求項１】 半導体基板上に形成された第１導電線
と、 前記第１導電線及び前記半導体基板上に形成され、前記
第１導電線を露出する第１コンタクトホールを有する絶
縁層と、 前記第１コンタクトホールを含む前記絶縁層上に多結晶
シリコン層とシリサイド層の積層構造で形成された第２
導電線とを備え、 前記第２導電線の多結晶シリコン層は前記第１導電線を
露出するよう前記第１コンタクトホールの側壁から前記
絶縁層の上部に伸長して形成され、前記第２導電線のシ
リサイド層は前記露出された第１導電線と直接接触して
形成されることを特徴とする半導体装置。 - 【請求項２】 前記第１導電線は多結晶シリコン層とシ
リサイド層の積層構造で形成されることを特徴とする請
求項１記載の半導体装置。 - 【請求項３】 前記第２導電線の多結晶シリコン層は前
記第１導電線のシリサイド層を露出するよう前記第１コ
ンタクトホールの側壁から前記絶縁層の上部に伸長して
形成され、前記第２導電線のシリサイド層は前記露出さ
れた第１導電線のシリサイド層と直接接触して形成され
ることを特徴とする請求項２記載の半導体装置。 - 【請求項４】 前記第２導電線の多結晶シリコンは前記
絶縁層上に一定厚さに形成されることを特徴とする請求
項２記載の半導体装置。 - 【請求項５】 前記第２導電線と前記半導体基板の活性
領域とを接触させるために前記絶縁層に形成された第２
コンタクトホールをさらに備え、この第２コンタクトホ
ールは前記第２導電線の多結晶シリコン層によって埋立
てられることを特徴とする請求項１記載の半導体装置。 - 【請求項６】 前記第１導電線はワード線であることを
特徴とする請求項１記載の半導体装置。 - 【請求項７】 前記第２導電線はビット線であることを
特徴とする請求項１記載の半導体装置。 - 【請求項８】 半導体基板上に第１導電線を形成する段
階と、 前記第１導電線の形成された結果物上に絶縁層を形成す
る段階と、 前記絶縁層を食刻して前記第１導電線を露出する第１コ
ンタクトホールを形成する段階と、 前記第１コンタクトホールを含む前記絶縁層上に第２導
電線の多結晶シリコン層を形成する段階と、 前記第２導電線の多結晶シリコン層を食刻して前記第１
コンタクトホールの下部に形成された前記第２導電線の
多結晶シリコン層を取り除くことによって前記第１導電
線を露出する段階と、 前記結果物上に第２導電線のシリサイド層を形成するこ
とによって、前記露出した第１導電線と前記第２導電線
のシリサイド層とを直接接触させる段階と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項９】 前記第１導電線を多結晶シリコン層とシ
リサイド層の積層構造で形成することを特徴とする請求
項８記載の半導体装置の製造方法。 - 【請求項１０】 前記絶縁層を食刻して前記第１導電線
を露出する第１コンタクトホールの形成段階において、
前記半導体基板の活性領域を露出する第２コンタクトホ
ールを形成することを特徴とする請求項８記載の半導体
装置の製造方法。 - 【請求項１１】 前記第２導電線の多結晶シリコン層を
食刻する段階において、前記第２コンタクトホールでは
前記第２導電線の多結晶シリコン層が残留することを特
徴とする請求項１０記載の半導体装置の製造方法。 - 【請求項１２】 前記第１コンタクトホールを形成する
段階前に、前記絶縁層上に多結晶シリコン層を形成する
段階をさらに含むことを特徴とする請求項８記載の半導
体装置の製造方法。 - 【請求項１３】 前記多結晶シリコン層及び前記絶縁層
を食刻して前記第１コンタクトホールを形成することを
特徴とする請求項１２記載の半導体装置の製造方法。 - 【請求項１４】 前記第２導電線の第１多結晶シリコン
層を食刻する時、所定厚さの第１多結晶シリコン層が前
記絶縁層上に残っていることを特徴とする請求項８記載
の半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990000001A KR100277086B1 (ko) | 1999-01-02 | 1999-01-02 | 반도체 장치 및 그 제조 방법 |
| KR1999P00001 | 1999-01-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000200790A true JP2000200790A (ja) | 2000-07-18 |
Family
ID=19570669
Family Applications (1)
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