JP2000200790A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2000200790A
JP2000200790A JP146A JP2000000146A JP2000200790A JP 2000200790 A JP2000200790 A JP 2000200790A JP 146 A JP146 A JP 146A JP 2000000146 A JP2000000146 A JP 2000000146A JP 2000200790 A JP2000200790 A JP 2000200790A
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泰▲君▼ 金
Myoungseob Shim
明燮 沈
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Abstract

(57)【要約】 【課題】 ビット線とワード線とのコンタクト抵抗を低
減する半導体装置及びその製造方法を提供する。 【解決手段】 半導体基板100上に形成された第1導
電線と、第1導電線及び半導体基板100上に形成さ
れ、第1導電線を露出する第1コンタクトホール112
aを有する絶縁層110と、第1コンタクトホール11
2aを含む絶縁層110上に多結晶シリコン層114と
シリサイド層の積層構造で形成された第2導電線とを備
える。第2導電線の多結晶シリコン層114は第1導電
線を露出するよう第1コンタクトホール112aの側壁
から絶縁層110の上部に伸長して形成され、第2導電
線のシリサイド層は露出された第1導電線と直接接触し
て形成される。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、ビット線とワード線とのコン
タクト抵抗を低減する半導体装置及びその製造方法に関
する。
【0002】
【従来の技術】半導体装置の高集積化及び高速化に伴っ
て、チップで要求されるパターンサイズが小型化しつつ
あり、配線の幅だけではなく配線と配線との間の間隔も
著しく減少しつつある。特に、DRAM(Dynamic Rando
m Access Memory)のような装置では、ビット線とワード
線の幅が狭まり、且つコンタクトの大きさが減少するに
つれて、ビット線及びワード線の抵抗(R)が増加してお
り、その結果、信号遅れ(RC遅れ)、漏話(雑音発生)及
び電力消耗などの問題を招いた。
【0003】従って、配線抵抗を減少させるために、構
造的改善、新規の物質開発、及びそれによる製造方法に
対する研究が盛んに行われており、現在多結晶シリコン
層上に金属シリサイド層を積層したポリサイド構造がビ
ット線とワード線に最も広く適用されている。このよう
なシリサイドは、金属のように低い抵抗を有し、高
温で安定した特性を示し、シリコン層又は多結晶シリ
コン層でのパターン形成が容易で、良好な付着性と低
いストレスなどの良好な物理的安定性を有し、最終金
属層との反応がなく、低いコンタクト抵抗及び抵抗浸
透性(resistance susceptibility)を有し、ウェーハ
装備に対する汚染がないため、新たな金属化物質として
脚光を浴びている。
【0004】DRAM装置では前記ポリサイド構造をビ
ット線に最初に適用し、ハーフサブミクロン級以上で
は、多結晶シリコンから形成されるワード線の抵抗を減
少させるために、一本のワード線に一本の金属線を一対
一にコンタクトさせるストラッピングライン(strapping
line)を形成した。しかし、ハーフサブミクロン級以下
のDRAM装置では、ストラッピングラインを形成する
ほど金属配線を狭く形成できないため、サブワード線ド
ライブ構造を適用してワード線の抵抗増加を防止してお
り、最近ではワード線自体の抵抗を低減するためにワー
ド線にもポリサイド構造を適用している。しかし、高集
積DRAM装置にポリサイドワード線を適用した場合、
ワード線の面抵抗(sheet resistance)は減少するもの
の、周辺回路領域に形成されるビット線とワード線との
コンタクト抵抗が増加するという問題が生じる。
【0005】図1及び図2は、ポリサイドワード線とポ
リサイドビット線を有する半導体装置の従来の製造方法
を説明するための断面図である。図1を参照すれば、フ
ィールド酸化膜11によって活性領域と素子分離領域と
に区切られた半導体基板10上に熱酸化膜工程を施して
ゲート酸化膜12を形成した後、その上部に不純物、例
えば燐(P)のドーピングされた第1多結晶シリコン層1
4と第1シリサイド層16を順次に積層する。次いで、
写真食刻工程を通じて第1シリサイド層16及び第1多
結晶シリコン層14をパタニングしてポリサイドワード
線18を形成する。結果物の全面に酸化物を蒸着して絶
縁層20を形成した後、写真食刻工程を通じて絶縁層2
0を食刻し、ワード線18の第1シリサイド層16を露
出するコンタクトホール22を形成する。
【0006】図2を参照すれば、コンタクトホール22
の形成された結果物上に不純物、例えば燐(P)のドーピ
ングされた第2多結晶シリコン層24と第2シリサイド
層26を順次に積層する。次いで、写真食刻工程で第2
シリサイド層26及び第2多結晶シリコン層24をパタ
ニングし、コンタクトホール22を通してワード線18
に電気的に接続されるポリサイドビット線28を形成す
る。
【0007】
【発明が解決しようとする課題】このような従来の方法
によれば、ビット線の第2シリサイド層26とワード線
の第1シリサイド層16との間に存在するビット線の第
2多結晶シリコン層24にドーピングされている不純
物、即ち燐(P)が後続する熱処理工程(例えば、800
〜1000℃、窒素(N2)雰囲気で30分)時に隣接する
シリサイド層、即ちワード線の第1シリサイド層16に
拡散するだけに止まらず、酷い場合はワード線の第1多
結晶シリコン層14まで拡散する。このような不純物の
再分布現象のためにビット線の第2多結晶シリコン層2
4内の不純物濃度が著しく減少し、これによりビット線
28とワード線18とのコンタクト抵抗が増加してしま
う。
【0008】このような問題点を解決するために、ビッ
ト線とワード線間のコンタクトを形成した後、イオン注
入をさらに行う方法もある。しかし、この方法は、メモ
リセルアレイ領域までイオンが注入されるため、セルの
素子分離特性が劣化する問題がある。
【0009】従って、本発明の目的は、第1ポリサイド
層と第2ポリサイド層間のコンタクト抵抗を低減する半
導体装置を提供することにある。本発明の他の目的は、
ビット線とワード線間のコンタクト抵抗を低減する半導
体装置を提供することにある。本発明のさらに他の目的
は、ビット線とワード線間のコンタクト抵抗を低減する
半導体装置の製造方法を提供することにある。
【0010】
【課題を解決するための手段】このような目的を達成す
るために、本発明による半導体装置は、半導体基板上に
形成された第1導電線と、第1導電線及び半導体基板上
に形成され、第1導電線を露出する第1コンタクトホー
ルを有する絶縁層と、第1コンタクトホールを含む絶縁
層上に多結晶シリコン層とシリサイド層の積層構造で形
成された第2導電線とを備える。第2導電線の多結晶シ
リコン層は第1導電線を露出するよう第1コンタクトホ
ールの側壁から絶縁層の上部に伸長して形成され、第2
導電線のシリサイド層は露出された第1導電線と直接接
触して形成される。好ましくは、第1導電線は多結晶シ
リコン層とシリサイド層の積層構造で形成される。
【0011】好ましくは、第2導電線の多結晶シリコン
層は第1導電線のシリサイド層を露出するよう第1コン
タクトホールの側壁から絶縁層の上部に伸長して形成さ
れ、第2導電線のシリサイド層は露出された第1導電線
のシリサイド層と直接接触して形成される。
【0012】さらに他の目的を達成するために、本発明
による半導体装置の製造方法は、半導体基板上に第1導
電線を形成する段階と、第1導電線の形成された結果物
上に絶縁層を形成する段階と、絶縁層を食刻して第1導
電線を露出する第1コンタクトホールを形成する段階
と、第1コンタクトホールを含む絶縁層上に第2導電線
の多結晶シリコン層を形成する段階と、第2導電線の多
結晶シリコン層を食刻して第1コンタクトホールの下部
に形成された第2導電線の多結晶シリコン層を取り除く
ことによって第1導電線を露出する段階と、結果物上に
第2導電線のシリサイド層を形成することによって、露
出された第1導電線と第2導電線のシリサイド層とを直
接接触させる段階とを含む。
【0013】
【発明の実施の形態】以下、本発明に従う好適な実施形
態を添付図面を参照しつつ詳細に説明する。なお、図面
中の同一の構成要素及び部分には、可能な限り同一な符
号及び番号を付す。そして、以下の説明では、具体的な
特定事項が示されるが、これに限られることなく本発明
を実施できることは、当技術分野で通常の知識を有する
者には自明である。また、関連する周知技術については
適宜説明を省略するものとする。
【0014】(第1実施例)図3乃至図7は、本発明の
第1実施例によるポリサイドワード線とポリサイドビッ
ト線を有する半導体装置の製造方法を説明するための断
面図である。図3にワード線108及び絶縁層110を
形成する段階を示す。まず、半導体基板100上に通常
の素子分離工程によってフィールド酸化膜101を形成
することによって、基板100を活性領域と素子分離領
域とに区切る。熱酸化工程を通じて基板100上にゲー
ト酸化膜102を成長させた後、その上部に不純物、例
えば燐(P)のドーピングされた第1多結晶シリコン層1
04を低圧化学気相蒸着(Low Pressure Chemical Vapor
Deposition:LPCVD)方法によって1000〜15
00Åの厚さに形成する。第1多結晶シリコン層104
上にタングステンシリサイドのような第1シリサイド層
106を低圧化学気相蒸着方法によって略1000Åの
厚さに形成する。次いで、写真食刻工程を通じて第1シ
リサイド層106及び第1多結晶シリコン層104をパ
タニングしてワード線108を形成した後、結果物上に
絶縁層110を形成する。好ましくは、絶縁層110
は、高温酸化膜を約700Åの厚さに蒸着し、その上部
にBPSG(borophosphosilicate glass)膜を約300
0Åの厚さに積層する。また、850℃の温度及び窒素
(N2)雰囲気で30分間リフロー工程を施して絶縁層1
10の表面を平坦化する。
【0015】次いで、写真工程を通じて絶縁層110上
にコンタクトホールを形成するための感光膜パターン1
11を形成する。図4に第1コンタクトホール112a
を形成する段階を示す。感光膜パターン111を食刻マ
スクとして用いて絶縁層110を食刻することによっ
て、周辺回路領域ではワード線108の第1シリサイド
層106を露出する第1コンタクトホール112aを形
成し、メモリセル領域では基板100の活性領域、即ち
トランジスタのドレイン領域(図示せず)を露出する第2
コンタクトホール112b(図7B)を形成する。その
後、感光膜パターン111を取り除く。
【0016】図5に第1コンタクトホール112a及び
第2コンタクトホールを含む絶縁層110上に不純物、
例えば燐(P)のドーピングされた第2多結晶シリコン層
114を形成する段階を示す。好ましくは、第2多結晶
シリコン層114は低圧化学気相蒸着方法によって約2
000Åの厚さに形成する。
【0017】図6に第2多結晶シリコン層114の全面
を食刻して平坦化する段階を示す。この段階の結果、第
1コンタクトホール112aの下部領域では第2多結晶
シリコン層114が取り除かれてその下部の第1シリサ
イド層106が露出され、残り領域では所定厚さ、例え
ば約700Åの第2多結晶シリコン層114が残る。好
ましくは、食刻工程はプラズマを用いて行う。即ち、食
刻物質の形成された基板を保持しているチャックを陰極
(cathode)として用い、向かい側のチャックを陽極(anod
e)として用い、陰極のチャックには交流電圧を印加し、
陽極のチャックは接地させるか、又は交流電圧とマグネ
チックコイルを用いてプラズマに磁場をかける方式で食
刻する。この場合、段差部位の食刻物質が平坦な部位に
比べ多く食刻され、その結果、ワード線の第1シリサイ
ド層106とビット線の第2多結晶シリコン層114と
が接触する第1コンタクトホール112aの下部領域で
は第2多結晶シリコン層114が完全に取り除かれる
が、残り領域では所定厚さの第2多結晶シリコン層11
4が残ることになる。この時、基板100の活性領域と
ビット線の第2多結晶シリコン層114とが接触する第
2コンタクトホール112bは第1コンタクトホール1
12aに比べその深さが深いため、図7(B)に示すよ
うに、第2多結晶シリコン層114が残る。しかし、こ
こで第1コンタクトホール112aの側壁と第2コンタ
クトホール112bを除いた絶縁層110上の第2多結
晶シリコン層114は完全に取り除かれても良い。
【0018】図7はビット線118を形成する段階を示
す図であって、(A)は周辺回路領域を示し、(B)は
メモリセル領域を示す。前述の如く、第2多結晶シリコ
ン層114の全面を食刻した後、露出した第1シリサイ
ド層106上から第2多結晶シリコン層114の残留物
を取り除く工程を行う。この残留物除去工程は乾式食刻
を用いるのが好ましい。次いで、ウェーハ上の微粒子を
始めとして金属不純物、有機汚染物などを取り除くため
にSC−1(Standard Cleaning;NH4OH、H2O2、H2Oが
1:4:20の比に混合された有機物)を用いた洗浄工
程を施した後、第2多結晶シリコン層114の表面に生
成された自然酸化膜を取り除くためにHFと超純水が
1:200の比に混合された薬液を用いた洗浄工程を行
う。
【0019】次いで、結果物上にタングステンシリサイ
ドのような第2シリサイド層116を低圧化学気相蒸着
方法によって約1500Åの厚さに形成した後、写真食
刻工程を通じて第2シリサイド層116及び第2多結晶
シリコン層114をパタニングすることによってビット
線118を形成する。この時、周辺回路領域でビット線
の第2シリサイド層116は第1コンタクトホール11
2a領域によって露出されたワード線の第1シリサイド
層106に直接接触する。しかし、メモリセル領域では
基板100の活性領域を露出する第2コンタクトホール
112bがビット線の第2多結晶シリコン層114によ
って埋立てられているため、ビット線の第2シリサイド
層116と基板100の活性領域は直接接触しない。
【0020】(第2実施例)図8乃至図10は本発明の
第2実施例によるポリサイドワード線とポリサイドビッ
ト線を有する半導体装置の製造方法を説明するための断
面図である。図8に示すように、上述した本発明の第1
実施例と同一の方法によって、ゲート酸化膜202、第
1多結晶シリコン層204と第1シリサイド層206と
が積層されたワード線208、及び絶縁層210をフィ
ールド酸化膜201によって活性領域と素子分離領域と
に区切られた半導体基板200上に形成する。
【0021】次いで、絶縁層210上に不純物、例えば
燐(P)のドーピングされた第2多結晶シリコン層211
を低圧化学気相蒸着方法によって約100〜2000Å
の厚さに形成する。好ましくは、1000Åに形成す
る。その後、写真食刻工程を通じて第2多結晶シリコン
層211及び絶縁層210を食刻することによって、周
辺回路領域ではワード線208の第1シリサイド層20
6を露出する第1コンタクトホール212を形成し、メ
モリセル領域では基板200の活性領域、即ちトランジ
スタのドレイン領域(図示せず)を露出する第2コンタク
トホール(図示せず)を形成する。
【0022】図9に示すように、第1コンタクトホール
212及び第2コンタクトホールを含む第2多結晶シリ
コン層211上に不純物、例えば燐(P)のドーピングさ
れた第3多結晶シリコン層214を形成する。この第3
多結晶シリコン層214は低圧化学気相蒸着方法によっ
て約2000Åの厚さに形成するのが好ましい。また、
第2多結晶シリコン層211と第3多結晶シリコン層2
14のドーピング濃度を同一にするのが好ましい。
【0023】図10は第3多結晶シリコン層214の全
面を食刻して平坦化する段階を示す。この段階の結果、
第1コンタクトホール212の下部で第3多結晶シリコ
ン層214が取り除かれてその下部の第1シリサイド層
206が露出され、残り領域では第3多結晶シリコン層
214が完全に取り除かれる。しかし、所定の厚さを有
する第3多結晶シリコン層214が食刻条件によって第
2多結晶シリコン211上に残ることもある。また、基
板200の活性領域とビット線の第3多結晶シリコン層
214とが接触する第2コンタクトホール(図示せず)は
第1コンタクトホール212に比べてその深さが深いた
め、第3多結晶シリコン層214が第2コンタクトホー
ルに残留するようになる。この時、第1コンタクトホー
ル212を除いた他の領域で第3多結晶シリコン層21
4が過度食刻されて取り除かれてもその下部の第2多結
晶シリコン層211によって抵抗と関連して要求される
厚さが得られる。
【0024】次いで、露出された第1シリサイド層20
6から第3多結晶シリコン層214の残留物を取り除
く。この除去工程は乾式食刻を用いるのが好ましい。次
いで、ウェーハ上の微粒子を始めとして金属不純物、有
機汚染物などを取り除くためにSC−1を用いた洗浄工
程を施した後、第3多結晶シリコン層214の表面に生
成された自然酸化膜を取り除くためにHFと超純水が
1:200の比に混合された薬液を用いた洗浄工程を行
う。
【0025】その後、結果物上にタングステンシリサイ
ドのような第2シリサイド層216を低圧化学気相蒸着
方法によって約1500Åの厚さに形成した後、写真食
刻工程を通じて第2シリサイド層216、第3多結晶シ
リコン層214及び第2多結晶シリコン層211をパタ
ニングすることによってビット線218を形成する。こ
の時、周辺回路領域でビット線の第2シリサイド層21
6は第1コンタクトホール212領域によって露出され
たワード線の第1シリサイド層206に直接接触する。
しかし、メモリセル領域では基板200の活性領域を露
出する第2コンタクトホールがビット線の第3多結晶シ
リコン層214によって埋立てられているため、ビット
線の第2シリサイド層216と基板200の活性領域は
直接接触しない。
【0026】
【発明の効果】以上説明されたように、本発明は、ワー
ド線のシリサイド層とビット線のシリサイド層を直接接
触させるため、後続する熱処理工程時にビット線の多結
晶シリコン層にドーピングされている不純物が拡散され
てビット線とワード線間のコンタクト抵抗が増加するこ
とを防止できる。
【図面の簡単な説明】
【図1】ポリサイドワード線とポリサイドビット線を有
する半導体装置の従来の製造方法を説明するための断面
図である。
【図2】ポリサイドワード線とポリサイドビット線を有
する半導体装置の従来の製造方法を説明するための断面
図である。
【図3】本発明の第1実施例による半導体装置の製造方
法を説明するための断面図である。
【図4】本発明の第1実施例による半導体装置の製造方
法を説明するための断面図である。
【図5】本発明の第1実施例による半導体装置の製造方
法を説明するための断面図である。
【図6】本発明の第1実施例による半導体装置の製造方
法を説明するための断面図である。
【図7】本発明の第1実施例による半導体装置の製造方
法を説明するための断面図であって、(A)は周辺回路
領域を示し、(B)はメモリセル領域を示す。
【図8】本発明の第2実施例による半導体装置の製造方
法を説明するための断面図である。
【図9】本発明の第2実施例による半導体装置の製造方
法を説明するための断面図である。
【図10】本発明の第2実施例による半導体装置の製造
方法を説明するための断面図である。
【符号の説明】 104、114 多結晶シリコン層 106、116 シリサイド層 108 ワード線 100 半導体基板 110 絶縁層 112a 第1コンタクトホール 112b 第2コンタクトホール 118 ビット線

Claims (14)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板上に形成された第1導電線
    と、 前記第1導電線及び前記半導体基板上に形成され、前記
    第1導電線を露出する第1コンタクトホールを有する絶
    縁層と、 前記第1コンタクトホールを含む前記絶縁層上に多結晶
    シリコン層とシリサイド層の積層構造で形成された第2
    導電線とを備え、 前記第2導電線の多結晶シリコン層は前記第1導電線を
    露出するよう前記第1コンタクトホールの側壁から前記
    絶縁層の上部に伸長して形成され、前記第2導電線のシ
    リサイド層は前記露出された第1導電線と直接接触して
    形成されることを特徴とする半導体装置。
  2. 【請求項2】 前記第1導電線は多結晶シリコン層とシ
    リサイド層の積層構造で形成されることを特徴とする請
    求項1記載の半導体装置。
  3. 【請求項3】 前記第2導電線の多結晶シリコン層は前
    記第1導電線のシリサイド層を露出するよう前記第1コ
    ンタクトホールの側壁から前記絶縁層の上部に伸長して
    形成され、前記第2導電線のシリサイド層は前記露出さ
    れた第1導電線のシリサイド層と直接接触して形成され
    ることを特徴とする請求項2記載の半導体装置。
  4. 【請求項4】 前記第2導電線の多結晶シリコンは前記
    絶縁層上に一定厚さに形成されることを特徴とする請求
    項2記載の半導体装置。
  5. 【請求項5】 前記第2導電線と前記半導体基板の活性
    領域とを接触させるために前記絶縁層に形成された第2
    コンタクトホールをさらに備え、この第2コンタクトホ
    ールは前記第2導電線の多結晶シリコン層によって埋立
    てられることを特徴とする請求項1記載の半導体装置。
  6. 【請求項6】 前記第1導電線はワード線であることを
    特徴とする請求項1記載の半導体装置。
  7. 【請求項7】 前記第2導電線はビット線であることを
    特徴とする請求項1記載の半導体装置。
  8. 【請求項8】 半導体基板上に第1導電線を形成する段
    階と、 前記第1導電線の形成された結果物上に絶縁層を形成す
    る段階と、 前記絶縁層を食刻して前記第1導電線を露出する第1コ
    ンタクトホールを形成する段階と、 前記第1コンタクトホールを含む前記絶縁層上に第2導
    電線の多結晶シリコン層を形成する段階と、 前記第2導電線の多結晶シリコン層を食刻して前記第1
    コンタクトホールの下部に形成された前記第2導電線の
    多結晶シリコン層を取り除くことによって前記第1導電
    線を露出する段階と、 前記結果物上に第2導電線のシリサイド層を形成するこ
    とによって、前記露出した第1導電線と前記第2導電線
    のシリサイド層とを直接接触させる段階と、 を含むことを特徴とする半導体装置の製造方法。
  9. 【請求項9】 前記第1導電線を多結晶シリコン層とシ
    リサイド層の積層構造で形成することを特徴とする請求
    項8記載の半導体装置の製造方法。
  10. 【請求項10】 前記絶縁層を食刻して前記第1導電線
    を露出する第1コンタクトホールの形成段階において、
    前記半導体基板の活性領域を露出する第2コンタクトホ
    ールを形成することを特徴とする請求項8記載の半導体
    装置の製造方法。
  11. 【請求項11】 前記第2導電線の多結晶シリコン層を
    食刻する段階において、前記第2コンタクトホールでは
    前記第2導電線の多結晶シリコン層が残留することを特
    徴とする請求項10記載の半導体装置の製造方法。
  12. 【請求項12】 前記第1コンタクトホールを形成する
    段階前に、前記絶縁層上に多結晶シリコン層を形成する
    段階をさらに含むことを特徴とする請求項8記載の半導
    体装置の製造方法。
  13. 【請求項13】 前記多結晶シリコン層及び前記絶縁層
    を食刻して前記第1コンタクトホールを形成することを
    特徴とする請求項12記載の半導体装置の製造方法。
  14. 【請求項14】 前記第2導電線の第1多結晶シリコン
    層を食刻する時、所定厚さの第1多結晶シリコン層が前
    記絶縁層上に残っていることを特徴とする請求項8記載
    の半導体装置の製造方法。
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