JP3957886B2 - 半導体素子のキャパシタ製造方法及びこれによって製造される半導体キャパシタ - Google Patents
半導体素子のキャパシタ製造方法及びこれによって製造される半導体キャパシタ Download PDFInfo
- Publication number
- JP3957886B2 JP3957886B2 JP20169998A JP20169998A JP3957886B2 JP 3957886 B2 JP3957886 B2 JP 3957886B2 JP 20169998 A JP20169998 A JP 20169998A JP 20169998 A JP20169998 A JP 20169998A JP 3957886 B2 JP3957886 B2 JP 3957886B2
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- film
- manufacturing
- semiconductor device
- material layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子キャパシタ製造方法及びこれによって製造される半導体キャパシタに関するもので、より詳しくは酸化膜のアンダーカット及び洗浄工程をインシチュ（In−situ）で遂行した後、へミスぺリカルグレーン工程（Hemi Spherical Grain Process：以下ＨＳＧ工程とする）を遂行する半導体素子のキャパシタ製造方法及びこれによって製造される半導体キャパシタに関するものである。
【０００２】
【従来の技術】
一般に半導体素子の構成要素の中でキャパシタはそれぞれの情報に対する電荷を蓄積する記憶素子に利用される。キャパシタの容量は、その表面積に比例するので最近の半導体素子のキャパシタはその表面積を増加させるためにいくつかの方法を製造工程に適用している。
【０００３】
ここで、キャパシタの表面積は主にキャパシタに製造されるストリッジ電極、即ち、下部電極物質層であるポリシリコン膜を半球型に形成するＨＳＧ工程を遂行してその表面積を増加させる。
【０００４】
図１〜図４は従来の半導体素子のキャパシタ製造方法の各過程における半導体素子のキャパシタを表す。
先ず、図１に示すようにパターンが形成された半導体基板１０上に絶縁膜１２及び酸化膜１４を順次的に形成させてコンタクトホールを形成する。次に、コンタクトホールに形成される絶縁膜１２及び酸化膜１４の側壁にサイドウォールスペーサー１６を形成する。次に、サイドウォールスペーサー１６が形成されたコンタクトホールを含む半導体基板１０の上部にキャパシタの下部電極物質層であるポリシリコン膜１８を所定のパターンで形成する。
【０００５】
さらに、図２に示すようにポリシリコン膜１８の表面積を増加させるＨＳＧ工程を遂行してポリシリコン膜１８の表面を半球型に形成する。次に、図３に示すように所定のパターンが形成されるようにポリシリコン膜１８を除去させた領域に露出される下部膜である酸化膜１４をアンダーカットさせる工程を遂行する。次に、図４に示すように酸化膜１４がアンダーカットされた半導体基板１０を洗浄する。
【０００６】
上述の構成からなる従来の半導体素子のキャパシタの製造では、ポリシリコン膜１８の表面積を増加させるＨＳＧ工程を遂行した後、酸化膜１４のアンダーカット及び洗浄工程を遂行する。そして酸化膜１４のアンダーカット及び洗浄工程の遂行時利用される薬品等の影響によってＨＳＧ工程の遂行で形成させた半球型のポリシリコン膜１８の表面は破壊される。このような半球型に形成したポリシリコン膜１８の表面の破壊は、キャパシタで形成される下部電極であるポリシリコン膜１８の表面積を減少させるのでキャパシタの容量を低下させる原因として作用する。
【０００７】
従って、従来の半導体素子のキャパシタ製造時、キャパシタに形成される下部電極物質層であるポリシリコン膜の表面積の破壊によるキャパシタの容量の低下により半導体素子の信頼性が低下するという問題があった。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、キャパシタに形成される下部電極物質層の表面積を安定して確保し、キャパシタの容量を増加させることで、半導体素子の信頼性を向上させるための半導体素子のキャパシタ製造方法及びこれによって製造される半導体キャパシタを提供することにある。
【０００９】
【発明を解決するための手段】
本発明の請求項１記載の半導体素子のキャパシタ製造方法は、パターンが形成された半導体基板上に酸化膜を最上層に含む所定の絶縁膜を順次的に形成した後、コンタクトホールが形成されるように所定の絶縁膜を除去する段階と、コンタクトホールを含む半導体基板の酸化膜上にキャパシタの下部電極物質層を形成する段階と、酸化膜の所定の領域が露出するように下部電極物質層を除去する段階と、下部電極物質層の除去で露出する酸化膜をアンダーカットする段階と、アンダーカットによって露出する下部電極物質層の下部表面を含む表面を洗浄する段階と、アンダーカットによって露出する下部電極物質層の下部表面を含む表面積が増加するようにへミスぺリカルグレーン工程（Hemi Spherical Grain Process）を遂行する段階とを含む。
【００１０】
本発明の請求項２記載の半導体素子のキャパシタ製造方法によると、コンタクトホールが形成されるように所定の絶縁膜を除去する段階とその上部に下部電極物質層を形成する段階の前に、コンタクトホールを形成させる所定の絶縁膜の側壁にサイドウォールスペーサー（side wall spacer）を形成する段階をさらに備える。
本発明の請求項３記載の半導体素子のキャパシタ製造方法によると、へミスぺリカルグレーン工程の遂行で表面積が増加された下部電極物質層を洗浄した後、下部電極物質層上に絶縁膜を形成させる段階をさらに備える。
【００１１】
本発明の請求項４記載の半導体素子のキャパシタ製造方法によると、酸化膜の下部の所定の膜は、層間絶縁膜である。
本発明の請求項５記載の半導体素子のキャパシタ製造方法によると、酸化膜は、熱酸化膜（High Temperature Oxide）である。
本発明の請求項６記載の半導体素子のキャパシタ製造方法によると、酸化膜は、１，０００Å〜２，０００Åの厚さで形成する。
【００１２】
本発明の請求項７記載の半導体素子のキャパシタ製造方法によると、層間絶縁膜は、ＢＰＳＧ膜である。
【００１３】
本発明の請求項８記載の半導体素子のキャパシタ製造方法によると、下部電極物質層は、ポリシリコン膜である。
本発明の請求項９記載の半導体素子のキャパシタ製造方法によると、ポリシリコン膜は、アモルファスポリシリコン膜(Amorphous Poly Silicon Fim)である。
本発明の請求項１０記載の半導体素子のキャパシタ製造方法によると、ポリシリコン膜は、７，０００Å〜１２，０００Åの厚さに形成する。
【００１４】
本発明の請求項１１記載の半導体素子のキャパシタ製造方法によると、アンダーカット工程及び洗浄工程は、お互い異なる薬品が収容されるバスを利用してインシチュ（In‐situ）で遂行する。
本発明の請求項１２記載の半導体素子のキャパシタ製造方法によると、アンダーカット及び洗浄は、ＨＦ及びＮＨ4Ｆが混合された薬品を利用した第１バス工程、ＳＣ−１薬品を利用した第２バス工程及びＨＦ薬品を利用した第３バス工程を順次に遂行する。
本発明の請求項１３記載の半導体素子のキャパシタ製造方法によると、第１バス工程は、２０℃〜３０℃の温度で９０秒〜１２０秒の時間で工程を遂行する。
【００１５】
本発明の請求項１４記載の半導体素子のキャパシタ製造方法によると、第２バス工程は、６０℃〜８０℃の温度で３００秒〜６００秒の時間で工程を遂行する。
本発明の請求項１５記載の半導体素子のキャパシタ製造方法によると、第３バス工程は、２０℃〜３０℃の温度で６０秒〜１８０秒の時間で工程を遂行する。
本発明の請求項１６記載の半導体素子のキャパシタ製造方法によると、サイドウォールスペーサーは、窒化膜で形成する。
【００１６】
本発明の請求項１７記載の半導体素子のキャパシタ製造方法によると、へミスぺリカルグレーン工程は、シーディング工程（Seeding Process）及びアニール工程（Anneal Process）を順次に遂行する。
本発明の請求項１８記載の半導体素子のキャパシタ製造方法によると、シーティング工程及びアニール工程は、同一チャンバー内でインシチュ（In−situ）で遂行する。
本発明の請求項１９記載の半導体素子のキャパシタ製造方法によると、シーディング工程は、５５０℃〜５７０℃の温度及び１０-2Ｔｏｒｒ〜１０-4Ｔｏｒｒの圧力で４５分〜５５分の時間で遂行する。
【００１７】
本発明の請求項２０記載の半導体素子のキャパシタ製造方法によると、シーディング工程は、既に供給されたＨｅガスに１分当り８０ｃｃ〜１４０ｃｃのＳｉＨ4ガスを供給しながら遂行する。
本発明の請求項２１記載の半導体素子のキャパシタ製造方法によると、シーディング工程は、Ｈｅガス及びＳｉＨ4ガスが１〜１．５：１の混合比を維持するように遂行する。
【００１８】
本発明の請求項２２記載の半導体素子のキャパシタ製造方法によると、アニール工程は、５５０℃〜５７０℃の温度及び１０-7Ｔｏｒｒ〜１０-9Ｔｏｒｒの圧力で５０分〜６０分の時間で遂行する。
本発明の請求項２３記載の半導体素子のキャパシタ製造方法によると、へミスぺリカルグレーン工程の遂行において、表面積が増加した下部電極物質層の洗浄は、ＳＣ−１薬品を利用して工程を遂行する。
【００１９】
本発明の請求項２４記載の半導体素子のキャパシタ製造方法は、パターンが既に形成された半導体基板上に層間絶縁膜及び酸化膜が順次に積層される多層膜を形成した後、コンタクトホールが形成されるように所定の領域の多層膜を除去する段階と、コンタクトホールを形成する多層膜の側壁に窒化膜でなるサイドウォールスペーサーを形成する段階と、サイドウォールスペーサーが形成されたコンタクトホールを含む半導体基板上にキャパシタの下部電極物質層であるアモルファスポリシリコン膜を形成する段階と、酸化膜の所定の領域が露出されるようにアモルファスポリシリコン膜を除去する段階と、アモルファスポリシリコン膜の除去で露出する酸化膜をアンダーカットする段階と、アンダーカットによって露出するアモルファスポリシリコン膜の下部表面を含む表面を洗浄する段階と、酸化膜のアンダーカットによって露出するアモルファスポリシリコン膜の下部表面を含む表面積が増加するようにヘミスペリカルグレーン工程を遂行する段階と、ヘミスペリカルグレーン工程の遂行で表面積が増加されたアモルファスポリシリコン膜を洗浄する段階と、アモルファスポリシリコン膜上に絶縁膜を形成する段階とを含む。
【００２０】
本発明の請求項２５記載の半導体素子のキャパシタ製造方法によると、アンダーカット及び洗浄は、お互い他の薬品が収容されるバスを利用してＨＦ及びＮＨ4Ｆが混合された薬品を利用した第１バス工程、ＳＣ−１薬品を利用した第２バス工程及びＨＦ薬品を利用した第３バス工程をインシチュで遂行する。
【００２１】
本発明の請求項２６記載の半導体素子のキャパシタ製造方法によると、第１バス工程は、２０℃〜３０℃の温度で９０秒〜１２０秒の時間で工程を遂行し、第２バス工程は６０℃〜８０℃の温度で３００秒〜６００秒の時間で工程を遂行し、第３バス工程は２０℃〜３０℃の温度で６０秒〜１８０秒の時間で工程を遂行する。
【００２２】
本発明の請求項２７記載の半導体キャパシタによると、請求項１〜２６のいずれか一項に記載の方法により製造され、前記下部電極物質層の下部表面を含む表面が半球型で形成される。
本発明の請求項２８記載の半導体キャパシタにによると、下部電極物質層は、アモルファスポリシリコン膜である。
本発明の請求項２９記載の半導体キャパシタによると、下部電極物質層はその厚さが７，０００Å〜１２，０００Åである。
【００２３】
【発明の実施の形態】
以下、図面に基づき本発明の一実施例を詳細に説明する。
図５〜図１３に、本発明の実施例による半導体素子のキャパシタ製造方法の各過程における半導体素子のキャパシタを示す。
先ず、図５に、パターンが形成された半導体基板２０上に絶縁膜２２及び酸化膜２４を順次的に形成した状態を示すように、半導体基板２０上に酸化膜２４を最上層に含む所定の絶縁膜が形成されるようにする。
ここで、絶縁膜２２を層間絶縁膜であるＢＰＳＧ膜で形成することができる。
【００２４】
また、酸化膜２４は熱酸化膜を１，０００Å〜２，０００Åの厚さに形成することができ、本実施例では１，５００Åの厚さに熱酸化膜を形成する。
そして、図６及び図７は絶縁膜２２及び酸化膜２４の所定の領域を除去してコンタクトホールを形成した状態を示す。ここで、コンタクトホールはフォトレジスト２５を利用した写真エッチング工程を遂行して形成する。コンタクトホールが形成される所定の領域は半導体素子でトランジスターのソース電極とキャパシタのストリッジ電極、即ち下部電極物質層が連結される領域である。
【００２５】
続いて、図８は、スペースエッチバック工程（Space Etch Back Process）の遂行でコンタクトホールに形成された絶縁膜２２及び酸化膜２４の両側の壁にサイドウォールスペーサー２６が形成された状態を示す。ここで、サイドウォールスペーサー２６は窒化膜を利用して形成することができる。
【００２６】
そして、図９は、サイドウォールスペーサー２６が形成されたコンタクトホールを含む半導体基板２０の酸化膜２４上にポリシリコン膜２８を形成した状態を示す。ここで、ポリシリコン膜２８はキャパシタのストリッジ電極である下部電極物質層で形成される。ポリシリコン膜28はアモルファスポリシリコン膜を形成させることができ、その厚さは酸化膜２４の表面を基準に７，０００Å〜１２，０００Åの厚さに形成することができる。本実施例ではポリシリコン膜２８を９，０００Åの厚さのアモルファスポリシリコン膜で形成する。
【００２７】
続いて、図１０〜図１１は酸化膜２４が露出するようにフォトレジスト２９を利用した写真エッチング工程の遂行でポリシリコン膜２８を除去させた状態を示す。
続いて、図１２はポリシリコン膜２８の除去で露出した酸化膜２４をアンダーカットさせた後、酸化膜のアンダーカットによって露出されるポリシリコン膜２８を洗浄した状態を示す。ここで、酸化膜２４のアンダーカットとアンダーカットによって露出されるポリシリコン膜２８の洗浄工程をお互い異なる薬品が収容されるバスを利用してインシチュで遂行する。
【００２８】
このようなインシチュで遂行される酸化膜２４のアンダーカット及び洗浄工程は、ＨＦ及びＮＨ4Ｆが混合された薬品を利用した第１バス工程、ＳＣ−１薬品を利用した第２バス工程及びＨＦ薬品を利用した第３バス工程をインシチュで遂行することができる。そして、第１バス工程は２０℃〜３０℃の温度で９０秒〜１２０秒の時間で工程を遂行することができ、実施例では２５℃の温度で１００秒の時間で工程を遂行する。また、第２バス工程は６０℃〜８０℃の温度で３００秒〜６００秒の時間で工程を遂行することができ、実施例では７０℃の温度で５００秒の時間で工程を遂行する。第３バス工程は２０℃〜３０℃の温度で６０秒〜１８０秒の時間で工程を遂行することができ、実施例では２５℃の温度で１２０秒の時間で工程を遂行する。このような酸化膜２４のアンダーカット及び洗浄工程の遂行では、酸化膜２４は５００Å〜１，０００Åがアンダーカットされるように遂行する。
【００２９】
続いて、図１３は、ポリシリコン膜２８の表面積が増加するようにＨＳＧ工程を遂行して、ポリシリコン膜２８の表面を半球型に形成した状態を示す。ここで、ポリシリコン膜２８の表面を半球型で形成させるＨＳＧ工程はシーディング工程及びアニール工程を順次的に遂行することができ、またシーディング工程及びアニール工程は、同一チャンバー内でインシチュで遂行することができる。シーディング工程は５５０℃〜５７０℃の温度及び１０-2Ｔｏｒｒ〜１０-4Ｔｏｒｒの圧力で４５分〜５５分の時間で遂行し、既に供給されたＨｅガスに１分当り８０ｃｃ〜１４０ｃｃのＳｉＨ4ガスを供給しながら遂行することができる。即ち、シーディング工程は、Ｈｅガス及びＳｉＨ4ガスが１〜１．５：１の混合比を維持するように遂行することができる。そして、本実施例ではシーディング工程を５６０℃の温度及び１０-3Ｔｏｒｒの圧力で５０分の時間で遂行し、Ｈｅガス及びＳｉＨ4ガスが１．２：１の混合比を維持することができるようにＳｉＨ4ガスを１分当り１，２００ｃｃで供給する。
【００３０】
また、アニール工程は５５０℃〜５７０℃の温度及び１０-7Ｔｏｒｒ〜１０-9Ｔｏｒｒの圧力で５０分〜６０分の時間で遂行することができ、本実施例では５６０℃の温度及び１０-8Ｔｏｒｒの圧力で５５分の時間で工程を遂行する。
【００３１】
そして、同一チャンバーでインシチュで遂行されるＨＳＧ工程即ち、シーディング工程及びアニール工程でのガスの供給及び圧力の調節は本発明の技術を理解する者であれば容易に同一チャンバーを操作して調節することができる。
【００３２】
続いて、ＨＳＧ工程の遂行後、ＳＣ−１薬品を利用して表面積が増加したポリシリコン膜２８を洗浄する工程を遂行する。そして、洗浄が行われたポリシリコン膜２８上に窒化膜（図示しない）を形成させる。
【００３３】
上述の構成によりキャパシタの下部電極物質層をポリシリコン膜２８で形成させ、酸化膜２４のアンダーカット及び洗浄工程をインシチュで遂行した後、ポリシリコン膜２８の表面積を増加させるＨＳＧ工程を遂行するため、キャパシタの下部電極物質層であるポリシリコン膜２８の表面に形成させる半球型の表面積を安定して確保することができキャパシタの容量を増加させることができる。即ち、酸化膜２４のアンダーカットで下部のポリシリコン膜２８の表面を確保することができるだけではなく、ポリシリコン膜２８に形成される半球型の表面が破壊されることを防止することができるので、ポリシリコン膜２８の表面積の安定的な確保を通じてキャパシタの容量を向上させることができる。
【００３４】
前述した構成で行われる本実施例に対する作用及び効果に対して説明する。
先ず、本発明はパターンが形成された半導体基板２０上に絶縁膜２２即ち、層間絶縁膜であるＢＰＳＧ膜を形成させ、層間絶縁膜であるＢＰＳＧ膜はコンタクトホールの形成時、その段差を減少させる。
そして、絶縁膜２２上に１，５００Åの厚さの熱酸化膜でなる酸化膜２４を形成させる。
【００３５】
続いて、写真エッチング工程を遂行して所定の領域の絶縁膜２２及び酸化膜２４を除去させる。ここで、所定の領域とは、前述したようにトランジスターのソース電極とキャパシタのストリッジ電極が連結される領域である。
【００３６】
続いて、コンタクトホールに形成された絶縁膜２２及び酸化膜２４の両側の壁の間にサイドウォールスペーサー２６を形成させるスペースエッチパック工程を遂行する。ここで、サイドウォールスペーサー２６は窒化膜を利用して形成することで、後続されるポリシリコン膜２８、即ちキャパシタの下部電極物質層のエッチング時、整列不良を防止し、半導体素子を構成する要素がお互いショートすることを防止するために形成する。
そして、サイドウォールスペーサー２６が形成されたコンタクトホールを含む半導体基板２０上にキャパシタの下部電極物質層であるポリシリコン膜２８を形成させる。ここで、ポリシリコン膜２８はアモルファスポリシリコン膜を９，０００Åの厚さで形成する。
【００３７】
続いて、ポリシリコン膜２８の下部の酸化膜２４が露出するように写真エッチング工程を遂行する。
そして、写真エッチング工程の遂行で露出される酸化膜２４のアンダーカット及び酸化膜２４のアンダーカットで露出されるポリシリコン膜２８の下部表面を含む表面を洗浄させる工程を遂行する。
【００３８】
酸化膜２４のアンダーカット及び洗浄工程は、お互い他の薬品を収容するバスを利用して３回にわたってインシチュで遂行されるもので、先ず、ＨＦ及びＮＨ4Ｆが混合された薬品を利用して２５℃の温度で１００秒の時間で第１バス工程を遂行する。そして、ＳＣ−１薬品を利用して７０℃の温度で５００秒の時間で第２バス工程を遂行する。ここで、第２バス工程に利用されるＳＣ−１薬品は半導体素子の製造に利用される標準薬品で、主にＮＨ4ＯＨ、Ｈ2Ｏ2及びＨ2Ｏを所定の比率で混合させた薬品である。そして、ＨＦ薬品を利用して２５℃の温度で１２０秒の時間で第３バス工程を遂行する。
【００３９】
この酸化膜２４のアンダーカットは、酸化膜２４が最大１，０００Åアンダーカットされるように遂行する。これによって、酸化膜２４と接触するポリシリコン膜２８の表面即ち、ポリシリコン膜２８の下部の表面までキャパシタの下部電極物質層で確保することができる。
【００４０】
続いて、ポリシリコン膜２８の表面積を増加させるＨＳＧ工程を遂行してポリシリコン膜２８の表面を半球型に形成させる。ここで、酸化膜２４のアンダーカット時、確保したポリシリコン膜２８の下部の表面まで半球型で形成させることができる。
【００４１】
同一チャンバー内でインシチュで遂行されるシーディング工程及びアニール工程で行われるＨＳＧ工程を遂行する。
ここで、シーディング工程は非晶質であるポリシリコン膜２８の構造を変形させるために遂行されるもので、５６０℃の温度及び１０-3Ｔｏｒｒの圧力で５０分の時間で工程を遂行する。また、シーディング工程は、既に供給されたＨｅガスに１分当り１，２００ｃｃのＳｉＨ4ガスを供給して工程を遂行するもので、Ｈｅ：ＳｉＨ4が１．２：１の混合比を維持しながら工程を遂行する。
継続して、同一チャンバー内でガスを排気させた後、５６０℃の温度及び１０-8Ｔｏｒｒの圧力で５５分の時間でアニール工程を遂行してシーディング工程の遂行でその表面積の構造をマイグレーション（Migration）させる。
このようなＨＳＧ工程の遂行で、下部の表面を含むポリシリコン膜２８の表面を半球型に形成してその表面積を増加させる。
【００４２】
そして、ＳＣ−１薬品を利用した洗浄工程を遂行した後、その上部に窒化膜（図示しない）を形成する。
【００４３】
上述の構成によると、酸化膜２４をアンダーカット及び洗浄工程を遂行した後、ポリシリコン膜２８の表面積を向上させるＨＳＧ工程を遂行することで、半球型のポリシリコン膜２８の表面が破壊されることを防止することができる。即ち、キャパシタの容量を増加させるためにキャパシタの下部電極に形成させるポリシリコン膜２８の表面積を本発明の工程の遂行で安定して確保することができる。
【００４４】
また、ポリシリコン膜２８の下部の表面を確保することができキャパシタの容量を極大化させることができる。これによって本発明はキャパシタの下部電極物質層に形成されるポリシリコン膜２８の表面積を安定して増加させることができる。
【００４５】
【発明の効果】
従って、本発明によるとキャパシタの下部電極物質層の表面積を安定して増加させることでキャパシタの容量を極大化させ、半導体素子の信頼性が向上する効果がある。
【００４６】
【図面の簡単な説明】
【図１】従来の半導体素子のキャパシタ製造過程における半導体素子のキャパシタを示す断面図である。
【図２】従来の半導体素子のキャパシタ製造過程における半導体素子のキャパシタを示す断面図である。
【図３】従来の半導体素子のキャパシタ製造過程における半導体素子のキャパシタを示す断面図である。
【図４】従来の半導体素子のキャパシタ製造過程における半導体素子のキャパシタを示す断面図である。
【図５】本発明の実施例による半導体素子のキャパシタ製造過程における半導体素子のキャパシタを示す断面図である。
【図６】本発明の実施例による半導体素子のキャパシタ製造過程における半導体素子のキャパシタを示す断面図である。
【図７】本発明の実施例による半導体素子のキャパシタ製造過程における半導体素子のキャパシタを示す断面図である。
【図８】本発明の実施例による半導体素子のキャパシタ製造過程における半導体素子のキャパシタを示す断面図である。
【図９】本発明の実施例による半導体素子のキャパシタ製造過程における半導体素子のキャパシタを示す断面図である。
【図１０】本発明の実施例による半導体素子のキャパシタ製造過程における半導体素子のキャパシタを示す断面図である。
【図１１】本発明の実施例による半導体素子のキャパシタ製造過程における半導体素子のキャパシタを示す断面図である。
【図１２】本発明の実施例による半導体素子のキャパシタ製造過程における半導体素子のキャパシタを示す断面図である。
【図１３】 本発明の実施例による半導体素子のキャパシタ製造過程における半導体素子のキャパシタを示す断面図である。
【符号の説明】
１０、２０ 半導体基板
１２、２２ 絶縁膜
１４、２４ 酸化膜
１６、２６ サイドウォールスペーサー
１８、２８ ポリシリコン膜
２５、２９ フォトレジスト
【発明の属する技術分野】
本発明は半導体素子キャパシタ製造方法及びこれによって製造される半導体キャパシタに関するもので、より詳しくは酸化膜のアンダーカット及び洗浄工程をインシチュ（In−situ）で遂行した後、へミスぺリカルグレーン工程（Hemi Spherical Grain Process：以下ＨＳＧ工程とする）を遂行する半導体素子のキャパシタ製造方法及びこれによって製造される半導体キャパシタに関するものである。
【０００２】
【従来の技術】
一般に半導体素子の構成要素の中でキャパシタはそれぞれの情報に対する電荷を蓄積する記憶素子に利用される。キャパシタの容量は、その表面積に比例するので最近の半導体素子のキャパシタはその表面積を増加させるためにいくつかの方法を製造工程に適用している。
【０００３】
ここで、キャパシタの表面積は主にキャパシタに製造されるストリッジ電極、即ち、下部電極物質層であるポリシリコン膜を半球型に形成するＨＳＧ工程を遂行してその表面積を増加させる。
【０００４】
図１〜図４は従来の半導体素子のキャパシタ製造方法の各過程における半導体素子のキャパシタを表す。
先ず、図１に示すようにパターンが形成された半導体基板１０上に絶縁膜１２及び酸化膜１４を順次的に形成させてコンタクトホールを形成する。次に、コンタクトホールに形成される絶縁膜１２及び酸化膜１４の側壁にサイドウォールスペーサー１６を形成する。次に、サイドウォールスペーサー１６が形成されたコンタクトホールを含む半導体基板１０の上部にキャパシタの下部電極物質層であるポリシリコン膜１８を所定のパターンで形成する。
【０００５】
さらに、図２に示すようにポリシリコン膜１８の表面積を増加させるＨＳＧ工程を遂行してポリシリコン膜１８の表面を半球型に形成する。次に、図３に示すように所定のパターンが形成されるようにポリシリコン膜１８を除去させた領域に露出される下部膜である酸化膜１４をアンダーカットさせる工程を遂行する。次に、図４に示すように酸化膜１４がアンダーカットされた半導体基板１０を洗浄する。
【０００６】
上述の構成からなる従来の半導体素子のキャパシタの製造では、ポリシリコン膜１８の表面積を増加させるＨＳＧ工程を遂行した後、酸化膜１４のアンダーカット及び洗浄工程を遂行する。そして酸化膜１４のアンダーカット及び洗浄工程の遂行時利用される薬品等の影響によってＨＳＧ工程の遂行で形成させた半球型のポリシリコン膜１８の表面は破壊される。このような半球型に形成したポリシリコン膜１８の表面の破壊は、キャパシタで形成される下部電極であるポリシリコン膜１８の表面積を減少させるのでキャパシタの容量を低下させる原因として作用する。
【０００７】
従って、従来の半導体素子のキャパシタ製造時、キャパシタに形成される下部電極物質層であるポリシリコン膜の表面積の破壊によるキャパシタの容量の低下により半導体素子の信頼性が低下するという問題があった。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、キャパシタに形成される下部電極物質層の表面積を安定して確保し、キャパシタの容量を増加させることで、半導体素子の信頼性を向上させるための半導体素子のキャパシタ製造方法及びこれによって製造される半導体キャパシタを提供することにある。
【０００９】
【発明を解決するための手段】
本発明の請求項１記載の半導体素子のキャパシタ製造方法は、パターンが形成された半導体基板上に酸化膜を最上層に含む所定の絶縁膜を順次的に形成した後、コンタクトホールが形成されるように所定の絶縁膜を除去する段階と、コンタクトホールを含む半導体基板の酸化膜上にキャパシタの下部電極物質層を形成する段階と、酸化膜の所定の領域が露出するように下部電極物質層を除去する段階と、下部電極物質層の除去で露出する酸化膜をアンダーカットする段階と、アンダーカットによって露出する下部電極物質層の下部表面を含む表面を洗浄する段階と、アンダーカットによって露出する下部電極物質層の下部表面を含む表面積が増加するようにへミスぺリカルグレーン工程（Hemi Spherical Grain Process）を遂行する段階とを含む。
【００１０】
本発明の請求項２記載の半導体素子のキャパシタ製造方法によると、コンタクトホールが形成されるように所定の絶縁膜を除去する段階とその上部に下部電極物質層を形成する段階の前に、コンタクトホールを形成させる所定の絶縁膜の側壁にサイドウォールスペーサー（side wall spacer）を形成する段階をさらに備える。
本発明の請求項３記載の半導体素子のキャパシタ製造方法によると、へミスぺリカルグレーン工程の遂行で表面積が増加された下部電極物質層を洗浄した後、下部電極物質層上に絶縁膜を形成させる段階をさらに備える。
【００１１】
本発明の請求項４記載の半導体素子のキャパシタ製造方法によると、酸化膜の下部の所定の膜は、層間絶縁膜である。
本発明の請求項５記載の半導体素子のキャパシタ製造方法によると、酸化膜は、熱酸化膜（High Temperature Oxide）である。
本発明の請求項６記載の半導体素子のキャパシタ製造方法によると、酸化膜は、１，０００Å〜２，０００Åの厚さで形成する。
【００１２】
本発明の請求項７記載の半導体素子のキャパシタ製造方法によると、層間絶縁膜は、ＢＰＳＧ膜である。
【００１３】
本発明の請求項８記載の半導体素子のキャパシタ製造方法によると、下部電極物質層は、ポリシリコン膜である。
本発明の請求項９記載の半導体素子のキャパシタ製造方法によると、ポリシリコン膜は、アモルファスポリシリコン膜(Amorphous Poly Silicon Fim)である。
本発明の請求項１０記載の半導体素子のキャパシタ製造方法によると、ポリシリコン膜は、７，０００Å〜１２，０００Åの厚さに形成する。
【００１４】
本発明の請求項１１記載の半導体素子のキャパシタ製造方法によると、アンダーカット工程及び洗浄工程は、お互い異なる薬品が収容されるバスを利用してインシチュ（In‐situ）で遂行する。
本発明の請求項１２記載の半導体素子のキャパシタ製造方法によると、アンダーカット及び洗浄は、ＨＦ及びＮＨ4Ｆが混合された薬品を利用した第１バス工程、ＳＣ−１薬品を利用した第２バス工程及びＨＦ薬品を利用した第３バス工程を順次に遂行する。
本発明の請求項１３記載の半導体素子のキャパシタ製造方法によると、第１バス工程は、２０℃〜３０℃の温度で９０秒〜１２０秒の時間で工程を遂行する。
【００１５】
本発明の請求項１４記載の半導体素子のキャパシタ製造方法によると、第２バス工程は、６０℃〜８０℃の温度で３００秒〜６００秒の時間で工程を遂行する。
本発明の請求項１５記載の半導体素子のキャパシタ製造方法によると、第３バス工程は、２０℃〜３０℃の温度で６０秒〜１８０秒の時間で工程を遂行する。
本発明の請求項１６記載の半導体素子のキャパシタ製造方法によると、サイドウォールスペーサーは、窒化膜で形成する。
【００１６】
本発明の請求項１７記載の半導体素子のキャパシタ製造方法によると、へミスぺリカルグレーン工程は、シーディング工程（Seeding Process）及びアニール工程（Anneal Process）を順次に遂行する。
本発明の請求項１８記載の半導体素子のキャパシタ製造方法によると、シーティング工程及びアニール工程は、同一チャンバー内でインシチュ（In−situ）で遂行する。
本発明の請求項１９記載の半導体素子のキャパシタ製造方法によると、シーディング工程は、５５０℃〜５７０℃の温度及び１０-2Ｔｏｒｒ〜１０-4Ｔｏｒｒの圧力で４５分〜５５分の時間で遂行する。
【００１７】
本発明の請求項２０記載の半導体素子のキャパシタ製造方法によると、シーディング工程は、既に供給されたＨｅガスに１分当り８０ｃｃ〜１４０ｃｃのＳｉＨ4ガスを供給しながら遂行する。
本発明の請求項２１記載の半導体素子のキャパシタ製造方法によると、シーディング工程は、Ｈｅガス及びＳｉＨ4ガスが１〜１．５：１の混合比を維持するように遂行する。
【００１８】
本発明の請求項２２記載の半導体素子のキャパシタ製造方法によると、アニール工程は、５５０℃〜５７０℃の温度及び１０-7Ｔｏｒｒ〜１０-9Ｔｏｒｒの圧力で５０分〜６０分の時間で遂行する。
本発明の請求項２３記載の半導体素子のキャパシタ製造方法によると、へミスぺリカルグレーン工程の遂行において、表面積が増加した下部電極物質層の洗浄は、ＳＣ−１薬品を利用して工程を遂行する。
【００１９】
本発明の請求項２４記載の半導体素子のキャパシタ製造方法は、パターンが既に形成された半導体基板上に層間絶縁膜及び酸化膜が順次に積層される多層膜を形成した後、コンタクトホールが形成されるように所定の領域の多層膜を除去する段階と、コンタクトホールを形成する多層膜の側壁に窒化膜でなるサイドウォールスペーサーを形成する段階と、サイドウォールスペーサーが形成されたコンタクトホールを含む半導体基板上にキャパシタの下部電極物質層であるアモルファスポリシリコン膜を形成する段階と、酸化膜の所定の領域が露出されるようにアモルファスポリシリコン膜を除去する段階と、アモルファスポリシリコン膜の除去で露出する酸化膜をアンダーカットする段階と、アンダーカットによって露出するアモルファスポリシリコン膜の下部表面を含む表面を洗浄する段階と、酸化膜のアンダーカットによって露出するアモルファスポリシリコン膜の下部表面を含む表面積が増加するようにヘミスペリカルグレーン工程を遂行する段階と、ヘミスペリカルグレーン工程の遂行で表面積が増加されたアモルファスポリシリコン膜を洗浄する段階と、アモルファスポリシリコン膜上に絶縁膜を形成する段階とを含む。
【００２０】
本発明の請求項２５記載の半導体素子のキャパシタ製造方法によると、アンダーカット及び洗浄は、お互い他の薬品が収容されるバスを利用してＨＦ及びＮＨ4Ｆが混合された薬品を利用した第１バス工程、ＳＣ−１薬品を利用した第２バス工程及びＨＦ薬品を利用した第３バス工程をインシチュで遂行する。
【００２１】
本発明の請求項２６記載の半導体素子のキャパシタ製造方法によると、第１バス工程は、２０℃〜３０℃の温度で９０秒〜１２０秒の時間で工程を遂行し、第２バス工程は６０℃〜８０℃の温度で３００秒〜６００秒の時間で工程を遂行し、第３バス工程は２０℃〜３０℃の温度で６０秒〜１８０秒の時間で工程を遂行する。
【００２２】
本発明の請求項２７記載の半導体キャパシタによると、請求項１〜２６のいずれか一項に記載の方法により製造され、前記下部電極物質層の下部表面を含む表面が半球型で形成される。
本発明の請求項２８記載の半導体キャパシタにによると、下部電極物質層は、アモルファスポリシリコン膜である。
本発明の請求項２９記載の半導体キャパシタによると、下部電極物質層はその厚さが７，０００Å〜１２，０００Åである。
【００２３】
【発明の実施の形態】
以下、図面に基づき本発明の一実施例を詳細に説明する。
図５〜図１３に、本発明の実施例による半導体素子のキャパシタ製造方法の各過程における半導体素子のキャパシタを示す。
先ず、図５に、パターンが形成された半導体基板２０上に絶縁膜２２及び酸化膜２４を順次的に形成した状態を示すように、半導体基板２０上に酸化膜２４を最上層に含む所定の絶縁膜が形成されるようにする。
ここで、絶縁膜２２を層間絶縁膜であるＢＰＳＧ膜で形成することができる。
【００２４】
また、酸化膜２４は熱酸化膜を１，０００Å〜２，０００Åの厚さに形成することができ、本実施例では１，５００Åの厚さに熱酸化膜を形成する。
そして、図６及び図７は絶縁膜２２及び酸化膜２４の所定の領域を除去してコンタクトホールを形成した状態を示す。ここで、コンタクトホールはフォトレジスト２５を利用した写真エッチング工程を遂行して形成する。コンタクトホールが形成される所定の領域は半導体素子でトランジスターのソース電極とキャパシタのストリッジ電極、即ち下部電極物質層が連結される領域である。
【００２５】
続いて、図８は、スペースエッチバック工程（Space Etch Back Process）の遂行でコンタクトホールに形成された絶縁膜２２及び酸化膜２４の両側の壁にサイドウォールスペーサー２６が形成された状態を示す。ここで、サイドウォールスペーサー２６は窒化膜を利用して形成することができる。
【００２６】
そして、図９は、サイドウォールスペーサー２６が形成されたコンタクトホールを含む半導体基板２０の酸化膜２４上にポリシリコン膜２８を形成した状態を示す。ここで、ポリシリコン膜２８はキャパシタのストリッジ電極である下部電極物質層で形成される。ポリシリコン膜28はアモルファスポリシリコン膜を形成させることができ、その厚さは酸化膜２４の表面を基準に７，０００Å〜１２，０００Åの厚さに形成することができる。本実施例ではポリシリコン膜２８を９，０００Åの厚さのアモルファスポリシリコン膜で形成する。
【００２７】
続いて、図１０〜図１１は酸化膜２４が露出するようにフォトレジスト２９を利用した写真エッチング工程の遂行でポリシリコン膜２８を除去させた状態を示す。
続いて、図１２はポリシリコン膜２８の除去で露出した酸化膜２４をアンダーカットさせた後、酸化膜のアンダーカットによって露出されるポリシリコン膜２８を洗浄した状態を示す。ここで、酸化膜２４のアンダーカットとアンダーカットによって露出されるポリシリコン膜２８の洗浄工程をお互い異なる薬品が収容されるバスを利用してインシチュで遂行する。
【００２８】
このようなインシチュで遂行される酸化膜２４のアンダーカット及び洗浄工程は、ＨＦ及びＮＨ4Ｆが混合された薬品を利用した第１バス工程、ＳＣ−１薬品を利用した第２バス工程及びＨＦ薬品を利用した第３バス工程をインシチュで遂行することができる。そして、第１バス工程は２０℃〜３０℃の温度で９０秒〜１２０秒の時間で工程を遂行することができ、実施例では２５℃の温度で１００秒の時間で工程を遂行する。また、第２バス工程は６０℃〜８０℃の温度で３００秒〜６００秒の時間で工程を遂行することができ、実施例では７０℃の温度で５００秒の時間で工程を遂行する。第３バス工程は２０℃〜３０℃の温度で６０秒〜１８０秒の時間で工程を遂行することができ、実施例では２５℃の温度で１２０秒の時間で工程を遂行する。このような酸化膜２４のアンダーカット及び洗浄工程の遂行では、酸化膜２４は５００Å〜１，０００Åがアンダーカットされるように遂行する。
【００２９】
続いて、図１３は、ポリシリコン膜２８の表面積が増加するようにＨＳＧ工程を遂行して、ポリシリコン膜２８の表面を半球型に形成した状態を示す。ここで、ポリシリコン膜２８の表面を半球型で形成させるＨＳＧ工程はシーディング工程及びアニール工程を順次的に遂行することができ、またシーディング工程及びアニール工程は、同一チャンバー内でインシチュで遂行することができる。シーディング工程は５５０℃〜５７０℃の温度及び１０-2Ｔｏｒｒ〜１０-4Ｔｏｒｒの圧力で４５分〜５５分の時間で遂行し、既に供給されたＨｅガスに１分当り８０ｃｃ〜１４０ｃｃのＳｉＨ4ガスを供給しながら遂行することができる。即ち、シーディング工程は、Ｈｅガス及びＳｉＨ4ガスが１〜１．５：１の混合比を維持するように遂行することができる。そして、本実施例ではシーディング工程を５６０℃の温度及び１０-3Ｔｏｒｒの圧力で５０分の時間で遂行し、Ｈｅガス及びＳｉＨ4ガスが１．２：１の混合比を維持することができるようにＳｉＨ4ガスを１分当り１，２００ｃｃで供給する。
【００３０】
また、アニール工程は５５０℃〜５７０℃の温度及び１０-7Ｔｏｒｒ〜１０-9Ｔｏｒｒの圧力で５０分〜６０分の時間で遂行することができ、本実施例では５６０℃の温度及び１０-8Ｔｏｒｒの圧力で５５分の時間で工程を遂行する。
【００３１】
そして、同一チャンバーでインシチュで遂行されるＨＳＧ工程即ち、シーディング工程及びアニール工程でのガスの供給及び圧力の調節は本発明の技術を理解する者であれば容易に同一チャンバーを操作して調節することができる。
【００３２】
続いて、ＨＳＧ工程の遂行後、ＳＣ−１薬品を利用して表面積が増加したポリシリコン膜２８を洗浄する工程を遂行する。そして、洗浄が行われたポリシリコン膜２８上に窒化膜（図示しない）を形成させる。
【００３３】
上述の構成によりキャパシタの下部電極物質層をポリシリコン膜２８で形成させ、酸化膜２４のアンダーカット及び洗浄工程をインシチュで遂行した後、ポリシリコン膜２８の表面積を増加させるＨＳＧ工程を遂行するため、キャパシタの下部電極物質層であるポリシリコン膜２８の表面に形成させる半球型の表面積を安定して確保することができキャパシタの容量を増加させることができる。即ち、酸化膜２４のアンダーカットで下部のポリシリコン膜２８の表面を確保することができるだけではなく、ポリシリコン膜２８に形成される半球型の表面が破壊されることを防止することができるので、ポリシリコン膜２８の表面積の安定的な確保を通じてキャパシタの容量を向上させることができる。
【００３４】
前述した構成で行われる本実施例に対する作用及び効果に対して説明する。
先ず、本発明はパターンが形成された半導体基板２０上に絶縁膜２２即ち、層間絶縁膜であるＢＰＳＧ膜を形成させ、層間絶縁膜であるＢＰＳＧ膜はコンタクトホールの形成時、その段差を減少させる。
そして、絶縁膜２２上に１，５００Åの厚さの熱酸化膜でなる酸化膜２４を形成させる。
【００３５】
続いて、写真エッチング工程を遂行して所定の領域の絶縁膜２２及び酸化膜２４を除去させる。ここで、所定の領域とは、前述したようにトランジスターのソース電極とキャパシタのストリッジ電極が連結される領域である。
【００３６】
続いて、コンタクトホールに形成された絶縁膜２２及び酸化膜２４の両側の壁の間にサイドウォールスペーサー２６を形成させるスペースエッチパック工程を遂行する。ここで、サイドウォールスペーサー２６は窒化膜を利用して形成することで、後続されるポリシリコン膜２８、即ちキャパシタの下部電極物質層のエッチング時、整列不良を防止し、半導体素子を構成する要素がお互いショートすることを防止するために形成する。
そして、サイドウォールスペーサー２６が形成されたコンタクトホールを含む半導体基板２０上にキャパシタの下部電極物質層であるポリシリコン膜２８を形成させる。ここで、ポリシリコン膜２８はアモルファスポリシリコン膜を９，０００Åの厚さで形成する。
【００３７】
続いて、ポリシリコン膜２８の下部の酸化膜２４が露出するように写真エッチング工程を遂行する。
そして、写真エッチング工程の遂行で露出される酸化膜２４のアンダーカット及び酸化膜２４のアンダーカットで露出されるポリシリコン膜２８の下部表面を含む表面を洗浄させる工程を遂行する。
【００３８】
酸化膜２４のアンダーカット及び洗浄工程は、お互い他の薬品を収容するバスを利用して３回にわたってインシチュで遂行されるもので、先ず、ＨＦ及びＮＨ4Ｆが混合された薬品を利用して２５℃の温度で１００秒の時間で第１バス工程を遂行する。そして、ＳＣ−１薬品を利用して７０℃の温度で５００秒の時間で第２バス工程を遂行する。ここで、第２バス工程に利用されるＳＣ−１薬品は半導体素子の製造に利用される標準薬品で、主にＮＨ4ＯＨ、Ｈ2Ｏ2及びＨ2Ｏを所定の比率で混合させた薬品である。そして、ＨＦ薬品を利用して２５℃の温度で１２０秒の時間で第３バス工程を遂行する。
【００３９】
この酸化膜２４のアンダーカットは、酸化膜２４が最大１，０００Åアンダーカットされるように遂行する。これによって、酸化膜２４と接触するポリシリコン膜２８の表面即ち、ポリシリコン膜２８の下部の表面までキャパシタの下部電極物質層で確保することができる。
【００４０】
続いて、ポリシリコン膜２８の表面積を増加させるＨＳＧ工程を遂行してポリシリコン膜２８の表面を半球型に形成させる。ここで、酸化膜２４のアンダーカット時、確保したポリシリコン膜２８の下部の表面まで半球型で形成させることができる。
【００４１】
同一チャンバー内でインシチュで遂行されるシーディング工程及びアニール工程で行われるＨＳＧ工程を遂行する。
ここで、シーディング工程は非晶質であるポリシリコン膜２８の構造を変形させるために遂行されるもので、５６０℃の温度及び１０-3Ｔｏｒｒの圧力で５０分の時間で工程を遂行する。また、シーディング工程は、既に供給されたＨｅガスに１分当り１，２００ｃｃのＳｉＨ4ガスを供給して工程を遂行するもので、Ｈｅ：ＳｉＨ4が１．２：１の混合比を維持しながら工程を遂行する。
継続して、同一チャンバー内でガスを排気させた後、５６０℃の温度及び１０-8Ｔｏｒｒの圧力で５５分の時間でアニール工程を遂行してシーディング工程の遂行でその表面積の構造をマイグレーション（Migration）させる。
このようなＨＳＧ工程の遂行で、下部の表面を含むポリシリコン膜２８の表面を半球型に形成してその表面積を増加させる。
【００４２】
そして、ＳＣ−１薬品を利用した洗浄工程を遂行した後、その上部に窒化膜（図示しない）を形成する。
【００４３】
上述の構成によると、酸化膜２４をアンダーカット及び洗浄工程を遂行した後、ポリシリコン膜２８の表面積を向上させるＨＳＧ工程を遂行することで、半球型のポリシリコン膜２８の表面が破壊されることを防止することができる。即ち、キャパシタの容量を増加させるためにキャパシタの下部電極に形成させるポリシリコン膜２８の表面積を本発明の工程の遂行で安定して確保することができる。
【００４４】
また、ポリシリコン膜２８の下部の表面を確保することができキャパシタの容量を極大化させることができる。これによって本発明はキャパシタの下部電極物質層に形成されるポリシリコン膜２８の表面積を安定して増加させることができる。
【００４５】
【発明の効果】
従って、本発明によるとキャパシタの下部電極物質層の表面積を安定して増加させることでキャパシタの容量を極大化させ、半導体素子の信頼性が向上する効果がある。
【００４６】
【図面の簡単な説明】
【図１】従来の半導体素子のキャパシタ製造過程における半導体素子のキャパシタを示す断面図である。
【図２】従来の半導体素子のキャパシタ製造過程における半導体素子のキャパシタを示す断面図である。
【図３】従来の半導体素子のキャパシタ製造過程における半導体素子のキャパシタを示す断面図である。
【図４】従来の半導体素子のキャパシタ製造過程における半導体素子のキャパシタを示す断面図である。
【図５】本発明の実施例による半導体素子のキャパシタ製造過程における半導体素子のキャパシタを示す断面図である。
【図６】本発明の実施例による半導体素子のキャパシタ製造過程における半導体素子のキャパシタを示す断面図である。
【図７】本発明の実施例による半導体素子のキャパシタ製造過程における半導体素子のキャパシタを示す断面図である。
【図８】本発明の実施例による半導体素子のキャパシタ製造過程における半導体素子のキャパシタを示す断面図である。
【図９】本発明の実施例による半導体素子のキャパシタ製造過程における半導体素子のキャパシタを示す断面図である。
【図１０】本発明の実施例による半導体素子のキャパシタ製造過程における半導体素子のキャパシタを示す断面図である。
【図１１】本発明の実施例による半導体素子のキャパシタ製造過程における半導体素子のキャパシタを示す断面図である。
【図１２】本発明の実施例による半導体素子のキャパシタ製造過程における半導体素子のキャパシタを示す断面図である。
【図１３】 本発明の実施例による半導体素子のキャパシタ製造過程における半導体素子のキャパシタを示す断面図である。
【符号の説明】
１０、２０ 半導体基板
１２、２２ 絶縁膜
１４、２４ 酸化膜
１６、２６ サイドウォールスペーサー
１８、２８ ポリシリコン膜
２５、２９ フォトレジスト
Claims (29)
- 半導体基板上に酸化膜を最上層に含む所定の絶縁膜を順次的に形成した後、コンタクトホールが形成されるように前記所定の絶縁膜を除去する段階と、
前記コンタクトホールを含む半導体基板の酸化膜上にキャパシタの下部電極物質層を形成する段階と、
前記酸化膜の所定の領域が露出するように前記下部電極物質層を除去する段階と、
前記下部電極物質層の除去で露出する酸化膜をアンダーカットする段階と、
前記アンダーカットによって露出する前記下部電極物質層の下部表面を含む表面を洗浄する段階と、
前記アンダーカットによって露出する前記下部電極物質層の下部表面を含む表面積が増加するようにへミスぺリカルグレーン工程を遂行する段階と、
を含むことを特徴とする半導体素子のキャパシタ製造方法。 - 前記コンタクトホールが形成されるように前記所定の絶縁膜を除去する段階とその上部に前記下部電極物質層を形成する段階の前に、前記コンタクトホールを形成させる所定の絶縁膜の側壁にサイドウォールスペーサーを形成する段階をさらに備えることを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記へミスぺリカルグレーン工程の遂行で表面積が増加した下部電極物質層を洗浄した後、前記下部電極物質層上に絶縁膜を形成させる段階をさらに備えることを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記酸化膜の下部の所定の膜は、層間絶縁膜であることを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記酸化膜は、熱酸化膜であることを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記酸化膜は、１，０００Å〜２，０００Åの厚さで形成することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記層間絶縁膜は、ＢＰＳＧ膜であることを特徴とする請求項４記載の半導体素子のキャパシタ製造方法。
- 前記下部電極物質層は、ポリシリコン膜であることを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記ポリシリコン膜は、アモルファスポリシリコン膜であることを特徴とする請求項８記載の半導体素子のキャパシタ製造方法。
- 前記ポリシリコン膜は、７，０００Å〜１２，０００Åの厚さに形成することを特徴とする請求項８記載の半導体素子のキャパシタ製造方法。
- 前記アンダーカット工程及び前記洗浄工程は、お互い異なる薬品が収容されるバスを利用してインシチュで遂行することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記アンダーカット及び前記洗浄は、ＨＦ及びＮＨ4Ｆが混合された薬品を利用した第１バス工程、ＮＨ 4 ＯＨ、Ｈ 2 Ｏ 2 及びＨ 2 ＯからなるＳＣ−１薬品を利用した第２バス工程及びＨＦ薬品を利用した第３バス工程を順次に遂行することを特徴とする請求項１１記載の半導体素子のキャパシタ製造方法。
- 前記第１バス工程は、２０℃〜３０℃の温度で９０秒〜１２０秒の時間で工程を遂行することを特徴とする請求項１２記載の半導体素子のキャパシタ製造方法。
- 前記第２バス工程は、６０℃〜８０℃の温度で３００秒〜６００秒の時間で工程を遂行することを特徴とする請求項１２記載の半導体素子キャパシタ製造方法。
- 前記第３バス工程は、２０℃〜３０℃の温度で６０秒〜１８０秒の時間で工程を遂行することを特徴とする請求項１２記載の半導体素子キャパシタ製造方法。
- 前記サイドウォールスペーサーは、窒化膜で形成することを特徴とする請求項２記載の半導体素子のキャパシタ製造方法。
- 前記へミスぺリカルグレーン工程は、シーディング工程及びアニール工程を順次に遂行することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記シーティング工程及びアニール工程は、同一チャンバー内でインシチュで遂行することを特徴とする請求項１７記載の半導体素子のキャパシタ製造方法。
- 前記シーディング工程は、５５０℃〜５７０℃の温度及び１０-2Ｔｏｒｒ〜１０-4Ｔｏｒｒの圧力で４５分〜５５分の時間で遂行することを特徴とする請求項１７記載の半導体素子のキャパシタ製造方法。
- 前記シーディング工程は、既に供給されたＨｅガスに１分当り８０ｃｃ〜１４０ｃｃのＳｉＨ4ガスを供給しながら遂行することを特徴とする請求項１７記載の半導体素子のキャパシタ製造方法。
- 前記シーディング工程は、Ｈｅガス及びＳｉＨ4ガスが１〜１．５：１の混合比を維持するように遂行することを特徴とする請求項１７記載の半導体素子のキャパシタ製造方法。
- 前記アニール工程は、５５０℃〜５７０℃の温度及び１０-7Ｔｏｒｒ〜１０-9Ｔｏｒｒの圧力で５０分〜６０分の時間で遂行することを特徴とする請求項１７記載の半導体素子のキャパシタ製造方法。
- 前記へミスぺリカルグレーン工程の遂行において、表面積が増加した下部電極物質層の洗浄は、ＮＨ 4 ＯＨ、Ｈ 2 Ｏ 2 及びＨ 2 ＯからなるＳＣ−１薬品を利用して工程を遂行することを特徴とする請求項３記載の半導体素子のキャパシタ製造方法。
- 半導体基板上に層間絶縁膜及び酸化膜が順次に積層される多層膜を形成した後、コンタクトホールが形成されるように所定の領域の前記多層膜を除去する段階と、
前記コンタクトホールを形成する多層膜の側壁に窒化膜でなるサイドウォールスペーサーを形成する段階と、
前記サイドウォールスペーサーが形成されたコンタクトホールを含む半導体基板上にキャパシタの下部電極物質層であるアモファスポリシリコン膜を形成する段階と、
前記酸化膜の所定の領域が露出されるように前記アモファスポリシリコン膜を除去する段階と、
前記アモファスポリシリコン膜の除去で露出する酸化膜をアンダーカットする段階と、
前記アンダーカットによって露出する前記アモファスポリシリコン膜の下部表面を含む表面を洗浄する段階と、
前記酸化膜のアンダーカットによって露出するアモファスポリシリコン膜の下部表面を含む表面積が増加するようにへミスぺリカルグレーン工程を遂行する段階と、
前記へミスぺリカルグレーン工程の遂行で表面積が増加されたアモファスポリシリコン膜を洗浄する段階と、
前記アモファスポリシリコン膜上に絶縁膜を形成する段階と、
を含むことを特徴とする半導体素子のキャパシタ製造方法。 - 前記アンダーカット及び前記洗浄は、お互い他の薬品が収容されるバスを利用してＨＦ及びＮＨ4Ｆが混合された薬品を利用した第１バス工程、ＮＨ 4 ＯＨ、Ｈ 2 Ｏ 2 及びＨ 2 ＯからなるＳＣ−１薬品を利用した第２バス工程及びＨＦ薬品を利用した第３バス工程をインシチュで遂行することを特徴とする請求項２４記載の半導体素子のキャパシタ製造方法。
- 前記第１バス工程は、２０℃〜３０℃の温度で９０秒〜１２０秒の時間で工程を遂行し、前記第２バス工程は６０℃〜８０℃の温度で３００秒〜６００秒の時間で工程を遂行し、前記第３バス工程は２０℃〜３０℃の温度で６０秒〜１８０秒の時間で工程を遂行することを特徴とする請求項２５記載の半導体素子のキャパシタ製造方法。
- 請求項１〜２６のいずれか一項に記載の方法により製造され、前記下部電極物質層の下部表面を含む表面が半球型で形成されることを特徴とする半導体キャパシタ。
- 前記下部電極物質層は、アモルファスポリシリコン膜であることを特徴とする請求項２７記載の半導体キャパシタ。
- 前記下部電極物質層はその厚さが７，０００Å〜１２，０００Åであることを特徴とする請求項２７記載の半導体キャパシタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1997P66287 | 1997-12-05 | ||
| KR1019970066287A KR100253094B1 (ko) | 1997-12-05 | 1997-12-05 | 반도체소자의 커패시터 제조방법 및 이에 따라 제조되는 반도체커패시터 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11177044A JPH11177044A (ja) | 1999-07-02 |
| JP3957886B2 true JP3957886B2 (ja) | 2007-08-15 |
Family
ID=19526548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20169998A Expired - Fee Related JP3957886B2 (ja) | 1997-12-05 | 1998-07-16 | 半導体素子のキャパシタ製造方法及びこれによって製造される半導体キャパシタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5981351A (ja) |
| JP (1) | JP3957886B2 (ja) |
| KR (1) | KR100253094B1 (ja) |
| TW (1) | TW395007B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6191011B1 (en) * | 1998-09-28 | 2001-02-20 | Ag Associates (Israel) Ltd. | Selective hemispherical grain silicon deposition |
| TW408447B (en) * | 1999-01-04 | 2000-10-11 | United Microelectronics Corp | The formation method of semispherical grained silicon (HSG-Si) |
| US6271086B1 (en) * | 1999-06-30 | 2001-08-07 | United Microelectronics Corp. | Method for preventing the cluster defect of HSG |
| KR100339244B1 (ko) | 1999-06-30 | 2002-05-31 | 박종섭 | 고부하저항 타입의 에스램 제조방법 |
| KR100398580B1 (ko) * | 2001-02-22 | 2003-09-19 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 제조방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5049517A (en) * | 1990-11-07 | 1991-09-17 | Micron Technology, Inc. | Method for formation of a stacked capacitor |
| US5759893A (en) * | 1996-12-05 | 1998-06-02 | Powerchip Semiconductor Corp. | Method of fabricating a rugged-crown shaped capacitor |
| US5851878A (en) * | 1997-04-01 | 1998-12-22 | United Microelectronics Corporation | Method of forming a rugged polysilicon fin structure in DRAM |
| US5759895A (en) * | 1997-10-14 | 1998-06-02 | Vanguard International Semiconductor Company | Method of fabricating a capacitor storage node having a rugged-fin surface |
| US5766995A (en) * | 1997-11-03 | 1998-06-16 | Texas Instruments - Acer Incorporated | Method for forming a DRAM cell with a ragged polysilicon crown-shaped capacitor |
-
1997
- 1997-12-05 KR KR1019970066287A patent/KR100253094B1/ko not_active IP Right Cessation
-
1998
- 1998-07-16 JP JP20169998A patent/JP3957886B2/ja not_active Expired - Fee Related
- 1998-08-03 TW TW087112757A patent/TW395007B/zh not_active IP Right Cessation
- 1998-11-03 US US09/184,856 patent/US5981351A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100253094B1 (ko) | 2000-04-15 |
| US5981351A (en) | 1999-11-09 |
| TW395007B (en) | 2000-06-21 |
| KR19990047770A (ko) | 1999-07-05 |
| JPH11177044A (ja) | 1999-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5843818A (en) | Methods of fabricating ferroelectric capacitors | |
| JP2765478B2 (ja) | 半導体装置およびその製造方法 | |
| US5561310A (en) | Storage electrode of DRAM cell | |
| JP3605219B2 (ja) | 高集積半導体装置のキャパシター製造方法 | |
| JP5208346B2 (ja) | 半導体装置及びその形成プロセス | |
| KR100533971B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| JP3172832B2 (ja) | 半導体装置のキャパシタの製造方法 | |
| JP2005032800A (ja) | 半導体装置の製造方法 | |
| JP3957886B2 (ja) | 半導体素子のキャパシタ製造方法及びこれによって製造される半導体キャパシタ | |
| US6479355B2 (en) | Method for forming landing pad | |
| KR100721579B1 (ko) | 캐패시터의 제조 방법 | |
| JP2004119978A (ja) | メモリセルのための改良されたコンタクト | |
| US6225232B1 (en) | Semiconductor processing methods, and methods of forming capacitor constructions | |
| KR100331910B1 (ko) | 반도체 장치의 제조 방법 | |
| KR100399071B1 (ko) | 캐패시터의 제조 방법 | |
| JP2000200790A (ja) | 半導体装置及びその製造方法 | |
| US7361547B2 (en) | Method for forming a capacitor for use in a semiconductor device | |
| JPH11330400A (ja) | ダイナミックｒａｍセルキャパシタの製造方法 | |
| KR100292693B1 (ko) | 캐패시터및그제조방법 | |
| KR100190187B1 (ko) | 반도체소자 제조방법 | |
| KR100507364B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| JP2004015067A (ja) | 半導体素子のキャパシタ製造方法 | |
| KR100406602B1 (ko) | 캐패시터의 스토러지 노드 전극 형성 방법 | |
| KR0158905B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| JPH0575056A (ja) | 半導体素子の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051129 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051209 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060306 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060327 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060615 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070419 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070509 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |