KR100331910B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 기판 상에 형성된 층간 절연막과, 상기 반도체 기판의 표면과 접촉하고 CVD 절연막으로 구성된 측벽을 갖는 각 접촉홀에 도전성 재료를 충전함으로써 상기 층간 절연막 내에 형성되는 접촉 플러그를 포함하는 반도체 장치의 제조 방법에 관한 것으로, 상기 반도체 기판 상에 형성된 층간 절연막에 상기 반도체 기판의 표면이 노출되도록 이방성 에칭에 의해서 홀을 형성하는 단계, 상기 각 홀의 내측 표면을 포함하는 웨이퍼의 표면 상에 CVD 절연막을 형성하는 단계, 산소 함유 분위기에서 가열하여 각 홀의 저부의 반도체 기판의 표면 부분에 열 산화막을 형성하는 열산화 단계, 각 홀의 저부의 CVD 절연막을 에치백함과 함께 상기 열산화 단계에서 형성된 열 산화막을 상기 반도체 기판의 표면이 노출되도록 제거하는 단계, 및 도전성 재료로 상기 홀을 충전하여 각 접촉 플러그를 형성하는 단계를 포함한다. 본 공정에 의해 제조된 반도체 장치는, CVD 절연막으로 이루어진 접촉 플러그부의 측벽이 기판 표면과 접촉하지 않아서, 리크 전류 발생이 억제되고, 특히 메모리 회로 영역에 있어서, 보유 특성이 우수하다.

Description

반도체 장치의 제조 방법{PROCESS FOR PRODUCTION OF SEMICONDUCTOR DEVICE}
본 발명은 미세한 접촉 플러그를 가진 반도체 장치를 제조하기 위한 공정에 관한 것이다.
근래, 반도체 장치의 미세화에 따라서, 반도체 기판 상에 형성된 확산층도 미세화되고 있다. 이러한 상황에서, 이들 미세 확산층과 전극을 전기적으로 접속시키는 접촉 플러그도 점차 미세화되고 있다.
종래, 접촉 플러그는 반도체 기판에 형성된 확산층에 달하도록 반도체 기판 상에 형성된 층간 절연막에 접촉홀을 형성하고, 도전성 재료로 각각의 접촉홀을 충전하므로써 형성되었다. 그러나, 접촉홀이 미세화됨에 따라, 홀의 내경이 1㎛ 이하인 경우에 패터닝은 매우 곤란하였다. 따라서, 일단 실질적으로 요구된 것보다 약간 큰 내경을 가진 접촉홀을 형성한 후에, 접촉홀의 내면에 CVD(화학 기상 증착)에 의해서 절연 재료(예를 들면, 실리콘 산화물)로 이루어진 측벽을 형성하여 접촉홀을 미세화하는 방법이 일반적으로 사용되고 있다.
축적 전극이 각 비트선 위에 형성되어 있는 이러한 메모리 소자에 있어서, 각 캐패시터 접촉 플러그는 비트선들 사이에 존재한다. 캐패시터 접촉 플러그와 비트선 간의 단락을 방지하기 위해서, 각 비트선의 주위를 층간 절연막의 것과는에칭 레이트가 다른 절연막으로 커버하거나, 또는 캐패시터 접촉 플러그의 형성을 위한 각 개구부(각 접촉홀)의 내측면에 절연막을 형성한 후에 도전성 재료로 각 접촉홀을 충전하는 것이 일반적으로 사용되고 있다.
이하, 미세 접촉 플러그의 형성을 위한 종래의 방법을 DRAM의 메모리 셀 영역의 적층형 캐패시터를 형성하는 경우를 예로하여 도 5 및 도 6을 참조하여 설명한다.
먼저, 도 5의 (a)에 도시된 바와 같이, 실리콘 산화막으로 이루어진 소자 분리 영역(2)이 소정의 영역에 형성된 반도체 기판(1) 상에 열산화법 등에 의해서 게이트 산화막(도시 생략)을 형성한 후에, 불순물 도입 다결정 실리콘막(5)을 전면에 형성하고 다결정 실리콘막을 패터닝하여 게이트 전극(3)을 형성한다.
이어서, 도 5의 (b)에 도시된 바와 같이, 이온 주입에 의해서 확산층(4)을 형성한 후에, 전면에 BPSG(boron-phosphorus-silica glass film) 등으로 이루어진 제1의 층간 절연막을 형성한다.
이어서, 도 5의 (c)에 도시한 바와 같이, 확산층(4)에 달하도록 비트 접촉홀(6)을 형성하고, 이어서, 도 5의 (d)에 도시한 바와 같이, 각 비트 접촉홀(6)의 내부면을 포함하는 제1의 층간 절연막(5) 상에 CVD에 의해서 절연막(7)을 형성한다. 이 CVD 절연막(7)을 도 5의 (e)에 도시된 바와 같이 에치백하여 각 측벽(8)을 형성한다.
측벽(8)이 형성된 각 비트 접촉홀(6)을 충전하여 도전성 재료로 이루어진 막을 패터닝 형성하고, 도 5의 (f)에 도시된 바와 같이 비트 접촉 플러그(9) 및 비트선(10)을 형성한다. 이어서, 전면에 BPSG 막 등으로 이루어진 제2의 층간 절연막(11)을 형성하고, 그 위에 절연막(12)을 형성한다(도 5의 (g)).
이어서, 도 6의 (a)에 도시된 바와 같이, 확산층(4)에 달하도록 캐패시터 접촉홀(13)을 형성하고, 이어서, 도 6의 (b)에 도시된 바와 같이, 절연막(12) 상 및 각 캐패시터 접촉홀(13)의 내면에 CVD에 의해서 절연막(14)을 형성한다. 이어서, CVD 절연막(14)을 도 6의 (d)에 도시된 바와 같이 에치백하여 각 측벽(15)을 형성한다.
측벽(15)이 형성된 각 캐패시터 접촉홀(13)을 충전하도록 하여 도전성 재료로 이루어진 막을 패터닝 형성하고, 도 6의 (d)에 도시된 바와 같이 각 캐패시터 접촉 플러그(16) 및 각 축적 전극(17)을 형성한다.
이어서, 캐패시터 절연막(도시 생략)을 형성한 후에, 그 위에 플레이트 전극 형성용의 불순물 도입 다결정 실리콘막(18)을 형성하여 캐패시터 구조를 형성한다. 그리고, 그 위에 제3의 층간 절연막(도시 생략)을 형성한 후에 상층 배선 등의 다른 구성(도시 생략)을 형성한다.
그러나, 상술한 종래의 구성에서는 CVD 절연막으로 구성된 각 측벽이 반도체 기판의 표면과 직접 접하고 있으므로, GR 센터(생성 재결합 센터)의 형성에 의해서 리크 전류가 발생하는 문제가 있다. 특히 메모리 회로의 캐패시터 접촉 플러그에서의 리크 전류의 발생은 반도체 장치가 점차로 미세화되어 가는 현 상태에서 충분한 용량 확보가 곤란하기 때문에 상당히 심각한 문제로 되고 있다.
본 발명의 목적은 접촉 플러그부의 리크 전류가 억제된 반도체 장치를 제조하기 위한 공정을 제공하는 것이다.
본 발명의 제1 양태는 반도체 기판 상에 형성된 층간 절연막과, 상기 반도체 기판의 표면과 접촉하고 CVD 절연막으로 구성된 측벽을 갖는 각 접촉홀에 도전성 재료를 충전함으로써 상기 층간 절연막 내에 형성되는 접촉 플러그를 포함하는 반도체 장치의 제조 방법에 있어서,
상기 반도체 기판 상에 형성된 층간 절연막에 상기 반도체 기판의 표면이 노출되도록 이방성 에칭에 의해서 홀을 형성하는 단계,
상기 각 홀의 내측 표면을 포함하는 웨이퍼의 표면 상에 CVD 절연막을 형성하는 단계,
산소 함유 분위기에서 가열하여 각 홀의 저부의 반도체 기판의 표면 부분에 열 산화막을 형성하는 열산화 단계,
각 홀의 저부의 CVD 절연막을 에치백함과 함께 상기 열산화 단계에서 형성된 열 산화막을 상기 반도체 기판의 표면이 노출되도록 제거하는 단계, 및
도전성 재료로 상기 홀을 충전하여 각 접촉 플러그를 형성하는 단계
를 포함하는 것을 특징으로 한다.
또한, 본 발명의 제2 양태는 상기한 방법에 있어서, 상기한 열산화 단계 후에, 각 홀의 내측면을 포함하는 웨이퍼의 표면 상에 실리콘 질화막을 형성하고 상기 실리콘 질화막 및 각 홀의 저부의 CVD 절연막을 에치백함과 함께 상기 열산화 단계에서 형성된 열 산화막을 상기 반도체 기판의 표면이 노출되도록 제거하는 단계를 포함하는 것을 특징으로 한다.
또, 본 발명의 제3 양태는 반도체 기판 상에 열유동성이 다른 다수의 절연막이 적층된 구조를 갖는 반도체 장치를 제조하는 방법에 있어서,
반도체 기판 상에 다수의 절연막을 적층하는 단계,
상기 다수의 절연막을 통해서 연장하도록 접촉홀을 형성하는 단계,
각 접촉홀에 측벽을 형성하는 단계, 및
상기 측벽의 형성 후에 열처리를 실시하는 단계
를 포함하는 것을 특징으로 한다.
본 발명의 제4 양태는 본 발명의 제3 특징에 따른 반도체 장치를 제조하는 방법에 있어서, 상기 접촉홀은 상기 반도체 기판의 표면이 노출되도록 형성되고, 상기 열처리는 상기 측벽과 접촉하는 반도체 기판의 표면부에 열 산화막이 형성되도록 산소 함유 분위기에서 실시되는 것을 특징으로 한다.
본 발명의 방법에 의해서 제조된 반도체 장치에 있어서, CVD 절연막으로 구성된 접촉 플러그부의 측벽은 반도체 기판의 표면과 접촉하지 않게되어 리크 전류의 발생이 억제되어 특히 메모리 회로 영역에서 보유 특성이 우수하게 된다.
본 발명의 방법에서, 접촉 플러그의 형성을 위해서 형성된 각 개구부는 깊이 방향에서 변형되지 않는다. 따라서, 각 측벽은 일정하게 형성되고 양호한 절연이 확보될 수 있다. 또한, 접촉 플러그 저부와 기판 간의 접촉이 충분하여 양호한 전기 접촉을 달성한다. 또한, 개구부를 충전하기 전에 확산층의 최적의 밀도 프로파일을 위해 행해지는 이온 주입이 용이하게 된다.
도 1은 본 발명의 공정을 설명하기 위한 단계의 단면도.
도 2는 본 발명의 공정을 설명하기 위한 단계의 단면도.
도 3은 본 발명의 공정에 의해서 형성된 캐패시터 접촉 플러그의 단면 모양을 나타내는 SEM 사진.
도 4는 참조예의 공정에 의해서 형성된 캐패시터 접촉 플러그의 단면 모양을 나타내는 SEM 사진.
도 5는 종래의 공정을 설명하기 위한 단계의 단면도.
도 6은 종래의 공정을 설명하기 위한 단계의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 소자 분리 영역
3 : 게이트 전극
4 : 확산층
5 : 다결정 실리콘막
8 : 측벽
9 : 비트 접촉 플러그
11 : 제2의 층간 절연막
12 : 절연막
이하, 바람직한 실시예를 설명하면서 본 발명을 상세히 설명한다.
제1 실시예
도 1의 (a)에 도시된 바와 같이, 반도체 기판(예를 들면, 실리콘 기판)(1) 상에 MOS 트랜지스터를 형성하고, MOS 트랜지스터 상에 층간 절연막을 형성한 구조가 제조된다. 이러한 구조는 도 5의 (g)에 도시된 상술한 구조와 동일한 방식으로 제조된다. 도 1의 (a)에서, 도면 참조 번호(2)는 소자 분리 영역이며, 도면 참조 번호(3)은 게이트 전극이고, 도면 참조 번호(4)는 확산층이고, 도면 참조 번호(5)는 제1 층간 절연막이고, 도면 참조 번호(8)는 CVD 절연막으로 구성된 측벽이며, 도면 참조 번호(9)는 비트 접촉 플러그이고, 도면 참조 번호(10)는 비트선이고, 도면 참조 번호(11)는 제2 층간 절연막이고, 도면 참조 번호(12)는 절연막을 나타낸다.
제1 및 제2 층간 절연막(5, 11)은 BPSG 막 등의 절연재로 구성되며, 약 250내지 4,000㎚ 및 200 내지 4,000㎚의 두께로 각각 CVD 등에 의해서 형성된다. 제1 및 제2 층간 절연막(5, 11)은 열 유동성을 가지며, 예를 들면, 850℃에서 약 30분간의 열처리에 의해서 평탄화된다. 제1 및 제2 층간 절연막(5, 11)은 BPSG 막으로 형성될 때에 열처리 후에 낮은 열 유동성을 보인다.
절연막(12)은 캐패시터 절연막의 형성전에 행해지는 축적 전극 상의 자연 산화막의 제거를 위한 웨트 에칭용 스토퍼로서 형성된 막이며, 약 400 내지 500㎚의 두께로 CVD 등에 의해서 NSG 막 등으로서 형성된다.
실시예1에서, 제1 및 제2 층간 절연막은 각각 300 내지 450㎚의 두께로 각각 BPSG 막으로서 형성되었다. 절연막(12)은 약 300㎚의 두께로 NSG 막으로서 형성되었다.
먼저, 도 1의 (a)에 도시된 바와 같이, 반도체 기판(예를 들면, 실리콘 기판)(1) 상에 MOS 트랜지스터를 형성하고, MOS 트랜지스터 상에 층간 절연막을 형성하는 구조가 제조된다.
이어서, 도 1의 (b)에 도시된 바와 같이, 반도체 기판의 표면이 노출되도록 확산층(4) 상에 개구부(19)가 형성된다. 이 개구부(19)는 절연막(12) 및 제1 및 제2 층간 절연막을 마스크로서 레지스트를 사용하는 이방성 에칭함으로써 형성된다. 개구부(19)의 형성 후에, 에칭에 의해서 레지스트를 제거한 후에, SPM 크리닝(유산과산화수세정: sulfuric-acid-hydrogen peroxide mixture cleaning)을 행한다.
다음으로, 도 1의 (c)에 도시된 바와 같이, 절연막(12) 및 개구부(19)의 내부 표면 상에, CVD 법에 의해, 실리콘 산화막 등으로 이루어진 CVD 절연막(14)이 약 50 내지 100nm의 두께로 형성된다. 이 경우, CVD 절연막(14)의 두께는 개구부(19)가 폐쇄되지 않도록 설정되어야 한다. CVD 절연막으로서, 실리콘 산화막뿐만 아니라 TEOSNSG (tetraethyl orthosilicate non-doped silicate glass) 막 또는 HTO(high temperature oxide) 막이 사용될 수 있다.
연속하여, 개구부(19) 저부의 반도체 기판 표면부에, 산소 함유 분위기에서 열처리에 의해 약 5 내지 10nm 두께의 열 산화막(도시되지 않음)이 형성된다. 이열 산화막의 형성은 700 내지 850℃의 온도에서 약 10 내지 60분 동안 행하는 것이 바람직하다. 산소 함유 분위기는 산소 분위기, 또는 산소를 질소, 아르곤 등의 불활성 가스에 의해 희석한 분위기일 수 있다. 보다 양호한 열 산화 조건은 780 내지 820℃에서 10 내지 30분 동안이다. 예 1에서는, 산소 분위기에서 800℃, 20분 동안 열 산화를 행하였다. 개구부의 저부 표면에는 CVD 막(14)이 형성(존재)되어 있지만, 실리콘 기판 표면에 열 산화가 발생하여, 실리콘 산화막, 즉, 열 산화막이 형성된다. 그 이유는 CVD 막(14)이 산소 투과성을 갖기 때문이다.
연속하여, 도 1의 (d)에 도시된 바와 같이, 이방성 에칭에 의해, CVD 절연막(14)을 에칭-백하여 측벽(20)을 형성하고 반도체 기판 표면의 열 산화막을 제거하여 기판 표면을 노출시킨다. 그 다음, APM 세정(암모니아 과산화수소수 혼합액 세정)을 행한다. 예 1에서는, 내경이 0.2㎛인 개구부를 형성하고 측벽 형성 이후의 내경은 0.14㎛였다.
그 다음, 측벽(20)이 형성된 개구부(캐패시터 접촉홀)를 충전하기 위해 불순물 함유 폴리실리콘 등의 도전성 재료로 막을 형성하여, 이 막을 패터닝하여, 도 1의 (e)에 도시된 바와 같이, 캐패시터 접촉 플러그(16) 및 축적 전극(17)을 형성한다.
그 다음, 캐패시터 절연막(도시되지 않음)을 형성한다. 그 위에, 플레이트 전극 형성용의 불순물 함유 폴리실리콘 막(18)을 형성하고, 도 1의 (f)에 도시된 바와 같은 캐패시터 구조를 형성한다. 그 위에, 제3 층간 절연막(도시되지 않음)을 형성한 후, 상부 배선 등의 다른 구성(도시되지 않음)을 형성한다.
본 발명의 상기 제1 실시예에서는, CVD 절연막으로 이루어진 접촉 플러그부의 측벽이 기판 표면과 직접 접촉하지 않아서, 리크 전류 발생이 억제되고 우수한 보유 특성이 얻어진다.
도 3 및 도 4를 참조하면, 본 발명의 다른 효과가 기술되어 있다. 도 3은 본 발명의 제1 실시예 (예 1)에 의해 형성된 캐패시터 접촉 플러그의 단면 형상을 도시하는 SEM 사진이다. 도 4는 CVD 절연막(14)을 형성하기 전에 열 산화를 행하여 개구부의 저부에 열 산화막을 형성한것 이외에는 예 1과 동등하게 형성된 캐패시터 접촉 플러그 (참조예)의 단면 형태를 도시하는 SEM 사진이다.
도 3 및 도 4의 비교로부터 명백한 바와 같이, 도 4 (참조예)에 도시된 접촉 플러그는, 각 접촉 플러그 중앙의 양측에 있는 비트선의 약간 상방 부분이 우측으로 경사져서 변형되어 있다. 이러한 변형은 각 셀 어레이의 단부에서 현저했다. 도 3 (예 1)에 도시된 본 공정의 접촉 플러그에서는 이러한 변형이 보이지 않는다.
참조예에서의 접촉 플러그의 변형은, 예를 들면, 열 산화 단계에서의 층간 절연막의 열 팽창에 기인하는 것으로 생각된다. 셀 어레이 단부 영역에서 변형이 현저한 것은 셀 어레이측에는 빈 공간이 존재하기 때문에 개구부의 변형이 쉽게 발생하는 것이라고 추측된다. 한편, 셀 어레이의 중앙 부근에서 변형이 작은 것은, 중앙 부근에서, 예를 들면, 층간 절연막의 팽창에 기인하는 응력이 주변으로부터 각 개구부에 거의 균일하게 인가되기 때문에 각 개구부는 변형이 작은 것이라고 추측된다. 제2 층간 절연막에 대응하는 부분에서 접촉 플러그의 변형이 큰 것은, 제1 층간 절연막, 즉, BPSG 막은 제2 층간 절연막의 형성시에 행해진 쿠엔치 하드닝(quench hardening)으로 인해 2번 쿠엔치 하드닝되어, 제1 층간 절연막이 제2 층간 절연막보다 기계적 강도가 높기 때문인 것으로 추측된다.
도 4 (참조예)에 도시된 바와 같은 접촉 플러그의 변형은 다음과 같은 문제를 야기시킨다.
제1 문제
CVD 절연막을 에치백하여 개구부 저부의 CVD 막 부분을 제거할 때, 개구부측의 CVD 절연막 부분, 즉, 개구부의 측벽도 변형된 부분에서 에칭되어, 그 결과 측벽의 두께가 불균일하게 되거나 부분적으로 손실된다. 두께가 얇거나 없는 측벽 부분에서는 절연성이 저하하고, 특히 비트선에 대한 절연 불량이 생긴다.
제2 문제
CVD 절연막을 에치백하여 개구부 저부의 CVD 막 부분을 제거할 때, 개구부의 변형에 의해 개구부 저부에 쉐도우가 발생하고 개구부 저부의 CVD 절연막 부분이 불충분하게 제거되어, 그 결과, 기판과 접촉 플러그와의 접촉 면적이 감소되어, 접촉 저항이 증가되기 쉬워 접촉 불량이 생긴다.
제3 문제
개구부 내를 세정제로 세정한 후 도전성 재료로 채운 경우, 측벽에서 두께가 얇거나 없는 부분은 세정제에 의해 층간 절연막의 부식을 야기시킬 수 있고, 비트선 등의 층간 배선에 대한 절연 불량이 생길 수 있다.
제4 문제
확산층의 농도 프로파일의 최적화를 행하기 위해, 개구부로부터 기판 표면에 이온 주입을 하는 경우, 개구부의 변형에 의해 개구부 저부에 쉐도우가 생기고 개구부 저부의 기판 표면 부분에 균일한 이온 주입이 불가능하게 되어, 그 결과, 원하는 농도의 프로파일이 얻어질 수 없다.
예 1에서는, 열 산화 단계 이후에 개구부 변형이 발생하지 않아서, 개구부 변형에 의한 상술한 문제가 발생하지 않는다. 이는 본 발명에서는, 열 산화 단계가 측벽 형성 이후에 행해지기 때문에, 측벽의 기계적 강도가 증가되고 따라서 변형이 발생하지 않는다.
다음으로, 도 2를 참조하여 본 발명의 제2 실시예에 대해 설명한다.
제2 실시예에서는, 도 1의 (c)에 도시된 바와 같은 동일한 구조를 얻기 위해, 실리콘 산화물 등으로 이루어진 CVD 절연막(14)을 형성한 다음[도 2의 (a)], 열 산화 단계를 행하고, 그 이후에, CVD 절연막(14) 상에 실리콘 질화막(31)을 CVD법에 의해 적층하고 [도 2의 (b)], 연속하여, 에칭-백을 행한다 [도 2의 (c)]. 그 결과, 측벽(32)(CVD 절연막으로 구성됨) 및 측벽(33)(실리콘 질화막(31)으로 구성됨)으로 구성된 2층 측벽이 형성된다.
예 2에서는, 실리콘 질화막을 적층하고 최종적인 개구부의 내경을 0.08㎛로 설정한 것 이외에는 예 1과 동일한 방식으로 각 접촉 플러그를 형성하였다.
실리콘 질화막이 실리콘 산화막보다는 쉽게 형성될 수 있기 때문에, 실리콘 질화막으로 구성된 측벽이 만족스럽게 형성될 수 있고, 또한, 개구부의 내경이 더 작게 만들어질 수 있다. 또한, 실리콘 질화막은 실리콘 산화막보다 화학적 내성이 높기 때문에, 개구부 내측 세정시에 층간 절연막의 부식이 거의 일어나지 않고 세정제를 다양하게 선택할 수 있어서, 그 결과, 개구부 내측을 효율적으로 그리고 용이하게 세정할 수 있다. 또한, 실리콘 질화막을 CVD 절연막 상에 적층한 후에 에칭-백을 행하기 때문에, 실리콘 질화막으로 구성된 측벽(33)이, 도 2의 (c)에 도시된 바와 같이, 반도체 기판과 직접적으로 접촉하지 않는다.
실리콘 질화막을 형성하면, 실리콘 산화물 등으로 이루어진 CVD 절연막 형성 이후 그리고 실리콘 질화막의 형성 전에 열 산화 단계를 행해야 한다. 이는 실리콘 질화막이 산소 투과율이 낮기 때문에, 따라서, 실리콘 질화막의 형성 이후에 열 산화를 행하게 되면, 개구부 저부의 기판 표면에 열 산화막을 형성하기가 어렵기 때문이다.
이상 설명으로부터 명백한 바와 같이 본 발명에서는, CVD 절연막으로 이루어진 접촉 플러그부의 측벽이 기판 표면과 접촉하지 않아서, 리크 전류 발생이 억제되고, 특히 메모리 회로 영역에 있어서, 보유 특성이 우수하다.

Claims (12)

  1. 반도체 기판 상에 형성된 층간 절연막과, 상기 반도체 기판의 표면과 접촉하고 CVD 절연막으로 구성된 측벽을 갖는 각 접촉홀에 도전성 재료를 충전함으로써 상기 층간 절연막 내에 형성되는 접촉 플러그를 포함하는 반도체 장치의 제조 방법에 있어서,
    상기 반도체 기판 상에 형성된 층간 절연막에 상기 반도체 기판의 표면이 노출되도록 이방성 에칭에 의해서 홀을 형성하는 단계,
    상기 각 홀의 내측 표면을 포함하는 웨이퍼의 표면 상에 CVD 절연막을 형성하는 단계,
    산소 함유 분위기에서 가열하여 각 홀의 저부의 반도체 기판의 표면 부분에 열 산화막을 형성하는 열산화 단계,
    각 홀의 저부의 CVD 절연막을 에치백함과 함께 상기 열산화 단계에서 형성된 열 산화막을 상기 반도체 기판의 표면이 노출되도록 제거하는 단계, 및
    도전성 재료로 상기 홀을 충전하여 각 접촉 플러그를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 CVD 절연막은 산소 투과성을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법
  3. 제1항에 있어서, 상기 CVD 절연막은 실리콘 산화물로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 층간 절연막은 접촉 플러그 및 배선을 갖는 제1 층간 절연막, 및 상기 제1 층간 절연막 상에 형성된 제2 층간 절연막을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 층간 절연막은 BPSG로 이루어진 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 열 산화 이후의 단계는,
    각 홀의 내측면을 포함하는 웨이퍼의 표면 상에 실리콘 질화막을 형성하고 상기 실리콘 질화막 및 각 홀의 저부의 CVD 절연막을 에치백함과 함께 상기 열산화 단계에서 형성된 열 산화막을 상기 반도체 기판의 표면이 노출되도록 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 반도체 기판은 실리콘 기판인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 형성된 각 접촉 플러그는 DRAM의 적층형 캐패시터의 축적전극과 접촉하는 접촉 플러그인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 반도체 기판 상에 열유동성이 다른 다수의 절연막이 적층된 구조를 갖는 반도체 장치를 제조하는 방법에 있어서,
    반도체 기판 상에 다수의 절연막을 적층하는 단계,
    상기 다수의 절연막을 통해서 연장하도록 접촉홀을 형성하는 단계,
    각 접촉홀에 측벽을 형성하는 단계, 및
    상기 측벽의 형성 후에 열처리를 실시하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 복수의 절연층중 적어도 하나는 BPSG로 이루어진 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제9항에 있어서, 상기 접촉홀은 반도체 기판 표면이 노출되도록 형성되고, 열 처리는 열 산화막이 측벽과 접촉하고 있는 반도체 기판의 표면부에 형성되도록 산소 함유 분위기에서 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서, 상기 측벽은 CVD 절연막으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
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