KR20000011641A - 반도체장치및그제조방법 - Google Patents

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Abstract

본 발명은, 반도체 기판상의 층간막에, CVD 막으로 이루어진 측벽을 갖는 콘택홀을 형성하고 그 콘택홀을 도전성 재료로 매립하여, 상기 반도체 기판의 표면과 콘택을 형성하는 반도체 장치의 제조방법에 관한 것으로서, 상기 반도체 기판의 표면을 노출시키지 않고, 이방성 에칭에 의해 상기 층간막에 개구부를 형성하는 단계, 상기 개구부의 내부 표면을 포함하는 영역상에 CVD 막을 형성하는 단계, 에치백으로 상기 개구부 바닥의 CVD 막을 제거하고, 상기 개구부 아래의 층간막을 제거하여, 반도체 기판의 표면을 노출시키는 단계, 및 상기 개구부를 도전성 재료로 매립하는 단계를 구비하는 반도체 장치의 제조방법이 제공된다. 본 발명은, 콘택부에서의 누설 전류가 잘 억제되는, 보다 구체적으로, 메모리 회로에서 우수한 홀드 특성을 갖는 반도체 장치를 제공한다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조방법, 보다 구체적으로는, 미소한 콘택을 갖는 반도체 장치 및 그 제조방법에 관한 것이다.
최근, 반도체 장치의 소형화에 따라, 반도체 기판상의 확산층 영역이 소형화되어 왔다. 이는, 그러한 미세 확산층과 전극 사이에 전기적 접속을 형성하는 콘택의 소형화로 이어져 왔다.
종래기술에서, 콘택홀은, 반도체 기판상에 형성된 층간막을 관통해 형성되어 확산층에 도달하고, 그후 도전성 재료로 채워진 콘택이 형성된다. 그러나, 콘택홀이 소형화됨에 따라, 정밀한 패터닝이 매우 어려워지고, 그 내경이 1 ㎛ 이하인 경우에는 특히 더 어렵다. 이때문에, 일반적으로 채용되는 방법에서는, 먼저 원하는 것보다 큰 콘택홀을 형성하고, 그후, CVD 법으로 그 내벽주위에 실리콘 산화물 등의 절연재료로 측벽을 형성함으로써, 콘택홀을 소형화한다.
이하, 도 7 및 도 8 을 참조하여, DRAM 의 메모리셀부내에 적층된 커패시터의 형성을 예로들어, 종래방법을 상세히 설명한다.
먼저, 도 7 (a) 에 도시된 바와 같이, 소정 영역내에 실리콘 산화막으로 소자 격리영역(2)이 형성되어 있는 반도체 기판(1)상에, 열산화법 등으로 게이트 절연막(도시 않음)을 형성한다. 그후, 도핑된 다결정 실리콘막을 상기 전체 표면상에 도포한 후, 패터닝에 의해 게이트 전극(3)을 형성한다.
다음, 도 7 (b) 에 도시된 바와 같이, 이온주입으로 확산층(4)을 형성한 후, BPSG(Boro-Phospho-Silicate Glass)막으로 이루어진 층간막(5)을 전체 표면상에 형성한다.
도 7 (c) 에 도시된 바와 같이, 확산층(4)에 도달하는 비트 콘택홀(6)을 형성하고, 이어서, 도 7 (d) 에 도시된 바와 같이, CVD 법으로 비트 콘택홀(6)의 내부 표면을 포함하여 제 1 층간막(5)의 표면상에 절연막(7)을 형성한다. 도 7 (e) 에 도시된 바와 같이, 이 CVD 막(7)을 에치백하여 측벽(8)을 형성한다.
도 7 (f) 에 도시된 바와 같이, 측벽(8)이 형성된 비트 콘택홀(6)이 도전성 재료로 매립되도록 도전성 재료를 도포하고 패터닝하여, 비트 콘택홀(9) 및 비트 라인(10)을 형성한다. 그후, BPSG 막 등으로 이루어진 제 2 층간막을 전체 표면상에 형성하고, 산화막(12)을 그 위에 형성한다(도 7 (g)).
다음, 도 8 (a) 에 도시된 바와 같이, 커패시터 콘택홀(13)을 확산층(4)에 도달하도록 형성하고, 이어서, 도 8 (b) 에 도시된 바와 같이, CVD 법으로 산화막(12)의 표면 및 커패시터 콘택홀(13)의 내부 표면상에 절연막(14)을 형성한다. 도 8 (c) 에 도시된 바와 같이, 이 CVD 막(14)을 에치백하여 측벽(15)을 형성한다.
도 8 (d) 에 도시된 바와 같이, 측벽(15)이 형성된 이 커패시터 콘택홀(13)이 도전성 재료로 매립되도록 도전성 재료를 도포하고 패터닝하여, 커패시터 콘택(16) 및 축적 전극(17)을 형성한다.
그후, 커패시터 절연막(도시 않음)을 형성한 후, 플레이트 전극의 역할을 하는 도핑된 다결정 실리콘막(18)을 그 위에 형성하여, 커패시터 구조를 완성한다. 마지막으로, 제 3 층간막을 그 위에 형성하고, 상층 배선 등의 다른 구성요소를 형성한다.
그러나, 상술된 종래구조는, CVD 막으로 형성된 측벽이 직접 기판 표면과 접촉하기 때문에, 생성-재결합 센터(GR center : Generation-Recombination center)의 형성에 의해 누설전류가 발생할 수도 있다는 문제점이 있다. 메모리 회로내 커패시터 콘택에서 누설전류가 발생하는 것은, 반도체 장치의 소형화가 진행됨에 따라, 충분한 커패시턴스를 보장하기 어려운 현 상황하에서는 특히 중대한 문제가 된다.
본 발명의 목적은, 콘택부내의 누설전류가 잘 억제된 반도체 장치, 특히, 메모리 회로내에서 우수한 홀드 특성(hold characteristic)을 갖는 반도체 장치 및 그 제조방법을 제공하는 것이다.
도 1 은 본 발명의 제 1 실시예에 따른 제조방법의 단계들을 도해하는 부분 단면도.
도 2 는 본 발명의 제 2 실시예 및 제 3 실시예에 따른 제조방법의 단계들을 도해하는 부분 단면도.
도 3 은 본 발명의 제 4 실시예에 따른 제조방법의 단계들을 도해하는 부분 단면도.
도 4 는 본 발명의 제 4 실시예에 따른 제조방법의 다른 단계들을 도해하는 부분 단면도.
도 5 는 본 발명의 제 5 실시예에 따른 제조방법의 단계들을 도해하는 부분 단면도.
도 6 은 본 발명에 따른 반도체 장치의 홀드 특성을 도시하는 다이어그램.
도 7 은 종래 반도체 장치의 제조방법의 단계들을 도해하는 부분 단면도.
도 8 은 종래 반도체 장치의 제조방법의 다른 단계들을 도해하는 부분 단면도.
*도면의 주요부분에 대한 부호의 설명*
1 : 반도체 기판
2 : 소자 격리영역
3 : 게이트 전극
4 : 확산층
5 : 제 1 층간막
6 : 비트 콘택홀
8 : 측벽
11 : 제 2 층간막
21 : 기판 보호막
121 : 에칭 스토퍼막
본 발명은, 반도체 기판상의 층간막에, CVD 막으로 이루어진 측벽을 갖는 콘택홀을 형성하고 그 콘택홀을 도전성 재료로 매립하여, 상기 반도체 기판의 표면과 콘택을 형성하는 반도체 장치의 제조방법에 관한 것으로서,
상기 반도체 기판의 표면을 노출시키지 않고, 이방성 에칭에 의해 상기 층간막에 개구부를 형성하는 단계,
상기 개구부의 내부 표면을 포함하는 영역상에 CVD 막을 형성하는 단계,
에치백으로 상기 개구부 바닥의 CVD 막을 제거하고, 상기 개구부 아래의 층간막을 제거하여, 반도체 기판의 표면을 노출시키는 단계, 및
상기 개구부를 도전성 재료로 매립하는 단계를 구비한다.
또한, 본 발명은, 반도체 기판상의 층간막에, CVD 막으로 이루어진 측벽을 갖는 콘택홀을 형성하고 그 콘택홀을 도전성 재료로 매립하여, 상기 반도체 기판의 표면과 콘택을 형성하는 반도체 장치의 제조방법에 관한 것으로서,
게이트 산화막 및 게이트 전극을 형성하고 상기 반도체 기판상에 기판 보호막을 형성한 후, 그 위에 상기 층간막을 형성하는 단계,
이방성 에칭에 의해 상기 층간막에 개구부를 형성하여, 상기 기판 보호막의 표면을 노출시키는 단계,
상기 개구부의 내부 표면을 포함하는 영역상에 CVD 막을 형성하는 단계,
에치백에 의해 상기 개구부 바닥의 CVD 막을 제거하고, 상기 개구부 아래의 상기 기판 보호막을 제거하여, 반도체 기판의 표면을 노출시키는 단계, 및
상기 개구부를 도전성 재료로 매립하는 단계를 구비한다.
또한, 본 발명은, 반도체 기판상의 층간막에, CVD 막으로 이루어진 측벽을 갖는 콘택홀을 형성하고 그 콘택홀을 도전성 재료로 매립하여, 상기 반도체 기판의 표면과 콘택을 형성하는 반도체 장치의 제조방법에 관한 것으로서,
이방성 에칭에 의해 상기 층간막에 개구부를 형성하여, 상기 반도체 기판의 표면을 노출시키는 단계,
상기 반도체 기판의 노출된 표면상에 절연막을 형성하는 단계,
상기 개구부의 내부 표면을 포함하는 영역상에 CVD 막을 형성하는 단계,
에치백에 의해 상기 개구부 바닥의 CVD 막을 제거하고, 상기 개구부 아래의 상기 절연막을 제거하여, 반도체 기판의 표면을 노출시키는 단계, 및
상기 개구부를 도전성 재료로 매립하는 단계를 구비한다.
또한, 본 발명은, 반도체 기판상의 층간막에, CVD 막으로 이루어진 측벽을 갖는 콘택홀을 형성하고 그 콘택홀을 도전성 재료로 매립하여, 상기 반도체 기판의 표면과 콘택이 형성된 반도체 장치에 관한 것으로서, 상기 반도체 장치는, 상기 측벽의 바닥부가 상기 반도체 기판의 표면과 접촉하지 않는 구조를 갖는다.
또한, 본 발명은, 반도체 기판상의 층간막에, CVD 막으로 이루어진 측벽을 갖는 콘택홀이 형성되고 그 콘택홀이 도전성 재료로 매립되어, 상기 반도체 기판의 표면과 콘택이 형성된 반도체 장치에 관한 것으로서, 상기 반도체 장치는 상기 측벽의 바닥부가 상기 반도체 기판상의 기판 보호막과는 접촉하지만 상기 반도체 기판의 표면과는 접촉하지 않는 구조를 갖는다.
본 발명의 상술된 모든 제조방법에 있어서, 상기 도전재료막이 상기 층간막상에 형성된 후, 상기 개구부의 형성이 수행될 수 있다.
본 발명은 누설 전류를 억제하고, 특히 메모리 회로에서, 우수한 홀드 특성을 제공하며, 이는, CVD 막으로 이루어진 측벽이 기판의 표면과 직접적으로 접촉하지 않는 콘택부의 구조적인 배치 때문이다.
DRAM 의 메모리셀부내의 적층 커패시터를 예로 이용하여, 본 발명의 바람직한 실시예를 이하 설명한다.
제 1 실시예
먼저 도 1 (a) 에 도시된 바와 같이, 반도체 기판(1)상에 MOS 트랜지스터가 형성되고, 그 위에 층간막이 형성된 구조를 제조한다. 이 구조는 도 7 (g) 에 도시된 상기 구조와 동일한 방법으로 제조된다. 참조번호로서, 2 는 소자 격리영역, 3 은 게이트 전극, 4 는 확산층, 5 는 제 1 층간막, 8 은 CVD 막으로 이루어진 측벽, 9 는 비트 콘택, 10 은 비트 라인, 11 은 제 2 층간막, 및 10 은 산화막을 나타낸다.
또한, 제 1 및 제 2 층간막은 각각 BPSG 등으로 이루어지며, CVD 법으로 각각, 약 250 내지 4000 nm 및 약 200 내지 4000 nm 의 두께로 형성된다. 또한, 절연막(12)은, 커패시터 절연막을 형성할 때, 축적 전극상의 자연 산화막을 제거하는 습식 에칭의 스토퍼 역할을 하도록 형성된다. 이 절연막(12)은, NSG(Non-Doped Silicate Glass)막 등을 이용하여, CVD 법 등으로 약 400 내지 500 nm 두께로 형성된다. 본 실시예에 있어서, 제 1 층간막 및 제 2 층간막 각각은 BPSG 막으로 이루어지고 300 nm 의 두께를 갖는다. 또한, 상기 절연막(12)은 NSG 막으로 이루어지고, 약 450 nm 의 두께를 갖는다.
다음, 도 1 (b) 에 도시된 바와 같이, 절연막(12)과 제 1 및 제 2 층간막을 이방성 에칭으로 제거하여, 확산층(4)위에 개구부(19)를 형성한다. 본 실시예에서, 상기 개구부의 내경은 0.35 ㎛ 이다.
상기와 같은 개구(19)를 형성할 때, 반도체 기판의 표면이 노출되기 전에 에칭을 멈추어야 한다. 이 개구(19)의 깊이 또는 개구부(19)의 바닥면과 반도체 기판의 표면 사이에 남겨진 절연막의 두께(이후 "잔류막 두께"로 칭함)에 대해서는, 다음 단계에서 형성될 측벽이 기판의 표면과 접촉하지 않고, 사실상 누설전류가 억제된다면 특별한 제한은 없다. 하지만, 층간막 두께의 정밀한 제어의 관점에서는, 이 잔류막 두께는 200 nm 이상이 바람직하다. 또한, 후술될 측벽의 형성후 기판 표면을 노출시킬 때, 에칭이 양호하게 수행될 수 있다면, 이 잔류막 두께의 최대치에도 특별한 제한이 없다. 하지만, 이 잔류막 두께의 최대치는 500 nm 이하가 바람직하며, 300 nm 이하가 더욱 바람직하다. 에칭에 있어서, 상기 개구부(19)의 깊이는, 예를 들어, 건식 에칭에서의 에칭속도 및 층간막의 두께로부터 결정된 에칭시간으로 제어될 수도 있다. 구체적인 조건들의 예는 다음과 같다. CF4: 10 - 100 sccm, 예를 들어, 30 sccm, CHF3: 10 - 100 sccm, 예를 들어, 30 sccm, 가스압 : 10 - 100 mTorr, 및 전력 : 1 - 2 kW.
다음, 도 1 (c) 에 도시된 바와 같이, 상기 개구부(19)의 내부 표면 및 산화막(12)의 표면상에, CVD 법으로 실리콘 산화물 등의 절연막(14)을 약 50 내지 150 nm 두께로 형성한다. 이 CVD 절연막(14)으로서는, TEOS(Tetra-Ethyl-Ortho-Silicate) NSG 막 또는 HTO(High-Temperature Oxide) 막이 이용될 수도 있다. 이어서, 도 1 (d) 에 도시된 바와 같이, 상기 CVD 막(14)을 이방성 에칭에 의해 에치백하여 측벽(20)을 형성하고, 그와 함께 개구부(19) 아래의 제 1 층간막 및 게이트 산화막을 에칭으로 제거하여 반도체 기판의 표면을 노출시킨다. 본 실시예에 있어서, 커패시터 콘택홀의 최종 직경은 0.2 ㎛ 로 설정된다. 구체적인 조건들의 예는 다음과 같다. CF4: 10 - 100 sccm, 예를 들어, 30 sccm, CHF3: 10 - 100 sccm, 예를 들어, 30 sccm, 가스압 : 100 - 1000 mTorr, 및 전력 : 0.5 - 2 kW.
다음, 측벽(20)이 형성되어 있는 상기 커패시터 콘택홀이 매립되도록 도핑된 다결정 실리콘 등의 도전성 재료를 도포하고 패터닝하여, 도 1 (e) 에 도시된 바와 같이, 커패시터 콘택(16) 및 축적 전극(17)을 형성한다.
이어서, 커패시터 절연막(도시 않음)을 형성한 후, 플레이트 전극의 역할을 하는 도핑된 다결정 실리콘막(18)을 그 위에 형성하여, 도 1 (f) 에 도시된 바와 같이, 커패시터 구조를 완성한다. 마지막으로, 제 3 층간막을 그 위에 형성한 후, 상층 배선과 같은 다른 구성요소들을 형성한다.
도 6 은 상기와 같이 제조된 커패시터 구조를 갖는 메모리 회로의 홀드 특성을 도시한다. Fail bit 발생수는 특정시간내에 1 M bit 내에 발생한 fail bit 의 수이다.
제 2 실시예
먼저, 도 2 (a) 에 도시된 바와 같이, MOS 트랜지스터가 형성된 반도체 기판(1)상에 NSG 막 등의 기판 보호막(21)이 50 내지 150 nm, 예를 들어 100 nm 두께로 형성되고, 그 위에 층간막이 형성된 구조를 제조한다. 이 구조는 확산층(4)을 형성한 후에 기판 보호막(21)을 형성하고, 이어서 제 1 층간막(5)을 형성한다는 것을 제외하고는, 도 7 (g) 에 도시된 상기 구조와 동일한 방식으로 제조된다. 또한, 다른 구성요소들은 제 1 실시예와 동일하다.
다음, 도 2 (b) 에 도시된 바와 같이, 확산층(4)상에 개구부(19)를 형성한다. 상기 개구부(19)는, 절연막(12)과 제 1 및 제 2 절연막을 이방성 에칭으로 제거하여, 기판 보호막(21)에 도달하도록 형성된다. 상기 에칭의 깊이는, 에칭시의 가스 검출에 의해 제어할 수 있다. 예를 들어, 제 1 층간막(5)으로서 BPSG 막을 이용하고, 기판 보호막(21)으로서 NSG 막을 이용하는 경우에는, 생성되는 가스중에 붕소(B) 및 인(P) 의 농도가 급격히 감소할 때 에칭을 멈추어야 한다.
다음, 도 2 (c) 에 도시된 바와 같이, 개구(19)의 내부 표면 및 산화막(12)의 표면상에 실리콘 산화물 등의 절연막(14)을 CVD 법으로 약 50 내지 150 nm 두께로 형성한다. 이어서, 도 2 (d) 에 도시된 바와 같이, 이방성 에칭으로 상기 CVD 막(14)을 에치백하여 측벽(20)을 형성하고, 개구부(19) 아래의 기판 보호막(21) 및 게이트 산화막을 에칭으로 제거하여 반도체 기판의 표면을 노출시킨다.
다음, 측벽(20)이 형성되어 있는 상기 커패시터 콘택홀이 매립되도록 도핑된 다결정 실리콘 등의 도전성 재료를 도포하고 패터닝하여, 도 2 (e) 에 도시된 바와 같이, 커패시터 콘택(16) 및 축적 전극(17)을 형성한다.
이어서, 커패시터 절연막(도시 않음)을 형성한 후, 플레이트 전극의 역할을 하는 도핑된 다결정 실리콘막(18)을 그 위에 형성하여, 도 2 (f) 에 도시된 바와 같이, 커패시터 구조를 완성한다. 마지막으로, 제 3 층간막을 그 위에 형성한 후, 상층 배선과 같은 다른 구성요소들을 형성한다.
제 3 실시예
먼저, 기판 보호막(21) 대신에 SiN 등의 에칭 스토퍼막을 형성한다는 것 외에는, 도 2 (a) 에 도시된 상기 제 2 실시예의 구조와 동일한 구조를 제조한다. 본 발명에서 이용된 에칭 스토퍼막으로서는, 전기적 절연재료로 이루어지고, 층간막으로 이용된 BPSG 막과 비교하여 충분히 적은 에칭속도를 갖는다면 충분하다. 따라서, SiN 외에도, 예를 들어 NSG 막 등도, 그 에칭속도가 다소 큼에도 불구하고 사용될 수 있다. 또한, 에칭 스토퍼막이 기판 보호막(21)상에 존재하는 구조가 이용될 수 있다.
제 2 실시예의 설명에 이용된 도 2 를 참조하여, 본 실시예를 이하 설명한다. 본 실시예에서는, 도 2 의 참조번호 21 을 에칭 스토퍼막(121)으로 한다.
상술된 바와 같이 도 2 (a) 에 도시된 구조를 제조한 후, 절연막(12)과 제 1 및 제 2 층간막을 이방성 에칭으로 제거하여, 도 2 (b) 에 도시된 바와 같이, 에칭 스포퍼막(121)에 도달하는 개구부(19)를 확산층(4) 위에 형성한다. 이 에칭의 깊이는 에칭 스토퍼막(121)의 위치에 의해 결정되기 때문에, 과다 에칭될 염려가 전혀 없이, 소정 깊이를 갖는 개구부(19)가 용이하게 형성된다.
다음, 도 2 (c) 에 도시된 바와 같이, 개구(19)의 내부 표면 및 산화막(12)의 표면상에 실리콘 산화물 등의 절연막(14)을 CVD 법으로 약 50 내지 150 nm 두께로 형성한다. 이어서, 도 2 (d) 에 도시된 바와 같이, 이방성 에칭으로 상기 CVD 막(14)을 에치백하여 측벽(20)을 형성하고, 개구부(19) 아래의 에칭 스토퍼막(121) 및 게이트 산화막을 에칭으로 제거하여 반도체 기판의 표면을 노출시킨다. 그후, 제 2 실시예와 동일한 방법으로 커패시터 구조를 제조한다.
제 4 실시예
먼저, 도 3 (a) 에 도시된 바와 같이, MOS 트랜지스터가 형성된 반도체 기판(1)상에 NSG 막 등의 기판 보호막(21)이 형성되고, 그 위에 층간막이 형성된 구조를 제조한다. 이 구조는, 도 2 (a) 에 도시된 제 2 실시예의 상기 구조와 동일한 방법으로 제조된다.
본 실시예에서는, 제 3 실시예에서와 같이, 기판 보호막(21)을 에칭 스토퍼막(121)으로 설정할 수도 있으며, 제 1 실시예에서와 같이, 기판 보호막이 없는 구조일 수도 있다. 절연막(12)에 대해서는, 제 1 내지 제 3 실시예의 절연막과 비교하여 얇게, 예를 들어 20 내지 30 nm 두께로 형성되는 것이 바람직하다.
다음, 도 3 (b) 에 도시된 바와 같이, 절연막(12)의 전체 표면상에, 도핑된 다결정 실리콘막(22)을 50 내지 500 nm 두께로 형성한다. 이 다결정 실리콘막(22)은, 후술될 측벽의 형성에 있어서 에치백시에 에칭 스토퍼막의역할을 하고, 또한, 축적 전극의 일부를 구성한다.
다음, 도 3 (c) 에 도시된 바와 같이, 확산층(4) 위에 개구부(19)를 형성한다. 상기 개구부(19)는, 절연막(12)과 제 1 및 제 2 층간막을 이방성 에칭으로 제거하여, 기판 보호막(21)에 도달하도록 형성된다. 이 에칭 깊이는, 에칭중에 수행되는 가스 검출을 통해 제어될 수도 있다. 기판 보호막(21)이 형성되어 있지 않은 경우 및 기판 보호막(21) 대신에 에칭 스토퍼막(121)이 형성된 경우에는, 각각 제 1 및 제 3 실시예와 동일한 방법으로 개구부(19)를 형성한다.
다음, 도 3 (d) 에 도시된 바와 같이, 개구(19)의 내부 표면 및 다결정 실리콘막(22)의 표면상에 실리콘 산화물 등의 절연막(14)을 CVD 법으로 약 50 내지 150 nm 두께로 형성한다. 이어서, 도 3 (e) 에 도시된 바와 같이, 이방성 에칭으로 상기 CVD 막(14)을 에치백하여 측벽(20)을 형성하고, 개구부(19) 아래의 기판 보호막(21) 및 게이트 산화막을 에칭으로 제거하여 반도체 기판의 표면을 노출시킨다. 상기 다결정 실리콘막(22)이 에칭 스토퍼의 역할을 하기 때문에, 절연막(12)의 표면이 과도하게 에칭될 수 없다.
다음, 측벽(20)이 형성되어 있는 상기 커패시터 콘택홀이 도핑된 다결정 실리콘 등의 도전성 재료로 매립되도록 도전성 재료를 도포하고 패터닝하여, 도 4 (a) 에 도시된 바와 같이, 커패시터 콘택(16) 및 축적 전극(17)을 형성한다. 이 패터닝에 있어서, 다결정 실리콘막(22)을 동시에 패터닝하여 축적 전극의 하부를 구성한다.
이어서, 커패시터 절연막(도시 않음)을 형성한 후, 플레이트 전극의 역할을 하는 도핑된 다결정 실리콘막(18)을 그 위에 형성하여, 도 4 (b) 에 도시된 바와 같이, 커패시터 구조를 완성한다. 마지막으로, 도 4 (c) 에 도시된 바와 같이, 제 3 층간막을 그 위에 형성한 후, 상층 배선과 같은 다른 구성요소들을 형성한다.
제 5 실시예
먼저, 도 5 (a) 에 도시된 바와 같이, 반도체 기판(1)상에 MOS 트랜지스터가 형성되고, 그 위에 층간막이 형성된 구조가 제조된다. 이 구조는, 도 1 (a) 에 도시된 제 1 실시예의 구조와 동일한 방법으로 제조된다.
다음, 도 5 (b) 에 도시된 바와 같이, 확산층(4) 위에 개구부(19)를 형성하여, 반도체 기판의 표면을 노출시킨다. 이 개구부(19)는, 절연막(12)과 제 1 및 제 2 층간막을 이방성 에칭으로 제거하여 형성된다.
이어서, 개부부(19)의 바닥부의 노출된 반도체 기판의 표면상에, 열산화법으로 열산화막(도시 않음)을 5 내지 10 nm 두께로 형성한다. 이 열산화막은, 예를 들어, 800 ℃ 의 온도, O2및 N2가스, 및 10 내지 30 분의 시간의 조건하에서 형성된다.
다음, 도 5 (c) 에 도시된 바와 같이, 개구(19)의 내부 표면 및 산화막(12)의 표면상에, 실리콘 산화물 등의 절연막(14)을 CVD 법으로 약 50 내지 150 nm 두께로 형성한다. 이어서, 도 5 (d) 에 도시된 바와 같이, 이방성 에칭으로 상기 CVD 막(14)을 에치백하여 측벽(20)을 형성하고, 기판 표면상의 열산화막을 에칭으로 제거하여 반도체 기판의 표면을 노출시킨다.
다음, 측벽(20)이 형성되어 있는 상기 커패시터 콘택홀이 도핑된 다결정 실리콘 등의 도전성 재료로 매립되도록 도전성 재료를 도포하고 패터닝하여, 도 5 (e) 에 도시된 바와 같이, 커패시터 콘택(16) 및 축적 전극(17)을 형성한다.
이어서, 커패시터 절연막(도시 않음)을 형성한 후, 플레이트 전극의 역할을 하는 도핑된 다결정 실리콘막(18)을 그 위에 형성하여, 도 5 (f) 에 도시된 바와 같이, 커패시터 구조를 완성한다. 마지막으로, 제 3 층간막을 그 위에 형성한 후, 상층 배선과 같은 다른 구성요소들을 형성한다.
본 발명에 따르면, 콘택부내의 누설전류가 잘 억제되고, 보다 구체적으로는, 메모리 회로내에서 우수한 홀드 특성(hold characteristic)을 갖는 반도체 장치 및 그 제조방법이 제공된다.

Claims (14)

  1. 반도체 기판상의 층간막에, CVD 막으로 이루어진 측벽을 갖는 콘택홀을 형성하고 그 콘택홀을 도전성 재료로 매립하여, 상기 반도체 기판의 표면과 콘택을 형성하는 반도체 장치의 제조방법으로서,
    상기 반도체 기판의 표면을 노출시키지 않고, 이방성 에칭에 의해 상기 층간막에 개구부를 형성하는 단계,
    상기 개구부의 내부 표면을 포함하는 영역상에 CVD 막을 형성하는 단계,
    에치백으로 상기 개구부 바닥의 CVD 막을 제거하고, 상기 개구부 아래의 층간막을 제거하여, 반도체 기판의 표면을 노출시키는 단계, 및
    상기 개구부를 도전성 재료로 매립하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 반도체 기판상의 층간막에, CVD 막으로 이루어진 측벽을 갖는 콘택홀을 형성하고 그 콘택홀을 도전성 재료로 매립하여, 상기 반도체 기판의 표면과 콘택을 형성하는 반도체 장치의 제조방법으로서,
    게이트 산화막 및 게이트 전극을 형성하고 상기 반도체 기판상에 기판 보호막을 형성한 후, 그 위에 상기 층간막을 형성하는 단계,
    이방성 에칭에 의해 상기 층간막에 개구부를 형성하여, 상기 기판 보호막의 표면을 노출시키는 단계,
    상기 개구부의 내부 표면을 포함하는 영역상에 CVD 막을 형성하는 단계,
    에치백에 의해 상기 개구부 바닥의 CVD 막을 제거하고, 상기 개구부 아래의 상기 기판 보호막을 제거하여, 반도체 기판의 표면을 노출시키는 단계, 및
    상기 개구부를 도전성 재료로 매립하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제 2 항에 있어서,
    상기 기판 보호막은 NSG 막이고, 상기 층간막은 BPSG 막인 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제 2 항에 있어서,
    상기 기판 보호막이 에칭 스토퍼막인 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 반도체 기판상의 층간막에, CVD 막으로 이루어진 측벽을 갖는 콘택홀을 형성하고 그 콘택홀을 도전성 재료로 매립하여, 상기 반도체 기판의 표면과 콘택을 형성하는 반도체 장치의 제조방법으로서,
    이방성 에칭에 의해 상기 층간막에 개구부를 형성하여, 상기 반도체 기판의 표면을 노출시키는 단계,
    상기 반도체 기판의 노출된 표면상에 절연막을 형성하는 단계,
    상기 개구부의 내부 표면을 포함하는 영역상에 CVD 막을 형성하는 단계,
    에치백에 의해 상기 개구부 바닥의 CVD 막을 제거하고, 상기 개구부 아래의 상기 절연막을 제거하여, 반도체 기판의 표면을 노출시키는 단계, 및
    상기 개구부를 도전성 재료로 매립하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제 5 항에 있어서,
    상기 개구부의 바닥에 형성된 상기 절연막이 열산화막인 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제 1 항에 있어서,
    상기 도전성 재료의 막이 상기 층간막상에 형성된 후, 상기 개구부가 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제 2 항에 있어서,
    상기 도전성 재료의 막이 상기 층간막상에 형성된 후, 상기 개구부가 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제 5 항에 있어서,
    상기 도전성 재료의 막이 상기 층간막상에 형성된 후, 상기 개구부가 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 반도체 기판상의 층간막에, CVD 막으로 이루어진 측벽을 갖는 콘택홀을 형성하고 그 콘택홀을 도전성 재료로 매립하여, 상기 반도체 기판의 표면과 콘택이 형성된 반도체 장치로서, 상기 측벽의 바닥부가 상기 반도체 기판의 표면과 접촉하지 않는 구조를 갖는 것을 특징으로 하는 반도체 장치.
  11. 반도체 기판상의 층간막에, CVD 막으로 이루어진 측벽을 갖는 콘택홀을 형성하고 그 콘택홀을 도전성 재료로 매립하여, 상기 반도체 기판의 표면과 콘택이 형성된 반도체 장치로서, 상기 측벽의 바닥부가 상기 반도체 기판상의 기판 보호막과는 접촉하지만 상기 반도체 기판의 표면과는 접촉하지 않는 구조를 갖는 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 기판 보호막이 열산화막인 것을 특징으로 하는 반도체 장치.
  13. 제 11 항에 있어서,
    상기 기판 보호막은 NSG 막이고 상기 층간막은 BPSG 막인 것을 특징으로 하는 반도체 장치.
  14. 제 11 항에 있어서,
    상기 기판 보호막이 에칭 스토퍼막인 것을 특징으로 하는 반도체 장치.
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