KR20060008556A - 반도체 장치의 콘택홀 형성방법 및 이를 이용한 반도체장치의 커패시터 형성방법 - Google Patents

반도체 장치의 콘택홀 형성방법 및 이를 이용한 반도체장치의 커패시터 형성방법 Download PDF

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김종규
최성길
윤국한
정상섭
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삼성전자주식회사
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Abstract

실린더 타입(cylinder type)의 스토리지 전극을 포함하는 커패시터의 형성방법에서 콘택 플러그를 포함하는 제1 절연막이 형성된 반도체 기판의 제1 절연막 상에 제2 절연막을 형성한 후, 제2 절연막의 소정 부분을 1차 식각하여 상기 콘택 플러그의 상부면을 노출시키는 개구부를 형성한다. 불순물 제거용 물질을 사용하여 상기 개구부의 내측벽 및 저면에 잔류하는 불순물을 제거하고, 상기 개구부의 내측벽을 2차 식각한다. 상기 불순물 제거 공정과 개구부 내측벽 식각 공정을 소정횟수만큼 반복 수행하여 반도체 장치의 스토리지 콘택홀을 형성한다. 실린더 구조를 갖는 스토리지전극의 저면 형태 뒤틀림 현상을 최소화하여 반도체 제조 공정의 전체적인 시간과 비용을 절감할 수 있다.

Description

반도체 장치의 콘택홀 형성방법 및 이를 이용한 반도체 장치의 커패시터 형성방법{METHOD OF FORMING A CAPACITOR IN A SEMICONDUCTOR DEVICE AND METHOD OF FORMING A CAPACITOR USING THE SAME}
도 1a 내지 도 4c는 종래기술에 의한 스토리지 전극을 형성하는 방법을 설명하기 위한 단면도, 평면도 및 저면도들이다.
도5a 내지 도 5h은 본 발명의 바람직한 실시예에 따른 반도체 장치의 커패시터 형성방법을 설명하기 위한 단면도들이다.
도 6 내지 도 9는 실험예 1, 실험예 2, 비교예 1 및 비교예 2에 의하여 형성된 실린더 구조를 갖는 스토리지 전극의 저면 형태를 나타내는 SEM 사진들이다.
<도면의 주요부분에 대한 부호의 설명>
10, 123: 식각저지막 12: 산화막
14: 마스크층 16: 개구부
18, 130: 폴리머 100: 반도체 기판
102: 소자분리막 104: 게이트산화막 패턴
106: 게이트 도전막 112: 게이트 마스크
114: 게이트 스페이서 116a, 116b: 소오스/드레인 영역
118: 층간절연막 120: 제1 콘택홀
122: 콘택패드 124: 몰드막
126: 스토리지 노드 마스크 128: 제2 콘택홀
132: 스토리지 전극 134: 유전막
136: 플레이트 전극
본 발명은 반도체 장치의 콘택홀 형성방법 및 이를 이용한 반도체 장치의 커패시터 형성방법에 관한 것으로, 보다 상세하게는 스토리지 전극을 형성하기 위한 반도체 장치의 콘택홀 형성방법 및 이를 이용한 반도체 장치의 커패시터의 형성방법에 관한 것이다.
통상적으로 DRAM(dynamic random access memory) 소자 등에 포함되는 캐패시터는 스토리지 전극(storage electrode), 유전막(dielectric layer) 및 플레이트 전극(plate electrode) 등으로 구성된다. 이와 같은 캐패시터를 포함하는 메모리 소자의 용량을 향상시키기 위해서는 캐패시터의 정전 용량, 즉 캐패시턴스(capacitance)를 증가시키는 것이 매우 중요하다. 특히, 셀 캐패시턴스의 증가는 메모리 소자의 독출능력을 향상시키고 소프트 에러율을 감소시키는 역할을 하므로 메모리 특성을 향상시키는데 크게 기여한다.
한편, 반도체 메모리 소자가 고집적화 되어감에 따라 메모리 셀의 면적은 급격히 축소되고 있다. 이러한 셀 면적의 축소에 따른 셀 커패시턴스의 감소는 DRAM 의 집적도 증가에 심각한 장애 요인이 되고 있다.
이러한 문제를 해결하기 위하여, 셀 커패시턴스를 증가시키는 방법으로 고유전율을 가지는 물질로 유전막을 형성하는 방법, 유전막을 박막화하는 방법 등이 제안되었다. 그러나, 고유전물질로 유전막을 형성하는 방법은 박막 상태에서의 누설전류가 크고 파괴전압이 작다는 문제점이 있으며, 유전막을 박막화하는 방법은 박막화에 따른 유전막의 전기적 특성 저하 및 반도체 소자의 신뢰성이 감소되는 문제점이 있다.
따라서, 커패시터 전극의 면적을 증가시켜 커패시턴스를 확보하기 위하여, 첫째, 트렌치 타입(trench type)이나 실린더 타입(cylinder type) 등과 같이 스토리지 노드(storage node)를 3차원화하여 커패시터의 유효면적을 증가시키는 방법이 제안되었으며, 둘째, 실린더 등과 같은 구조를 갖는 캐패시터의 높이를 높임으로써 커패시터의 유효면적을 증가시키는 방법이 제안되었다.
그러나, 종래기술에 따른 방법으로 제조된 실린더 구조를 갖는 스토리지 전극은 패턴의 크기가 작아지고 높이가 높아짐에 따라, 바닥부분의 모양이 원형이 아닌 불규칙적으로 뒤틀린 형태를 갖는 모양으로 변하게되었다. 이와 같은 현상은 커패시터의 높이가 높아지고, 패턴의 밀도가 높아짐에 따라 홀드 사이즈(hold size)가 작아지는 경향에 비례하여 나타나게 된다. 이는 건식 식각 공정 진행 시 높은 종횡비에 따른 마스크 및 식각저지막과의 식각 선택비를 높여야 하는 이유로 인해 폴리머를 많이 형성시키는 가스상태의 화합물을 사용해야 하는 필수불가결한 상관관계로 인해 큰 영향을 받는다. 또한 상대적으로 높은 높이와 작은 홀드 사이즈로 인해 불순물의 배출이 홀 내에서 어려워짐에 따라 이러한 경향은 심화된다. 이와 같은 이유로 스토리지 전극 바닥부의 형태의 뒤틀림이 야기된다.
도 1a 내지 도 4c는 종래기술에 의한 스토리지 전극을 형성하는 방법을 설명하기 위한 단면도, 평면도 및 저면도들이다.
도 1a 및 도 1b는 절연막 상에 마스크를 형성하는 공정단계를 나타내는 단면도 및 평면도이다. 도 1a에 도시한 바와 같이, 식각저지막(10) 및 산화막(12)이 순차적으로 형성된 반도체 기판(도시되지 않음)의 상기 산화막(12) 상에 마스크(14)를 형성한다. 도 1b를 참조하면, 상기 마스크(14)는 등방성을 갖는 원 형태의 패턴을 갖는다.
도 2a 및 도 2b는 상기 산화막을 식각하는 공정단계를 나타내는 단면도 및 평면도이며, 도 2c는 상기 산화막을 A-A' 라인을 따라 자른 경우에 있어서 그 저면의 형태를 나타내는 저면도이다.
도 2a에 도시한 바와 같이 상기 마스크층(14) 및 상기 산화막(12)을 식각하여 개구부(16)를 형성한다. 도 2b에 도시한바와 같이 마스크 패턴이 등방성을 갖는 원 형태를 가지므로, 이러한 형태가 도 2c에 도시한 바와 같이 하부로 전사되어 식각이 진행된다.
도 3a 및 도 3b는 산화막을 추가 식각하는 공정단계를 나타내는 단면도 및 평면도이며, 도 3c는 산화막을 A-A' 라인을 따라 자른 경우에 있어서 그 저면의 형태를 나타내는 저면도이다.
도 3a를 참조하면, 상술한 바와 같이 상기 산화막(12)을 식각한 후, 상기 개 구부(16)가 충분히 식각되지 않는 것을 방지하기 위해 추가적으로 산화막(12)을 식각하는 공정을 수행한다. 이러한 추가 식각 공정을 수행할 때, 식각 저지막(10)인 실리콘 질화막과의 식각선택비를 증가시키기 위하여 필수 불가결하게 폴리머가 많이 생성되는 식각가스를 건식 식각 공정을 진행하게 된다.
도 3b를 참조하면, 상술한 추가 식각 공정에서 식각저지막(10)인 실리콘 질화막이 드러나면서, 식각가스들은 실리콘 질화막에 리플렉트(reflect)되어 개구부(16)의 내측벽 하부에 흡착되거나, 또는 이러한 식각 가스들이 식각해야할 목적 물질(target material)이 부족해짐에 따라 개구부(16)의 내측벽 상부애 폴리머(18)를 형성하며 흡착하게 된다. 이와 같이 개구부(16)의 내측벽 하부 및 상부에 폴리머(18)가 다량 흡착된 상태로 추가 식각 공정이 진행되면서, 개구부(16)의 저면 크기는 점차 확장되는데, 이때 측벽에 불규칙적으로 달라붙은 폴리머(18)로 인해 저면의 모양이 하부에 전사된 상태로 계속 식각이 진행된다. 이 경우, 도 3c에 도시한 바와 같이 개구부(16) 저면 형태의 뒤틀림 현상이 발생하게 된다. 게다가, 패턴의 밀도가 증가함에 따라 홀의 크기가 작아져서 홀 내에서 생성되는 폴리머(18)가 홀 바깥으로 빠져나가는 것이 더욱 힘들에 짐에 따라 개구부(16) 바닥 형태의 뒤틀림 현상은 더욱 심화된다.
도 4a 및 도 4b는 상기 개구부에 애싱 공정을 수행하여 상기 폴리머를 제거하는 공정단계를 나타내는 단면도 및 평면도이며, 도 4c는 산화막을 A-A' 라인을 따라 자른 경우에 있어서 그 저면의 형태를 나타내는 저면도이다.
도 4a를 참조하면, 상기 개구부(16)에 애싱 공정 수행하여 상기 폴리머(도시 되지 않음)들을 제거한다. 도 4b에 도시한 바와 같이, 상기 애싱 공정에 의하여 상술한 식각 공정에서 개구부(16)의 측벽에 흡착된 폴리머들이 제거되어 마스크(14)의 패턴은 원래와 같이 등방성을 갖는 원 형태를 갖는다. 그러나 도 4c를 참조하면, 개구부(16)의 저면은 개구부 내측벽에 흡착된 폴리머들로 인하여 그 형태가 뒤틀린채로 형성된다.
극미세 페턴을 구현하기 위하여 높은 종횡비의 스토리지 전극이 요구되는 상황에서 상술한 바와 같은 개구부 바닥 형태의 뒤틀림 현상으로 인한 2 비트 에러 발생 문제는 점점 더 심각해지고 있다.
따라서 본 발명의 목적은 높은 종횡비를 갖는 캐패시터의 불량을 최소화할 수 있는 반도체 장치의 콘택홀 형성방법을 제공하는 것이다.
본 발명의 다른 목적은 상술한 반도체 장치의 콘택홀 형성방법을 이용한 반도체 장치의 커패시퍼 형성방법을 제공하는 것이다.
상기 본 발명의 목적을 달성하기 위한 반도체 장치의 콘택홀 형성방법에 있어서, 콘택 플러그를 포함하는 제1 절연막이 형성된 반도체 기판에서, 상기 제1 절연막 상에 제2 절연막을 형성한다. 상기 제1 절연막 및 상기 제2 절연막은 PE-TEOS(plasma enhanced-tetraethylorthosilicate), HDP-CVD(high density plasma-chemidal vapor deposition)산화물, PSG(phosphor silicate glass), USG(undoped silicate glass), BPSG(boro-phosphor silicate glass) 또는 SOG(spin on glass)를 포함한다. 상기 제1 절연막 형성 후, 상기 제2 절연막 형성 이전에 상기 제1 절연막 상부에 실리콘 질화물을 포함하는 식각저지막을 형성할 수도 있다. 이어서, 상기 제2 절연막의 소정 부분을 1차 식각하여 상기 콘택 플러그의 상부면을 노출시키는 개구부를 형성한다. 불순물 제거용 물질을 사용하여 상기 개구부의 내측벽 및 저면에 흡착된 불순물을 제거한다. 이 경우, 상기 불순물 제거용 물질은 산소가스, 염소가스, 질소가스, 불화탄소가스, 불화유황가스, 불활성 가스 또는 이들의 혼합가스를 포함할 수 있다. 이어서 상기 개구부의 내측벽을 2차 식각한다.
본 발명의 바람직한 실시예에 따르면, 소정 횟수만큼 불순물의 제거와 개구부 내측벽의 식각 공정을 반복적으로 수행할 수 있다. 이어서, SC-1 세정액이나 SC-1 세정액에 불화수소를 첨가한 조성물을 사용하여 개구부의 내측벽 등을 세정공정을 선택적으로 수행할 수 있다.
상기 본 발명의 다른 목적을 달성하기 위한 반도체 장치의 커패시터 형성방법에 있어서, 콘택 플러그를 포함하는 제1 절연막이 형성된 반도체 기판에서, 상기 제1 절연막 상에 식각저지막을 형성한 후, 상기 식각저지막 상에 제2 절연막을 형성한다. 이어서, 상기 식각저지막이 노출될 때까지 상기 제2 절연막의 소정 부분을 1차 식각하여 개구부를 형성한다. 상기 개구부의 내측벽을 2차 식각한 후, 불순물 제거용 물질을 사용하여 상기 개구부의 내측벽 및 저면에 잔류하는 불순물을 제거한다. 이 후, 상기 개구부 내측벽과 저면 및 상기 제2 절연막의 상부에 연속적으로 도전막을 형성하고, 상기 도전막의 소정부분을 식각하여 스토리지 전극을 형성한다. 이어서, 상기 스토리지 전극 상부에 유전막 및 플레이트 전극을 순차적으로 형 성하여 커패시터를 완성한다. 이 경우, 상기 개구부의 내측벽을 식각하는 단계와 개구부의 내측벽의 불순물을 제거하는 단계는 적어도 1회이상 반복하여 수행할 수 있다.
상술한 바와 같이 본 발명에 의하면, 후식각처리 및 식각 공정을 반복적으로 수행하여 개구부를 형성한다. 이에 따라, 실린더 구조를 갖는 스토리지전극의 저면 형태 뒤틀림 현상을 최소화하여 후속 공정에서 등방성 구조를 갖는 저면 형태를 유지하면서 커패시터를 형성할 수 있다. 결과적으로 인접한 스토리지 전극과의 쇼트(short)를 통한 2 비트 에러와 같은 불량을 효과적으로 방지할 수 있으며, 이로써 반도체 소자의 불량을 방지하여 반도체 제조 공정의 전체적인 시간과 비용을 절감할 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시예에 따른 반도체 장치의 커패시터 형성방법을 상세히 설명한다.
도 5a 내지 도 5h는 본 발명의 바람직한 실시예에 따른 반도체 장치의 커패시터 형성방법을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 셸로우 트렌지 소자 분리(shallow trench isolation; STI) 공정, 열산화(thermal oxidation) 공정, 또는 실리콘 부분 산화법(local oxidation of silicon; LOCOS) 등과 같은 소자 분리 공정을 이용하여 반도체 기판(100) 상에 산화물로 이루어진 소자분리막(102)을 형성한다. 이에 따라, 반도체 기판(100)에는 액티브 영역(101) 및 필드 영역(도시되지 않음)이 정의된다.
소자 분리막(102)이 형성된 반도체 기판(100) 상에 열산화공정이나 화학 기 상 증착(chemical vapor deposition; CVD) 공정을 이용하여 얇은 두께를 갖는 게이트 산화막(도시되지 않음)을 형성한다. 이 때, 상기 게이트 산화막은 반도체 기판(100) 중 소자 분리막(102)에 의해 정의되는 상기 액티브 영역(101)에만 형성된다. 상기 게이트 산화막은 후속하여 게이트 산화막 패턴(104)으로 패터닝 된다.
상기 게이트 산화막 상에 제1 도전막(도시되지 않음) 및 제1 마스크층(도시되지 않음)을 차례로 형성한다. 이 경우, 상기 제1 도전막 및 상기 제1 마스크층은 각기 게이트 도전막 및 게이트 마스크층에 해당된다. 상기 제1 도전막은 불순물로 도핑된 폴리실리콘으로 구성되며, 후속하여 게이트 도전막 패턴(106)으로 패터닝 된다. 본 발명의 다른 실시예에 따르면, 상기 제1 도전막은 도핑된 폴리실리콘 및 금속 실리사이드로 이루어진 폴리사이드 구조로 형성될 수 있다.
상기 제1 마스크층은 후속하여 게이트 마스크(112)로 패터닝 되며, 그 상부에 형성되는 층간 절연막(118)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 층간 절연막(118)이 실리콘 산화물과 같은 산화물로 이루어질 경우, 상기 제1 마스크층은 실리콘 질화물과 같은 질화물을 사용하여 형성된다.
상기 제1 마스크층 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 마스크층, 상기 제1 도전막 및 상기 게이트 산화막을 순차적으로 식각함으로써, 반도체 기판(100) 상에 게이트 구조물들을 형성한다. 상기 게이트 구조물은 각기 게이트 산화막 패턴(104), 게이트 도전막 패턴(106) 및 게이트 마스크(112)를 포함한다. 즉, 상기 제1 마스크층, 상기 제1 도전막 및 상기 게이트 산화막을 상기 제1 포토레지스트 패턴 을 식각 마스크로 이용하여 연속적으로 식각함으로써, 반도체 기판(100) 상에 각각 게이트 산화막 패턴(104), 게이트 도전막 패턴(106) 및 게이트 마스크(112)를 구비하는 게이트 구조물들을 형성한다. 이어서, 애싱 및 스트립 공정을 통하여 게이트 마스크(112) 상의 상기 제1 포토레지스트 패턴을 제거한다.
게이트 구조물들을 덮으면서 반도체 기판(100) 상에 실리콘 질화물과 같은 질화물로 이루어진 절연막(도시되지 않음)을 형성한 후, 상기 절연막을 이방성 식각하여 각 게이트 구조물들의 측벽에 게이트 스페이서(114)를 형성한다.
게이트 구조물들을 마스크로 이용하여 게이트 구조물들 사이로 노출되는 반도체 기판(100) 에 이온 주입 공정으로 불순물을 주입한 다음, 열처리 공정을 수행함으로써, 반도체 기판(100)에 소오스/드레인 영역에 해당하는 콘택 영역(116a, 116b)을 형성한다. 그 결과, 반도체 기판(100) 상에는 MOS(metal oxide semiconductor) 트랜지스터 구조물이 형성된다.
반도체 기판(100)의 상기 액티브 영역(101)에 형성된 게이트 구조물들은 각기 그 측벽에 형성된 게이트 스페이서(114)에 의하여 인접하는 게이트 구조물들과 서로 전기적으로 분리된다.
도 5b를 참조하면, 게이트 구조물을 덮으면서 반도체 기판(100) 상에 산화물로 이루어진 층간 절연막(118)을 형성한다. 상기 층간 절연막(118)은 BPSG(boro-phosphor silicate glass), PSG(phosphor silicate glass), USG(undoped silicate glass), SOG(spin on glass), PE-TEOS(plasma enhanced-tetraethylorthosilicate) 또는 HDP-CVD(high density plasma-chemidal vapor deposition) 산화물을 사용하여 형성한다.
화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치 백(etch-back) 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 상기 층간 절연막(118)의 상부를 식각함으로서, 층간 절연막(118)의 상면을 평탄화시킨다.
평탄화된 층간 절연막(118) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제2 포토레지스트 패턴을 식각마스크로 이용하여 층간 절연막(118)을 이방성 식각함으로써, 상기 층간 절연막(118)에 콘택영역(116a)을 노출시키는 제1 콘택홀(120)을 형성한다. 예를 들면, 산화물로 이루어진 층간 절연막(118)을 식각할 때, 질화물로 이루어진 게이트 마스크(112)에 대하여 높은 식각 선택비를 갖는 식각 가스를 사용하여 층간 절연막(118)을 식각한다. 이에 따라, 제1 콘택홀(120)이 콘택 영역(116a)을 노출시킨다.
상기 제2 포토레지스트 패턴을 애싱 및 스트립 공정을 통하여 제거한 후, 제1 콘택홀(120)을 채우면서 층간 절연막(118) 상에 제2 도전막(도시되지 않음)을 형성한다. 상기 제2 도전막을 불순물로 도핑된 폴리실리콘을 사용하여 형성한다. 또한, 상기 제2 도전막은 티타늄 질화물과 같은 금속질화물 또는 텅스텐, 알루미늄 내지 구리등과 같은 금속을 사용하여 형성할 수 있다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 평탄화된 층간 절연막(118)의 상면이 노출될 때까지 상기 제2 도전막을 식각하여 제1 콘택홀(120)들을 매립하는 콘택 패드(122)를 형성한다.
도 5c를 참조하면, 콘택패드(122)가 형성된 층간 절연막(118) 상에 식각저지막(123)을 형성한다. 식각저지막(123)은 산화물로 구성된 층간절연막(118) 및 몰드막(124)에 대하여 식각선택비를 갖는 물질을 사용하여 형성한다. 예를 들면 식각 저지막(123)은 실리콘 질화물과 같은 질화물을 사용하여 형성한다.
식각 저지막(123) 상에 스토리지 전극(도시되지 않음)을 형성하기 위한 몰드막(124)을 형성한다. 상기 몰드막(124)은 BPSG, PSG, USG, TEOS, SOG 또는 HDP-CVD 산화물을 사용하여 형성한다. 상기 몰드막(124)의 두께는 커패시터에 요구되는 커패시턴스에 따라 적절하게 조절 가능하다. 즉, 커패시터의 높이는 몰드막(124)의 두께에 의하여 주로 결정되기 때문에, 요구되는 커패시턴스를 갖는 커패시터를 형성하기 위하여 몰드막(124)의 두께를 적절하게 조절할 수 있다.
도 5c를 참조하면, 상기 몰드막(124) 상에 제2 마스크층(도시되지 않음)을 형성한다. 상기 제2 마스크층은 상기 몰드막(124)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면 상기 제2 마스크층은 폴리실리콘 또는 실리콘 질화물을 사용하여 형성한다.
상기 제2 마스크층 상에 제3 포토레지스트 패턴(도시되지 않음)을 형성한 후, 제3 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 마스크층을 식각한다. 이에 따라, 몰드막(124) 상에는 스토리지 전극을 위한 제2 콘택홀(도시되지 않음)이 형성될 영역을 정의하는 스토리지 노드 마스크(126)가 형성된다.
도 5d 및 도 5f는 제2 콘택홀을 형성하는 단계들을 설명하기 위한 단면도들이다. 본 발명의 바람직한 실시예에 따른 제2 콘택홀 형성방법을 보다 구체적으로 설명한다.
도 5d를 참조하면, 상기 제3 포토레지스트 패턴을 애싱 및 스트립 공정으로 제거한 다음, 스토리지 노드 마스크(126)를 식각 마스크로 이용하여 몰드막(124), 식각 저지막(123)을 순차적으로 식각하여 스토리지 콘택홀에 대응하는 제2 콘택홀(128)을 형성한다. 보다 구체적으로, 상기 스토리지 노드 마스크(126)를 식각 마스크로 이용하여 실리콘 질화막과 같은 식각 저지막(123)이 드러날때까지 1차 식각 공정을 수행한다. 이 경우, 종점 검출 방법(END Point Detection Method)을 이용하여 상기 식각 저지막(123)이 드러날 때까지 식각을 진행할 수 있다.
도 5e를 참조하면 상기 제2 콘택홀(128)의 낫 오픈(not open)현상을 방지하기 위하여 상기 제2 콘택홀(128)의 내벽에 2차 식각 공정을 진행한다. 이 경우, 실리콘 질화막과 같은 식각 저지막(123)이 1차 식각 공정에 의하여 식각 가스에 드러나 있는 상태이기 때문에, 1차 식각 공정에서 사용된 식각가스보다 식각저지막(123)과의 식각 선택비가 더 좋은 식각 가스를 사용하는 것이 바람직하다.
이러한 2차 식각 공정 단계에서는, 식각 가스가 식각 저지막(123)과 반응하여 제2 콘택홀(128) 내측벽 하부에 폴리머(130)들이 흡착되거나, 또는 식각 대상물이 부족해짐에 따라 식각 가스가 폴리머(130)로써 제2 콘택홀(128) 내측벽 상부에 불규칙하게 달라붙게 된다.
제2 콘택홀(128)의 내측벽 상부 및 하부에 부착되어 있는 유기성 폴리머, 금속성 폴리머, 산화성 폴리머와 같은 폴리머들(130)을 불순물 제거용 물질을 사용하 여 제거한다. 본 발명에 따라 사용가능한 불순물 제거용 물질의 예로는 산소(O2)가스, 염소(Cl2)가스, 질소(N2)가스, 불화탄소(CF4)가스, 불화유황(SF6 )가스, 불활성 가스 또는 이들의 혼합가스를 들 수 있다. 이 경우, 본 발명에 따라 사용가능한 불활성 가스의 예로는 아르곤(Ar) 가스, 제논(Xe)가스, 헬륨(He)가스 또는 이들의 혼합가스를 들 수 있다. 바람직하게 상기 불순물 제거용 물질은 플라즈마 상태를 갖는다.
도 5f를 참조하면, 제2 콘택홀 내측벽(128)에 부착된 잔류물들을 제거한 후, 상기 제2 콘택홀(128)의 내벽에 3차 식각 공정을 진행한다. 앞서의 과정에서 불순물 제거용 물질을 사용하여 제2 콘택홀(128) 내벽에 부착된 잔류물들을 제거하였기 때문에, 제2 콘택홀(128) 내측벽에 불규칙하게 달라붙은 폴리머로 인하여 제2 콘택홀(128)의 하부로 그 형태가 전사된 상태로 식각이 진행되는 것을 방지할 수 있다. 이에 따라, 스토리지 전극 저면 형태의 뒤틀림 현상이 최소화된다. 상술한 불순물 제거용 물질을 이용한 제2 콘택홀(128) 내측벽에 부착된 잔류물을 제거하는 단계와, 제2 콘택홀(128) 내벽을 식각하는 단계를 소정 횟수만큼 반복적으로 수행하여 등방성의 형태를 갖는 저면을 포함하는 스토리지 콘택홀(128)을 형성할 수 있다. 이 경우, 스토리지 콘택홀 (128)내벽의 식각 단계 및 잔류물 제거 단계에서의 수행 시간과 반복 횟수는 커패시터의 높이에 따라 각각의 조건에 맞추어 최적화하여 진행 할 수 있다.
이어서, 세정공정을 수행하여 스토리지 콘택홀(128)이 형성된 반도체 기판 (100)으로부터 자연산화막이나 폴리머 등의 이물질을 제거한다. 상기 세정공정은 탈이온수와 암모니아 수용액 또는 황산을 포함하는 세정액을 사용하여 약 5분 내지 약 20분 정도 수행하며. 이에 따라 몰드막(124)이 부분적으로 식각되어 스토리지 콘택홀(128)의 직경이 확장된다.
도 5g를 참조하면, 상기 스토리지 콘택홀의 내측벽 및 저면과 스토리지 노드 마스크의 상부에 제3 도전막(도시되지 않음)을 형성한다. 이 경우 제3 도전막은 도핑된 폴리실리콘이나 금속 등과 같은 도전성 물질을 사용하여 형성할 수 있다. 이어서, 상기 스토리지 콘택홀의 내측벽 및 저면에 형성된 제3 도전막을 제외하고 스토리지 노드막 상부에 형성된 도전막 및 몰드막을 제거하여 스토리지 전극(132)을 형성한다. 이어서 스토리지 전극 상에 유전막(134)을 형성한다.
도 5h를 참조하면, 상기 유전막(134) 상에 플레이트 전극(136)을 형성한다. 이에 따라, 반도체 기판(100) 상에 스토리지 전극(132), 유전막(134) 및 플레이트 전극(136)을 포함하는 커패시터(C)가 완성된다.
커패시터들(C) 상에 상부 배선과의 전기적 절연을 위한 추가 층간 절연막(도시되지 않음)을 형성한 다음, 상기 추가 층간 절연막 상에 상부 배선을 형성하여 반도체 장치를 완성한다.
< 실린더 구조를 갖는 스토리지 전극의 제조>
실험예 1
상술한 본 발명의 실시예에 따라 실린더 구조를 갖는 스토리지 전극을 제조 하였다. 보다 구체적으로, 약 20000Å의 두께를 갖는 몰드막을 형성한 후, 식각저지막이 노출될때까지 커패시터 형성영역을 부분적으로 식각하였다. 이어서, 개구부 내측벽을 식각하는 공정과 개구부 내측벽에 흡착된 불순물을 제거하는 단계를 각각 2회씩 반복적으로 수행하여 본 발명에 따른 스토리지 전극을 제조하였다. 이 경우 불순물을 제거용 물질로 불화탄소, 산소 및 아르곤의 혼합가스를 사용하였다.
실험예 2
약 23000Å의 두께를 갖는 몰드막을 형성한 것을 제외하고는 실험예 1과 동일한 방법을 사용하여 본 발명에 따른 실린더 구조를 갖는 스토리지 전극을 제조하였다.
비교예 1
주기적으로 후식각처리, 즉 불순물 제거용 물질을 사용하여 개구부 내측벽에 흡착된 불순물을 제거하는 단계를 수행하지 않은 것을 제외하고는 상술한 본 발명의 실시예와 동일한 방법으로 실린더 구조를 갖는 스토리지 전극을 제조하였다. 보다 구체적으로, 약 20000Å의 두께를 갖는 몰드막을 형성한 후, 식각저지막이 노출될때까지 커패시터 형성영역을 부분적으로 식각하였다. 이어서, 개구부 내측벽을 식각하는 공정을 수행하여 스토리지 전극을 제조하였다.
비교예 2
약 23000Å의 두께를 갖는 몰드막을 형성한 것을 제외하고는 비교예 1과 동일한 방법으로 실린더 구조를 갖는 스토리지 전극을 제조하였다.
도 6 내지 도 9는 각각 실험예 1, 실험예 2, 비교예 1 및 비교예 2에 의하여 형성된 실린더 구조를 갖는 스토리지 전극의 저면 형태를 나타내는 SEM 사진들이다.
도 6은 비교예 1에서 제조된 스토리지 전극의 저면 형태를 나타내는 SEM 사진이고, 도 8은 비교예 2에서 제조된 스토리지 전극의 저면 형태를 나타내는 SEM 사진이다. 도 6 및 도 7을 참조하면, 비교예 1 및 비교예 2에서 제조된 스토리지 전극의 저면 형태는 이방성을 가지며 원래의 패턴 형태와는 다르게 왜곡되어 형성되었음을 알 수 있다.
도 8은 실험예 1에서 제조된 스토리지 전극의 저면 형태를 나타내는 SEM 사진이고, 도 9는 실험예 2에서 제조된 스토리지 전극의 저면 형태를 나타내는 SEM 사진이다. 도 8 및 도 9를 참조하면, 본 발명에 따른 실험예 1 및 실험예 2에서 제조된 스토리지 전극의 저면 형태는 원래의 패턴 형태와 거의 비슷한 등방성의 원 형태를 가진다. 이로써, 본 발명에 따라 제조된 스토리지 전극은 종래 기술에 따른 스토리지 전극의 저면 형태에 비하여 확연히 개선된 저면 형태를 가짐을 확인할 수 있다.
상술한 바와 같이 본 발명에 의하면, 후식각처리 및 식각 공정을 반복적으로 수행하여 개구부를 형성한다. 이에 따라, 기존의 실린더 구조를 갖는 스토리지전극의 저면 형태 뒤틀림 현상을 최소화하여 후속의 공정에서 등방성 구조를 갖는 저면 형태를 유지하며 커패시터를 형성할 수 있다. 결과적으로 인접한 스토리지 전극과 의 쇼트(short)를 통한 2 비트 에러와 같은 불량을 효과적으로 방지할 수 있으며, 이로써 반도체 소자의 불량을 방지하여 반도체 제조 공정의 전체적인 시간과 비용을 절감할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (13)

  1. (a) 콘택 플러그를 포함하는 제1 절연막이 형성된 반도체 기판에서, 상기 제1 절연막 상에 제2 절연막을 형성하는 단계;
    (b) 상기 제2 절연막의 소정 부분을 1차 식각하여 상기 콘택 플러그의 상부면을 노출시키는 개구부를 형성하는 단계;
    (c) 불순물 제거용 물질을 사용하여 상기 개구부의 내측벽 및 저면에 잔류하는 불순물을 제거하는 단계; 및
    (d) 상기 개구부의 내측벽을 2차 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  2. 제1항에 있어서, 상기 제1 절연막 및 제2 절연막은 PE-TEOS, HDP-CVD 산화물, PSG, USG, BPSG 및 SOG로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  3. 제1항에 있어서, 상기 제1 절연막 형성 후 상기 제2 절연막 형성 이전에, 상기 제1 절연막 상에 식각저지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  4. 제3항에 있어서, 상기 식각저지막은 실리콘 질화물을 포함하는 것을 특징으 로 하는 반도체 장치의 콘택홀 형성방법.
  5. 제1항에 있어서, 상기 불순물 제거용 물질은 산소가스, 염소가스, 질소가스, 불화탄소가스, 불화유황가스, 불활성가스 또는 이들의 혼합가스인 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  6. 제5항에 있어서, 상기 불활성가스는 아르곤가스, 제논가스, 헬륨가스 또는 이들의 혼합가스인 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  7. 제1항에 있어서, 상기 불순물 제거용 물질은 플라즈마 상태를 갖는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  8. 제1항에 있어서, 상기 불순물은 산화성 폴리머, 유기성 폴리머 또는 금속성 폴리머인 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  9. 제1항에 있어서, 상기 (b)단계 이후, 상기 (c)단계 및 상기 (d)단계를 적어도 1회 이상 반복하여 수행하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  10. 제1항에 있어서, 상기 (d)단계 이후, 세정액을 사용하여 상기 개구부의 내벽 을 습식세정하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  11. 제10항에 있어서, 상기 세정액은 암모니아를 포함하는 수용액 또는 황산을 포함하는 수용액인 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  12. (a) 콘택 플러그를 포함하는 제1 절연막이 형성된 반도체 기판에서, 상기 제1 절연막 상에 식각저지막을 형성하는 단계;
    (b) 상기 식각저지막 상에 제2 절연막을 형성하는 단계;
    (c) 상기 식각저지막이 노출될 때까지 상기 제2 절연막의 소정 부분을 1차 식각하여 개구부를 형성하는 단계;
    (d) 상기 개구부의 내측벽을 2차 식각하는 단계
    (e) 불순물 제거용 물질을 사용하여 상기 개구부의 내측벽 및 저면에 잔류하는 불순물을 제거하는 단계;
    (f) 상기 개구부 내측벽과 저면 및 상기 제2 절연막의 상부에 연속적으로 도전막을 형성하는 단계;
    (g) 상기 도전막의 소정부분을 식각하여 스토리지 전극을 형성하는 단계; 및
    (h) 상기 스토리지 전극 상부에 유전막 및 플레이트 전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성방법.
  13. 제12항에 있어서, 상기 (f)단계를 수행하기 전에 상기 (d)단계 및 (e)단계를 적어도 1회 이상 반복하여 수행하는 것을 특징으로 하는 반도체 장치의 커패시터 형성방법.
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