KR100734289B1 - 내부 표면상에 보호막을 갖는 스토리지 노드 전극을구비하는 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
내부에 보이드가 없고 저 저항의 전극 구조를 갖는 고신뢰성 반도체 소자 및 그 제조 방법이 제공된다. 반도체 소자는 반도체 기판 상에 형성되고 콘택 플러그를 포함하는 층간 절연막을 포함한다. 스토리지 노드 전극은 층간 절연막 상에 형성되고 적어도 일부분이 콘택 플러그와 전기적으로 연결된 통 형태를 갖는다. 보호막은 스토리지 노드 전극의 내부 표면상에 형성되고, 적어도 질화된 금속막을 포함한다. 유전막은 적어도 보호막이 형성된 상기 스토리지 노드 전극 상에 구비된다. 그리고, 플레이트 전극은 유전막 상에 구비된다.
반도체 소자, 커패시터, 스토리지 노드 전극, 보호막, 보이드
Description
도 1은 종래 반도체 소자에서 보이드(void) 발생을 보여주는 단면 전자 현미경 사진들이고;
도 2 내지 도 9는 본 발명의 일 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하는 단면도들이고;
도 10 및 도 11은 본 발명의 다른 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하는 단면도들이고;
도 12 내지 도 16은 본 발명의 또 다른 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하는 단면도들이고;
도 17은 본 발명의 실시예들에서 보호막으로 사용되는 질화된 금속막층의 습식 케미컬에 대한 내성을 보여주는 단면 전자현미경 사진이고;
도 18은 보호막의 애싱 처리가 유전막 및 플레이트 전극의 결정성에 미치는 영향을 보여주는 X선 회절(XRD) 분석 결과를 보여주는 그래프이고; 그리고
도 19는 애싱 처리된 보호막 상의 유전막을 보여주는 단면 투과전자현미경 사진이다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 스토리지 노드 전극을 갖는 반도체 소자 및 그 제조 방법에 관한 것이다. 예를 들어, 반도체 소자는 커패시터 구조 또는 커패시터 구조를 갖는 디램 소자를 포함할 수 있다.
반도체 소자, 예컨대 디램 소자는 고집적화 되고 더불어 더욱 고용량화 되고 있다. 이에 따라, 고집적 디램 소자에 있어서, 좁은 영역 내에 많은 수의 커패시터를 배치하면서도 각각의 커패시터의 커패시턴스를 높이려는 노력이 행해지고 있다. 그 노력의 일환으로, 커패시터의 스토리지 노드 전극들의 밀도가 높아지고, 또한 스토리지 노드 전극들의 높이가 증가하고 있다.
예를 들어, 신철호 등에 의한 미국등록특허 US 6,855,597호는 실린더형 스토리지 전극을 갖는 디램 셀을 개시하고 있다. 신철호 등에 의한 디램 셀에서 유전막은 스토리지 노드 전극의 내측면뿐만 아니라 외측면 상에도 형성된다. 이에 따라, 유전막의 면적이 증가하고 커패시터의 커패시턴스가 증가된다. 스토리지 노드 전극은 도핑된 폴리실리콘으로 형성될 수 있다. 하지만, 폴리실리콘 내의 도펀트의 공핍 현상으로 인해 커패시터의 커패시턴스가 감소하는 문제가 발생할 수 있다.
이러한 커패시터의 커패시턴스의 감소 문제를 해결하기 위해, 금속막이 스토리지 노드 전극으로 사용되고 있다. 예를 들어, 금속 질화막, 예컨대 티타늄 질화막이 스토리지 노드 전극으로 사용된다. 금속 질화막은 모서리 도포성 때문에 물 리기상증착(PVD)법 보다는 화학기상증착(CVD)법에 의해 형성된다. 하지만, CVD법에 의한 금속 질화막은 다소 밀도가 낮은 주상 결정(columnar grain) 구조를 갖는다는 문제가 있다.
이러한 주상 구조의 금속 질화막은 습식 케미컬 및 산소 침투에 취약할 수 있다. 습식 케미컬이 금속 질화막을 뚫고 하부로 침투하게 되면, 하부의 절연막 및 콘택 플러그가 식각되어 보이드(void)가 생성될 수 있다. 또한, 금속 질화막 내의 산소 침투는 금속 질화막을 산화시키고, 이에 따라 금속 질화막의 저항이 증가하는 문제가 발생할 수 있다. 이러한 보이드 발생은 회로 단선을 유발하는 등 디램 소자의 신뢰성을 크게 저하시킬 수 있다.
도 1은 스토리지 노드 전극으로 사용되는 티타늄 질화막을 예로 하여 이러한 보이드 생성을 보여준다. 반도체 기판(60) 상에 절연막(70)을 개재하여 티타늄 질화막(80)이 CVD법에 의해 형성된다. 티타늄 질화막(80)은 주상 결정 구조를 갖는 것으로 관찰된다. 이어서, 티타늄 질화막(80)이 형성된 결과물을 습식 케미컬, 예를 들어 희석된 HF 용액에서 소정 시간 동안 처리한 후, 단면을 전자현미경으로 관찰하였다. 도 1에 도시된 바와 같이, 티타늄 질화막(80) 아래의 영역(B)에 절연막(70)이 식각되어 형성된 보이드가 관찰된다. 즉, 티타늄 질화막으로 형성된 스토리지 노드 전극의 바닥 방향으로 습식 케미컬이 침투하여 하부에 보이드가 형성될 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 전술한 문제점을 극복하기 위해 안출된 것으로서, 내부에 보이드가 없고 저 저항의 전극 구조를 갖는 고신뢰성 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 스토리지 노드 전극 아래의 보이드 생성을 억제하고 스토리지 노드 전극의 저항 증가를 억제할 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 반도체 소자는 반도체 기판 상에 형성되고 콘택 플러그를 포함하는 층간 절연막을 포함한다. 스토리지 노드 전극은 상기 층간 절연막 상에 형성되고 적어도 일부분이 상기 콘택 플러그와 전기적으로 연결된 통 형태를 갖는다. 보호막은 상기 스토리지 노드 전극의 내부 표면상에 형성되고, 적어도 질화된 금속막을 포함한다. 유전막은 적어도 상기 보호막이 형성된 상기 스토리지 노드 전극 상에 구비된다. 그리고, 플레이트 전극은 상기 유전막 상에 구비된다.
상기 스토리지 노드 전극은 금속 질화막을 포함하거나 또는 금속막 및 금속 질화막의 적층막을 포함할 수 있다.
상기 보호막은 상기 질화된 금속막 상의 금속 산화질화막 또는 금속 산화막 또는 이들의 적층막을 더 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 반도체 소자의 제조 방법에 의하면, 반도체 기판 상에 콘택 플러그를 포함하는 층간 절연막을 형성한다. 상기 층간 절연막 상에, 상기 콘택 플러그의 적어도 일부분을 노출 하는 스토리지 노드 전극용 홀을 포함하는 몰드 절연막을 형성한다. 상기 스토리지 노드 전극용 홀 내부에, 적어도 일부분이 상기 콘택 플러그와 전기적으로 연결된 바닥부 및 상기 바닥부로부터 상기 층간 절연막 상으로 신장하는 측벽부를 포함하는 스토리지 노드 전극을 형성한다. 상기 스토리지 노드 전극의 바닥부 및 측벽부로 한정된 내부 표면상에 질화된 금속막을 포함하는 보호막을 형성한다. 상기 보호막을 식각 마스크로 하여 상기 몰드 절연막을 제거하여, 상기 스토리지 노드 전극의 측벽부의 적어도 외측을 노출한다. 상기 보호막, 및 상기 보호막으로부터 노출된 상기 스토리지 노드 전극의 측벽부 상에 유전막을 형성한다. 그리고, 상기 유전막 상에 플레이트 전극을 형성한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따른 반도체 소자의 제조 방법에 의하면, 반도체 기판 상에, 콘택 플러그를 포함하는 층간 절연막을 형성한다. 상기 층간 절연막 상에, 상기 콘택 플러그의 적어도 일부분을 노출하는 스토리지 노드 전극용 홀을 포함하는 몰드 절연막을 형성한다. 상기 몰드 절연막이 형성된 결과물 상에 스토리지 노드 전극층을 형성한다. 상기 스토리지 노드 전극층 상에 적어도 금속막층을 포함하는 보호막층을 형성한다. 상기 보호막층 상에 마스크용 버퍼막층을 형성한다. 상기 몰드 절연막 상의 마스크용 버퍼막층을 제거하여 마스크용 버퍼막을 형성한다. 상기 마스크용 버퍼막을 식각 마스크로 하여 상기 몰드 절연막 상의 상기 보호막층 부분을 선택적으로 제거하여, 상기 스토리지 노드 전극용 홀 내부의 보호막을 형성한다. 상기 마스크용 버퍼막을 식각 마스크로 하여 상기 몰드 절연막 상의 상기 스토리지 노드 전극층 부분을 선택적으로 제거하여, 상기 스토리지 노드 전극용 홀 내부에 잔류하는 상기 스토리지 노드 전극층의 바닥부 및 측벽부를 포함하는 스토리지 노드 전극을 형성한다. 상기 몰드 절연막을 제거하여 상기 스토리지 노드 전극의 측벽부의 적어도 외측을 노출한다. 상기 마스크용 버퍼막을 제거하여 상기 스토리지 노드 전극용 홀 내부의 상기 보호막을 노출한다. 상기 스토리지 노드 전극의 노출된 부분 및 상기 보호막 상에 유전막을 형성한다. 그리고, 상기 유전막 상에 플레이트 전극을 형성한다.
상기 보호막층을 형성하는 단계는, 상기 스토리지 노드 전극층 상에 상기 금속막층을 형성하는 단계 및 상기 금속막층을 질화 처리하는 단계를 포함할 수 있다.
상기 반도체 소자의 제조 방법은 상기 보호막층 상에 절연성의 캡핑막층을 형성하는 단계, 상기 몰드 절연막 상의 상기 캡핑막층 부분을 제거하여 캡핑막을 형성하는 단계 및 상기 몰드 절연막을 제거한 후, 상기 캡핑막을 제거하는 단계를 더 포함할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
구조
본 발명의 실시예들에 따른 반도체 소자는 스토리지 노드 전극-유전막-플레이트 전극을 포함한다. 예를 들어, 반도체 소자는 커패시터 구조 또는 이러한 커패시터 구조를 포함하는 디램 소자일 수 있다.
도 9를 참조하여, 본 발명의 실시예에 따른 반도체 소자를 설명한다. 반도체 소자는 층간 절연막(110) 상의 스토리지 노드 전극(150), 유전막(165) 및 플레이트 전극(170)을 포함한다. 층간 절연막(110)은 반도체 기판 상에 형성되고, 콘택 플러그(115)를 포함한다. 스토리지 노드 전극(150)은 적어도 일부분이 콘택 플러그(115)와 전기적으로 연결된다. 스토리지 노드 전극(150)의 내부 표면 및 유전막(160) 사이에는 보호막(155)이 개재된다.
스토리지 노드 전극(150)-유전막(165)-플레이트 전극(170) 구조는 커패시터 구조를 형성할 수 있다. 반도체 소자는 이러한 커패시터 구조를 포함하는 디램 소자일 수 있다. 디램 소자는 커패시터 구조를 제어하기 위한 스위칭 소자(미도시)를 더 포함할 수 있다. 예를 들어, 반도체 기판(105) 상에는 스위칭 소자로서 트랜지스터(미도시)가 더 구비될 수 있고, 트랜지스터의 소오스 또는 드레인(미도시)이 콘택 플러그(115)를 통해서 스토리지 노드 전극(150)과 전기적으로 연결될 수 있다. 트랜지스터의 구조는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 알려진 통상의 구조일 수 있다.
보다 구체적으로 보면, 반도체 기판(105)은 실리콘, 게르마늄 또는 이들의 화합물을 포함하는 벌크 웨이퍼를 포함할 수 있고, 나아가 벌크 웨이퍼 상에 실리콘, 게르마늄 또는 이들의 화합물 에피층을 더 포함할 수 있다. 반도체 기판(105) 의 일부분은 콘택 플러그(115)와 연결될 수 있다.
층간 절연막(110)은 콘택 플러그(115)의 상부 부분을 노출할 수 있다. 콘택 플러그(115)의 수는 적절하게 선택될 수 있으며, 본 발명의 범위를 제한하지 않는다. 층간 절연막(110) 상에는 식각 정지막(120)이 더 형성될 수 있다. 식각 정지막(120)은 콘택 플러그(115)의 상부 부분의 적어도 일부분을 노출할 수 있다. 예를 들어, 층간 절연막(110)은 실리콘 산화막을 포함할 수 있고, 식각 정지막(120)은 실리콘 질화막을 포함할 수 있다. 콘택 플러그(115)는 도전성 물질, 예컨대 도핑된 폴리실리콘, 텅스텐과 같은 금속을 포함할 수 있다.
스토리지 노드 전극(150)은 층간 절연막(110) 상에 형성되고 적어도 일부분이 콘택 플러그(115)와 연결된다. 예를 들어, 스토리지 노드 전극(150)은 바닥부(150a) 및 측벽부(150b)를 포함하고, 바닥부(150a)의 적어도 일부분이 콘택 플러그(115)와 전기적으로 연결될 수 있다. 측벽부(150b)는 바닥부(150a)의 단부로부터 층간 절연막(110) 상으로 신장할 수 있다. 예컨대, 스토리지 노드 전극(150)은 바닥부(150a) 및 측벽부(150b)에 의해 내부 공간이 한정된 실린더 형태일 수 있다.
비록 도 9에서 측벽부(150b)는 층간 절연막(110) 상에 수직으로 도시되었으나, 이러한 수직 구조에 한정되지 않는다. 예를 들어, 측벽부(150b)는 층간 절연막(110) 상에 기울어진 모양을 가질 수도 있고, 단차를 갖는 계단 모양을 가질 수도 있다. 측벽부(150b)의 하단 부분은 식각 정지막(120)에 둘러싸일 수 있다. 스토리지 노드 전극(150)의 수는 반도체 소자의 용량에 따라 적절하게 선정될 수 있고, 본 발명의 범위를 제한하지 않는다. 예를 들어, 복수의 스토리지 노드 전극(150)들 이 어레이 형태로 배열될 수도 있다.
스토리지 노드 전극(150)은 하부의 금속막(143) 및 상부의 금속 질화막(146)의 적층 구조를 포함할 수 있다. 예를 들어, 금속막(143)은 티타늄막(Ti film), 탄탈륨(Ta film)막 또는 텅스텐(W film)막을 포함할 수 있고, 금속 질화막(146)은 티타늄 질화막(TiN film), 탄탈륨 질화막(TaN film) 또는 텅스텐 질화막(WN film)을 포함할 수 있다.
하지만, 본 발명의 변형된 실시예에서, 도 9에도 불구하고 스토리지 노드 전극(150)은 금속 질화막(146)으로 구성될 수도 있다. 나아가, 본 발명의 다른 변형된 실시예에서, 스토리지 노드 전극(150)은 금속 질화막(146) 및 질화된 금속막(미도시)을 포함할 수도 있다.
본 발명의 변형된 실시예에서, 도 9에도 불구하고, 스토리지 노드 전극(150)은 금속 질화막(146)만으로 구성될 수도 있다. 나아가, 본 발명의 다른 변형된 실시예에서, 스토리지 노드 전극(150)은 상부의 금속 질화막(146) 및 하부의 질화된 금속막(미도시, nitrided metal film)을 포함할 수도 있다. 질화된 금속막이란 금속막이 형성된 후 질화 처리된 것을 말한다. 예를 들어, 스토리지 노드 전극(150)의 질화된 금속막은, 금속막(143)이 질화 처리되어 형성될 수 있다.
본 발명에서, 금속 질화막 및 질화된 금속막은 그 형성 방법 및 그에 따른 구조적인 차이로 인해 서로 구분되어 사용된다. 예를 들어, 금속 질화막은 성장 단계에서 금속 질화막으로 성장된다. 따라서, 화학기상증착(CVD)법에 의해 성장된 금속 질화막은 우선 배향성(preferred orientation)이 강한 주상 결정 구조를 가질 수 있다. 하지만, 금속막, 예컨대 티타늄막은 CVD법에 의해 성장된 경우에도, 주상 결정 구조를 갖지 않거나 약한 정도의 주상 결정 구조를 가질 수 있다. 질화된 금속막은 금속막이 성장된 후 질화 처리된 것을 말한다. 질화 처리라 함은 금속막 내에 질소를 주입시키는 것을 말하며, 질화 처리에 의해 금속막의 우선 배향성이 약화되고 금속막의 밀도가 높아질 수 있다. 따라서, 질화된 금속막은 우선 방향성이 없는 임의의(random) 결정 구조를 갖고 그리고 금속 질화막보다 높은 밀도를 가질 수 있다.
이러한 임의 결정 구조 및 높은 밀도를 갖는 질화된 금속막의 특징은 도 17에서 설명된다. 이에 따르면, 스토리지 노드 전극(150)의 질화된 금속막은 측벽부(150b)의 외측이 습식 케미컬에 의해 식각되거나, 습식 케미컬이 측벽부(150b)를 관통하여 침투하는 것을 막아주는 역할을 수행할 수 있다.
보호막(155)은 스토리지 노드 전극(150)의 바닥부(150a) 및 측벽부(150b)에 의해 한정된 내부 표면상에 형성될 수 있다. 보호막(155)은 적어도 질화된 금속막(nitrided metal film)을 포함한다. 질화된 금속막이란 금속막이 형성된 후 질화 처리된 것을 말한다. 예를 들어, 질화된 금속막은 질화된 티타늄막, 질화된 탄탈륨막 또는 질화된 텅스텐막을 포함할 수 있다.
나아가, 보호막(155)은 질화된 금속막 상의 금속 산화질화막 또는 금속 산화막 또는 이들의 적층막을 더 포함할 수 있다. 금속 산화질화막 및 금속 산화막은 질화된 금속막이 산화 처리되어 형성될 수 있다. 예컨대, 질화된 금속막이 Ti(N)막 인 경우, 금속 산화질화막은 TiON막이고 금속 산화막은 TiO2일 수 있다. 금속 산화질화막 또는 금속 산화막은 후술하는 바와 같이 유전막(165)의 품질에 영향을 끼칠 수 있다.
보호막(155)은 바닥부(150b)로의 습식 케미컬 또는 산소의 침투를 막아주는 역할을 수행할 수 있다. 이에 따라, 바닥부(150b)를 침투한 습식 케미컬로 인한 층간 절연막(110) 및 콘택 플러그(115)의 식각이 방지될 수 있고, 그 결과 스토리지 노드 전극(150) 하부의 보이드 생성이 억제될 수 있다. 이러한 목적 달성을 위해, 보호막(155)의 두께는 약 50 ~ 150 Å 범위일 수 있다.
유전막(165)은 적어도 보호막(155)이 형성된 스토리지 노드 전극(150) 위에 형성된다. 예를 들어, 유전막(165)은 보호막(155), 측벽부(150b) 및 식각 정지막(120) 상에 하나의 층으로 형성될 수 있다. 예를 들어, 유전막(165)은 실리콘 산화막, 실리콘 질화막, 고유전율의 금속 산화막 또는 이들의 적층막을 포함할 수 있다. 보호막(155)이 표면에 금속 산화막을 포함하는 경우, 유전막(165)은 금속 산화막 상에 연속적으로 배치될 수 있고, 이에 따라, 유전막(165)은 높은 균일도 및 낮은 표면 조도를 가질 수 있다.
플레이트 전극(170)은 유전막(165) 상에 형성된다. 예를 들어, 플레이트 전극(170)은 폴리실리콘막, 실리콘-게르마늄막(SiGe film), 금속막 또는 금속 질화막을 포함할 수 있다. 플레이트 전극(170) 및 스토리지 노드 전극(150)이 모두 금속으로 형성된 경우, 반도체 소자는 금속-유전막-금속(MIM) 커패시터 구조를 포함하 게 된다.
제조 방법
이제, 도 2 내지 도 9를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명한다.
도 2를 참조하면, 반도체 기판(105) 상에 층간 절연막(110)이 형성된다. 층간 절연막(110)은 그 내부에 콘택 플러그(115)를 포함할 수 있다. 콘택 플러그(115)는 층간 절연막(110)을 관통하여 형성될 수 있다. 층간 절연막(110) 상에는 식각 정지막층(120')이 형성될 수 있다. 예를 들어, 층간 절연막(110)은 실리콘 산화막을 포함할 수 있고, 식각 정지막층(120')은 실리콘 질화막층을 포함할 수 있다. 콘택 플러그(115)들은 도전성 물질, 예컨대 도핑된 폴리실리콘막, 금속막, 금속 실리사이드 또는 이들의 적층막을 포함할 수 있다.
반도체 기판(105) 내에 또는 반도체 기판(105)과 층간 절연막(110)의 사이에는 다른 구조물이 더 개재될 수 있음은 자명하다. 예를 들어, 디램 소자의 경우, 반도체 기판(105) 상에 스위칭 소자, 예컨대 통상적인 복수의 트랜지스터(미도시)들이 형성될 수 있다.
도 3을 참조하면, 층간 절연막(110) 상에 스토리지 노드용 홀(135)을 포함하는 몰드 절연막(130)을 형성한다. 보다 구체적으로 보면, 식각 정지막층(도 2의 120') 상에 몰드 절연막층(미도시)을 형성한다. 이어서, 몰드 절연막층 및 식각 정지막층(120')의 소정 부분을 식각하여, 콘택 플러그(115)의 상부의 적어도 일부분을 노출하는 스토리지 노드용 홀(135)을 형성할 수 있다. 몰드 절연막(130)은 실리 콘 산화막을 포함할 수 있다.
도 4를 참조하면, 스토리지 노드용 홀(135)이 형성된 결과물 전면 상에 스토리지 노드 전극층(150')을 형성한다. 예를 들어, 스토리지 노드 전극층(150')은 금속막층(143') 및 금속 질화막층(146')의 적층 구조를 포함할 수 있다. 예컨대, 금속막층(143')은 예컨대, Ti층, Ta층 또는 W층을 포함할 수 있고, 금속 질화막층(146')은 TiN층, TaN층 또는 WN층을 포함할 수 있다. 스토리지 노드 전극층(150')은 모서리 도포성이 우수한 물질막 증착법, 예컨대 CVD법을 이용하여 형성될 수 있다.
본 발명의 변형된 실시예에서, 금속막층(143')은 증착 후, 질화 처리될 수도 있다. 질화 처리라 함은, 금속막층(143') 내에 질소를 주입시키는 처리, 예컨대 금속막층(143')을 질소 함유 기체 분위기, 예컨대 질소 또는 암모니아 분위기 속에서 열처리하는 것이 될 수 있다. 이에 따라, 질화된 금속막층(143')은 높은 밀도를 갖고 또한 주상 구조가 아닌 임의의 결정 방향을 가질 수 있다. 본 발명의 다른 변형된 실시예에서, 스토리지 노드 전극층(150')은 금속 질화막층(146')만으로 구성될 수도 있다.
도 5를 참조하면, 스토리지 노드 전극층(150') 상에 질화된 금속막층을 포함하는 보호막층(155')을 형성한다. 예를 들어, 질화된 금속막층은 질화된 Ti층, 질화된 Ta층 또는 질화된 W층을 포함할 수 있다. 예를 들어, 모서리 도포성이 우수한 물질막 증착법, 예컨대 CVD법을 이용하여 금속막층이 증착되고, 이어서 금속막층이 질화 처리되어 보호막층(155')이 형성될 수 있다. 보다 구체적인 예로, 금속막층의 증착 및 질화 처리는 동일한 CVD 장치에서 인-시츄(in-situ)로 연속하여 수행될 수 있다. 보호막층(155')의 질화된 금속막층은 스토리지 노드 전극층(150')의 질화된 금속막층과 실질적으로 동일한 물질일 수 있다.
도 6을 참조하면, 보호막층(155') 상에 마스크용 절연막층(160')이 형성될 수 있다. 예를 들어, 마스크용 절연막층(160')은 실리콘 산화막을 포함하고, 스토리지 노드 전극용 홀(135)을 매립하도록 형성될 수 있다. 마스크용 절연막층(160')은 CVD법 또는 ALD(atomic layer deposition)법을 이용하여 형성될 수 있다. 하지만, 본 발명의 변형된 실시예에서, 마스크용 절연막층(160')은 생략될 수도 있다.
도 7을 참조하면, 몰드 절연막(130) 상의 마스크용 절연막층(도 6의 160'), 보호막층(도 6의 155') 및 스토리지 노드 전극층(도 6의 150')을 제거하여, 마스크용 절연막(160), 보호막(155) 및 스토리지 노드 전극(150)을 각각 형성한다. 스토리지 노드 전극(150)은 스토리지 노드 전극용 홀(135) 내부의 바닥부(150a) 및 측벽부(150b)를 포함하고, 바닥부(150a)는 적어도 일부분이 콘택 플러그(115)와 전기적으로 연결된다. 보호막(155)은 스토리지 노드 전극용 홀(135) 내부 표면상에 형성되고, 마스크용 절연막(160)은 보호막(155) 상에 형성된다.
마스크용 절연막(160)은 상기 제거 단계에서 스토리지 노드 전극용 홀(135) 내부의 스토리지 노드 전극(150) 및 보호막(155)이 식각되는 것을 막아주는 식각 마스크의 역할을 수행할 수 있다. 예를 들어, 상기 제거 단계는 에치백(etch-back) 또는 화학적기계적평탄화(CMP)법을 이용하여 수행될 수 있다. 특히, 에치백 단계에서 식각 기체가 스토리지 노드 전극용 홀(135) 내부로 침투하는 것이 마스크용 절 연막(160)에 의해 방지될 수 있다. 한편, 마스크용 절연막(160)이 생략된 본 발명의 변형된 실시예에서는, CMP법에 의해 상기 제거 단계가 수행될 수도 있다.
도 8을 참조하면, 보호막(155)을 식각 마스크로 하여, 마스크용 절연막(도 7의 160) 및 몰드 절연막(도 7의 130)을 제거한다. 이에 따라, 스토리지 노드 전극(150)의 내부 및 측벽부(150b)의 외측이 노출될 수 있다. 예를 들어, 제거 단계는 습식 케미컬, 예컨대 희석된 HF 용액, BOE(buffered oxide etchant), 또는 이들의 혼합 용액을 이용한 습식 방법을 이용하여 수행될 수 있다. 제거 단계에서, 스토리지 노드 전극(150) 내부의 마스크용 절연막(160)은 몰드 절연막(130)보다 부피가 작기 때문에 빠르게 제거될 수 있다.
보호막(155)은 빠르게 제거된 마스크용 절연막(160) 아래의 바닥부(150a)를 통해 하부의 금속 플러그(115) 및 층간 절연막(110) 내로 습식 케미컬이 침투하는 것을 막아줄 수 있다. 특히, 바닥부(150a)의 금속 질화막(146)의 주상 방향, 즉 반도체 기판(105)의 수직 방향은 습식 케미컬의 침투에 매우 취약하나, 보호막(155)은 주상 구조를 갖지 않기 때문에 습식 케미컬의 침투를 효과적으로 막을 수 있다.
본 발명의 변형된 실시예에서, 이어서, 스토리지 노드 전극(150) 및 보호막(155)이 애싱(ashing) 처리되어, 스토리지 노드 전극(150) 및 보호막(155) 표면이 산화될 수 있다. 이에 따라, 노출된 측벽부(150b)의 금속막(143)의 표면이 산화되고, 보호막(155)의 질화된 금속막의 표면이 산화될 수 있다. 하지만, 보호막(155)은 금속 질화막(146)이 산화되는 것을 막아주고, 이에 따라 스토리지 노드 전극(150)의 저항 증가를 막아준다. 또한, 애싱 처리에 의해 질화된 금속막의 표면에 금속 산화질화막 및/또는 금속 산화막이 더 형성될 수 있다. 예를 들어, 애싱 처리는 산소 기체를 이용하여 50 ~ 300초 동안 진행될 수 있다.
도 9를 참조하면, 보호막(155) 및 보호막(155)으로부터 노출된 측벽부(150b) 상에 유전막(165)이 형성된다. 예를 들어, 유전막(165)은 도 8의 결과물 전면 상에 하나의 층으로 형성될 수 있다. 유전막(165)은 통상의 물질막 증착법을 통하여 형성될 수 있으며, 실리콘 산화막, 실리콘 질화막, 고유전율 금속 산화막 또는 이들의 적층막을 포함할 수 있다. 유전막(165) 상에는 플레이트 전극(170)이 형성된다. 플레이트 전극(170)은 통상의 물질막 증착법을 이용하여 형성될 수 있다.
본 발명의 변형된 실시예에서, 유전막(165)은 애싱 처리된 보호막(155) 상에 형성될 수 있다. 이 경우, 유전막(165)은 높은 성장 속도를 갖고 또한 낮은 표면 거칠기(surface roughness)를 가질 수 있다. 왜냐하면, 유전막(165)이 보호막(155)의 표면 금속 산화막 상에서 연속적으로 성장하기 때문이다. 이러한, 유전막(165)의 성장 속도의 증가는 생산성 향상에 이바지할 수 있고, 낮은 표면 거칠기는 신뢰성 향상에 기여할 수 있다.
도 10 내지 도 11을 참조하여 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법이 설명된다. 다른 실시예는 전술한 일 실시예의 변형된 예일 수 있다. 따라서, 다른 실시예의 일부 단계들은 일 실시예를 참조할 수 있고, 중복된 부분에 대한 설명은 생략된다. 두 실시예들에서 동일한 참조 부호는 동일 또는 유사한 구성 요소를 나타낼 수 있다.
스토리지 노드 전극층(150') 및 보호막층(155')의 형성 단계까지는 일 실시 예의 도 2 내지 도 5를 참조할 수 있다.
도 10을 참조하면, 보호막층(155') 상에 캡핑막층(157')이 형성된다. 예를 들어, 캡핑막층(157')은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 캡핑막층(157')은 통상의 물질막 증착법, 예컨대 CVD법에 의해 형성될 수 있다. 이어서, 캡핑막층(157') 상에 마스크용 절연막층(160')이 형성된다.
도 11을 참조하면, 몰드 절연막(130) 상의 마스크용 절연막층(도 10의 160'), 캡핑막층(도 10의 157'), 보호막층(도 10의 155') 및 스토리지 노드 전극층(도 10의 150')을 제거하여, 마스크용 절연막(160), 캡핑막(157), 보호막(155) 및 스토리지 노드 전극(150)을 각각 형성한다. 상기 제거 단계는 도 7의 설명을 참조할 수 있다.
이어서, 일 실시예의 도 8을 참조하여, 보호막(155)을 식각 마스크로 하여, 몰드 절연막(130) 및 마스크용 절연막(160)이 제거될 수 있다. 캡핑막(도 11의 157)은 이 제거 단계에서 마스크용 절연막(160)과 함께 제거될 수 있다. 캡핑막(157)은 실리콘 산화막을 포함하는 몰드 절연막(130) 및 마스크용 절연막(160)에 비해 매우 낮은 속도로 식각될 것이다. 이에 따라, 캡핑막(157)은 보호막(155)이 마스크용 절연막(160)을 제거하기 위한 습식 케미컬에 노출되는 시간을 늦춰줄 수 있고, 그 결과, 바닥부(150a)를 통한 습식 케미컬의 침투를 방지하는 데 도움을 줄 수 있다.
하지만, 본 발명의 변형된 실시예에서, 캡핑막(157)을 제거하기 위한 식각 단계가 부가될 수 있다. 예를 들어, 캡핑막(157)을 제거하기 위해 인산 용액을 이 용한 습식 식각이 부가될 수 있다.
본 발명의 다른 변형된 실시예에서, 노출된 스토리지 노드 전극(150) 및 보호막(155)의 표면을 애싱(ashing) 처리하는 단계가 부가될 수 있고, 이에 따라 스토리지 노드 전극(150) 및 보호막(155) 표면이 산화될 수 있다. 즉, 노출된 측벽부(150b)의 금속막(143)의 표면이 산화되고, 보호막(155)의 질화된 금속막의 표면이 산화될 수 있다. 또한, 애싱 처리에 의해 질화된 금속막의 표면에 금속 산화질화막 및/또는 금속 산화막이 더 형성될 수 있다. 예를 들어, 애싱 처리는 산소 기체를 이용하여 10 ~ 50초의 짧은 시간 동안 진행될 수 있다.
이어서, 일 실시예의 도 9를 참조하여, 유전막(165) 및 플레이트 전극(170)이 형성될 수 있다.
도 12 내지 도 16을 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법이 설명된다. 또 다른 실시예는 일 실시예 및 다른 실시예의 변형된 예일 수 있다. 따라서, 또 다른 실시예의 일부 단계들은 일 실시예 및 다른 실시예를 참조할 수 있고, 중복된 부분에 대한 설명은 생략된다. 실시예들에서 동일한 참조 부호는 동일 또는 유사한 구성 요소를 나타낼 수 있다.
보호막층(155') 및 캡핑막층(157')의 형성 단계까지는 일 실시예의 도 2 내지 도 5를 참조할 수 있다.
도 12를 참조하면, 캡핑막층(157') 상에 마스크용 포토레지스트층(260')이 형성된다. 예를 들어, 마스크용 포토레지스트층(260')은 스핀 코팅법을 이용하여 형성될 수 있다.
도 13을 참조하면, 마스크용 포토레지스트층(도 12의 260')을 패터닝하여 마스크용 포토레지스트막(260)이 형성된다. 예를 들어, 에너지 및 도즈를 조절하여 스토리지 노드 전극용 홀(135) 내부의 마스크용 포토레지스트층(260')에 대해서 선택적으로 몰드 절연막(130) 상의 마스크용 포토레지스트층(260')을 노광한다. 이어서, 몰드 절연막(130) 상의 노광된 포토레지스트층(260')을 제거한다.
도 14를 참조하면, 마스크용 포토레지스트막(260)을 식각 마스크로 하여, 몰드 절연막(130) 상의 캡핑막층(도 13의 157'), 보호막층(도 13의 155') 및 스토리지 노드 전극층(도 13의 150')을 제거하여, 캡핑막(157), 보호막(155) 및 스토리지 노드 전극(150)을 각각 형성한다. 제거 단계는 일 실시예의 도 7을 참조할 수 있다.
도 15를 참조하면, 마스크용 포토레지스트막(260)을 제거한다. 예를 들어, 이 제거 단계는 애싱 처리를 이용하여 수행될 수 있다. 애싱 단계에서, 보호막(155)의 표면이 산화될 수 있다. 하지만, 보호막(155) 아래의 금속 절연막(146)의 산화는 보호막(155)에 의해 억제될 수 있다. 이 경우, 몰드 절연막(130)이 스토리지 노드 전극(150)을 지지하고 있기 때문에, 애싱 처리에 의해 스토리지 노드 전극(150)이 쓰러지는 현상이 방지될 수 있다.
도 16을 참조하면, 보호막(155)을 식각 마스크로 하여, 몰드 절연막(130)이 제거된다. 보호막(155)은 습식 케미컬이 바닥부(150a)를 침투하는 것을 막아줄 수 있다. 이러한 제거 단계는 도 8의 설명을 참조할 수 있다. 캡핑막(도 15의 157)은 이 제거 단계에서 마스크용 절연막(160)과 함께 제거될 수 있다. 캡핑막(157)은 실 리콘 산화막을 포함하는 몰드 절연막(130) 및 마스크용 절연막(160)에 비해 매우 낮은 속도로 식각될 것이다. 이에 따라, 캡핑막(157)은 보호막(155)이 마스크용 절연막(160)을 제거하기 위한 습식 케미컬에 노출되는 시간을 늦춰줄 수 있고, 그 결과, 바닥부(150a)를 통한 습식 케미컬의 침투를 방지하는 데 도움을 줄 수 있다.
하지만, 본 발명의 변형된 실시예에서, 캡핑막(157)을 제거하기 위한 식각 단계가 부가될 수 있다. 예를 들어, 캡핑막(157)을 제거하기 위해 인산 용액을 이용한 습식 식각이 부가될 수 있다.
본 발명의 다른 변형된 실시예에서, 노출된 스토리지 노드 전극(150) 및 보호막(155)의 표면을 애싱(ashing) 처리하는 단계가 더 부가될 수 있고, 이에 따라 스토리지 노드 전극(150) 및 보호막(155) 표면이 산화될 수 있다. 즉, 노출된 측벽부(150b)의 금속막(143)의 표면이 산화되고, 보호막(155)의 질화된 금속막의 표면이 산화될 수 있다. 또한, 애싱 처리에 의해 질화된 금속막의 표면에 금속 산화질화막 및/또는 금속 산화막이 더 형성될 수 있다. 예를 들어, 애싱 처리는 산소 기체를 이용하여 10 ~ 50초의 짧은 시간 동안 진행될 수 있다.
이어서, 일 실시예의 도 9를 참조하여, 유전막(165) 및 플레이트 전극(170)이 형성될 수 있다.
본 발명의 다른 변형된 실시예에서, 도 15 및 도 16에 도시된 것과는 달리, 몰드 절연막(130)이 먼저 제거되고, 이후 마스크용 포토레지스트막(260)이 제거될 수도 있다. 즉, 마스크용 포토레지스트막(260)을 식각 마스크로 하여, 몰드 절연막(130)을 제거하고, 이후 100 ~ 500 초의 애싱 처리를 통해 마스크용 포토레지스트 막(260)을 제거할 수 있다. 이 경우, 마스크용 포토레지스트막(260)은 스토리지 노드 전극(150)의 내부로 습식 케미컬이 침투하는 것을 막아줄 수 있다. 따라서, 캡핑막(157)이 생략될 수도 있다. 또한, 마스크용 포토레지스트막(260)의 제거를 위한 애싱 처리 단계에서 보호막(150)이 동시에 애싱 처리될 수 있어, 보호막(150)의 애싱 처리를 위한 별도의 애싱 단계가 생략될 수 있다. 즉, 마스크용 포토레지스트막(260)의 제거 단계에서, 그 전의 실시예들에서 설명된 보호막(150)의 애싱 처리 효과가 동시에 얻어질 수 있다.
본 발명의 다른 변형된 예에서, 도 12 내지 도 15에도 불구하고, 캡핑막층(157') 및 캡핑막(157)은 생략될 수 있다. 캡핑막층(157') 및 캡핑막(157)이 생략된 경우는 본 발명의 일 실시예의 도 2 내지 도 9를 참조할 수 있다.
실험예
도 17은 본 발명의 실시예들에서 보호막층으로 사용되는 질화된 금속막층의 습식 케미컬에 대한 내성을 보여주는 단면 투과전자현미경(TEM) 사진이다. 반도체 기판(105) 상에 금속 플러그층의 일부분, 예컨대 금속 실리사이드층(115')이 형성되고, 금속 실리사이드층(115')상에 보호막층, 즉 질화된 티타늄층(155')이 형성된다. 이어서, 질화된 티타늄층(155')이 형성된 반도체 기판(105)을 산화막 제거용 습식 케미컬, 예컨대 HF를 포함하는 용액에 소정시간 유지시킨다. 이러한 HF를 포함하는 용액은 몰드 절연막(도 7의 130) 및 마스크용 절연막(도 7의 160)을 제거할 때 사용될 수 있다.
도 17에 도시된 바와 같이, 질화된 티타늄층(155')은 HF를 포함하는 용액에 거의 식각되지 않고, HF를 포함하는 용액을 침투시키지 않는 것을 알 수 있다. 이에 따라, 질화된 티타늄층(155') 하부의 금속 실리사이드층(115')은 전혀 식각되지 않고, 그 결과 보이드가 생성되지 않는 것을 알 수 있다.
도 18은 보호막의 애싱 처리가 유전막 및 플레이트 전극의 결정성에 미치는 영향을 보여주는 X선 회절(XRD) 분석 결과를 보여주는 그래프이다. 유전막으로는 하프늄 산화막(HFO2)이 이용되고, 유전막 상의 플레이트 전극으로는 티타늄 질화막(TiN film)이 이용되었다. 도 18에서 "X" 표시된 결과는 애싱 처리가 도지 않은 보호막 상의 하프늄 산화막 및 티타늄 질화막의 XRD 결과이고, "O" 표시는 애싱 처리가 된 보호막 상의 하프늄 산화막 및 티타늄 질화막의 XRD 결과를 나타낸다.
도 18을 참조하면, 보호막의 애싱 처리 유무에 따라, 티타늄 질화막의 결정성은 거의 차이가 없는 것으로 관찰된다. 하지만, 애싱 처리를 행하지 않은 보호막 상의 하프늄 산화막의 경우(X)에는 거의 결정성이 관찰되지 않았으나, 애싱 처리를 행한 보호막 상의 하프늄 산화막의 경우(O)에는 작은 정도의 (111) 결정 피크가 관찰되었다.
이러한 결과는 도 19의 애싱 처리를 행한 보호막 상의 하프늄 산화막을 보여주는 투과전자현미경 사진에서도 관찰될 수 있다. 도 19를 참조하면, 질화된 금속 막, 금속 산화질화막 및 금속 산화막을 포함하는 보호막(155) 상에 미세한 결정 구조의 하프늄 산화막(165)이 관찰된다. 이러한 결정성은 하프늄 산화막의 품질 향상에 기여할 수 있다. 또한, 이러한 결과로부터, 애싱 처리에 의해 보호막(155) 표면 에 형성된 금속 산화막이 하프늄 산화막의 결정 성장에 영향을 끼치는 것을 알 수 있다.
본 발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 반도체 소자 및 그 제조 방법에 따르면, 스토리지 노드 전극 내부 표면상의 보호막은 바닥부로의 습식 케미컬 또는 산소의 침투를 막아주는 역할을 수행할 수 있다. 이에 따라, 바닥부를 침투한 습식 케미컬로 인한 층간 절연막 및 콘택 플러그의 식각이 방지될 수 있고, 그 결과 스토리지 노드 전극 하부의 보이드 생성이 억제될 수 있다. 또한, 보호막은 산소 침투로 인한 스토리지 노드 전극의 금속 질화막의 산화를 방지할 수 있고, 이에 따라 스토리 노드 전극의 저항증가를 방지할 수 있다.
특히, 바닥부의 금속 질화막의 주상 방향, 즉 반도체 기판의 수직 방향은 습식 케미컬 및 산소의 침투에 매우 취약하나, 보호막은 높은 밀도를 갖고 주상 구조를 갖지 않기 때문에 습식 케미컬 및 산소의 침투를 효과적으로 막을 수 있다.
또한, 보호막이 표면에 금속 산화막을 포함하는 경우, 유전막은 금속 산화막 상에 연속적으로 성장될 수 있고, 이에 따라, 유전막은 높은 성장 속도 및 낮은 표면 조도를 가질 수 있다. 예를 들어, 유전막은 애싱 처리된 보호막 상에 형성될 수 있고, 유전막은 높은 성장 속도를 갖고 또한 낮은 표면 거칠기를 가질 수 있다. 이러한, 유전막의 성장 속도의 증가는 생산성 향상에 이바지할 수 있고, 낮은 표면 거칠기는 신뢰성 향상에 기여할 수 있다.
Claims (25)
- 반도체 기판 상에 형성되고, 콘택 플러그를 포함하는 층간 절연막;상기 층간 절연막 상에 형성되고, 적어도 일부분이 상기 콘택 플러그와 전기적으로 연결된 통 형태의 스토리지 노드 전극;상기 스토리지 노드 전극의 내부 표면상에 형성되고, 적어도 질화된 금속막을 포함하는 보호막;적어도 상기 보호막이 형성된 상기 스토리지 노드 전극 상의 유전막; 및상기 유전막 상의 플레이트 전극을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 스토리지 노드 전극은 적어도 일부분이 상기 콘택 플러그와 연결되는 바닥부 및 상기 바닥부의 단부로부터 상기 층간 절연막 상으로 신장된 측벽부를 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 스토리지 노드 전극은 금속 질화막을 포함하거나 또는 금속막 및 금속 질화막의 적층막을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 3 항에 있어서, 상기 금속막은 Ti막, Ta막 또는 W막을 포함하고, 상기 금속 질화막은 TiN막, TaN막 또는 WN막을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 스토리지 노드 전극은 질화된 금속막 및 금속 질화막의 적층막을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 보호막은 상기 질화된 금속막 상의 금속 산화질화막 또는 금속 산화막 또는 이들의 적층막을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 층간 절연막 상에 형성되고, 상기 스토리지 노드 전극의 측벽부의 하단 부분을 둘러싸는 식각 정지막을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 스토리지 노드 전극은 실린더 형태인 것을 특징으로 하는 반도체 소자.
- 반도체 기판 상에, 콘택 플러그를 포함하는 층간 절연막을 형성하는 단계;상기 층간 절연막 상에, 상기 콘택 플러그의 적어도 일부분을 노출하는 스토리지 노드 전극용 홀을 포함하는 몰드 절연막을 형성하는 단계;상기 스토리지 노드 전극용 홀 내부에 적어도 일부분이 상기 콘택 플러그와 전기적으로 연결된 바닥부 및 상기 바닥부로부터 상기 층간 절연막 상으로 신장하 는 측벽부를 포함하는 스토리지 노드 전극을 형성하는 단계;상기 스토리지 노드 전극의 바닥부 및 측벽부로 한정된 내부 표면상에 질화된 금속막을 포함하는 보호막을 형성하는 단계;상기 보호막을 식각 마스크로 하여 상기 몰드 절연막을 제거하여, 상기 스토리지 노드 전극의 측벽부의 적어도 외측을 노출하는 단계;상기 보호막, 및 상기 보호막으로부터 노출된 상기 스토리지 노드 전극의 측벽부 상에 유전막을 형성하는 단계; 및상기 유전막 상에 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9 항에 있어서, 상기 스토리지 노드 전극을 형성하는 단계는,상기 스토리지 노드 전극용 홀이 형성된 결과물 상에 스토리지 노드 전극층을 형성하는 단계; 및상기 몰드 절연막 상의 상기 스토리지 노드 전극층 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 10 항에 있어서, 상기 보호막을 형성하는 단계는,상기 스토리지 노드 전극층 상에 금속막층을 형성하는 단계;상기 금속막층을 질화 처리하는 단계; 및상기 몰드 절연막 상의 상기 질화된 금속막층 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 11 항에 있어서, 상기 보호막의 금속막층 상에 절연성의 캡핑막층을 형성하는 단계;상기 몰드 절연막 상의 상기 캡핑막층 부분을 제거하여 캡핑막을 형성하는 단계; 및상기 몰드 절연막을 제거한 후, 상기 캡핑막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 12 항에 있어서, 상기 캡핑막은 실리콘 질화막 또는 실리콘 산화질화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9 항에 있어서, 상기 몰드 절연막의 제거 전에, 상기 스토리지 노드 전극 내부의 상기 보호막 상에 마스크용 버퍼막을 형성하는 단계; 및상기 유전막 형성 전에, 상기 마스크용 버퍼막을 제거하여 상기 스토리지 노드 전극 내부의 상기 보호막을 노출하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 14 항에 있어서, 상기 마스크용 버퍼막 및 상기 몰드 절연막은 실리콘 산화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 15 항에 있어서, 상기 마스크용 버퍼막은 상기 몰드 절연막의 제거 단계에서 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 15 항에 있어서, 상기 마스크용 버퍼막의 제거 후, 상기 스토리지 노드 전극 및 상기 보호막의 표면을 산화시키기 위한 애싱 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 14 항에 있어서, 상기 몰드 절연막은 실리콘 산화막을 포함하고, 상기 마스크용 버퍼막은 포토레지스트막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 18 항에 있어서, 상기 마스크용 버퍼막을 형성하는 단계는,상기 보호막 및 상기 몰드 절연막 상에 포토레지스트층을 형성하는 단계;상기 보호막 상의 포토레지스트층에 대해서 상기 몰드 절연막 상의 포토레지스트층을 선택적으로 노광하는 단계;상기 몰드 절연막 상의 노광된 포토레지스트층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 18 항에 있어서, 상기 마스크용 버퍼막은 상기 몰드 절연막의 제거 후에 제거되고, 상기 마스크용 버퍼막의 제거 단계에서 상기 스토리지 노드 전극 및 상기 보호막의 표면이 산화되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 18 항에 있어서, 상기 마스크용 버퍼막의 제거 후 상기 몰드 절연막이 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9 항에 있어서, 상기 스토리지 노드 전극막은 금속 질화막, 또는 금속 및 금속 질화막의 적층막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 기판 상에, 콘택 플러그를 포함하는 층간 절연막을 형성하는 단계;상기 층간 절연막 상에, 상기 콘택 플러그의 적어도 일부분을 노출하는 스토리지 노드 전극용 홀을 포함하는 몰드 절연막을 형성하는 단계;상기 몰드 절연막이 형성된 결과물 상에 스토리지 노드 전극층을 형성하는 단계;상기 스토리지 노드 전극층 상에 적어도 금속막층을 포함하는 보호막층을 형성하는 단계;상기 보호막층 상에 마스크용 버퍼막층을 형성하는 단계;상기 몰드 절연막 상의 마스크용 버퍼막층을 제거하여 마스크용 버퍼막을 형성하는 단계;상기 마스크용 버퍼막을 식각 마스크로 하여 상기 몰드 절연막 상의 상기 보호막층 부분을 선택적으로 제거하여, 상기 스토리지 노드 전극용 홀 내부의 보호막을 형성하는 단계;상기 마스크용 버퍼막을 식각 마스크로 하여 상기 몰드 절연막 상의 상기 스토리지 노드 전극층 부분을 선택적으로 제거하여, 상기 스토리지 노드 전극용 홀 내부에 잔류하는 상기 스토리지 노드 전극층의 바닥부 및 측벽부를 포함하는 스토리지 노드 전극을 형성하는 단계;상기 몰드 절연막을 제거하여 상기 스토리지 노드 전극의 측벽부의 적어도 외측을 노출하는 단계;상기 마스크용 버퍼막을 제거하여 상기 스토리지 노드 전극용 홀 내부의 상기 보호막을 노출하는 단계;상기 스토리지 노드 전극의 노출된 부분 및 상기 보호막 상에 유전막을 형성하는 단계; 및상기 유전막 상에 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 23 항에 있어서, 상기 보호막층을 형성하는 단계는,상기 스토리지 노드 전극층 상에 상기 금속막층을 형성하는 단계; 및상기 금속막층을 질화 처리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 23 항에 있어서, 상기 보호막층 상에 절연성의 캡핑막층을 형성하는 단계;상기 몰드 절연막 상의 상기 캡핑막층 부분을 제거하여 캡핑막을 형성하는 단계; 및상기 몰드 절연막을 제거한 후, 상기 캡핑막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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