KR100583118B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents

반도체 소자의 캐패시터 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 비트라인 및 저장전극 콘택플러그를 구비한 반도체 기판 전면에 식각정지 질화막을 형성하는 단계와, 상기 식각정지 질화막 상부에 저장전극용 산화막을 형성하는 단계와, 상기 저장전극용 산화막 및 식각정지 질화막을 선택적으로 식각하여 저장전극 영역을 정의하는 단계와, 상기 구조의 전체표면 상부에 저장전극을 형성하는 단계와, 상기 구조의 전체표면 상부에 매립 질화막을 형성하는 단계와, 상기 저장전극용 산화막을 식각정지막으로 하여 상기 매립 질화막 및 저장전극에 CMP 공정을 수행함으로써 저장전극을 분리하는 단계와, 상기 결과물로부터 잔존하는 매립 질화막을 제거하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법을 개시한다.

Description

반도체 소자의 캐패시터 형성방법{Method for Forming Capacitor of Semiconductor Device}
도 1a 내지 도 1h는 종래기술에 따른 반도체 소자의 캐패시터 형성방법을 도시한 단면도.
도 2는 도 1g의 결과를 CD SEM으로 관찰한 평면사진.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 도시한 단면도.
도 4는 도 3g의 결과를 CD SEM으로 관찰한 평면사진.
<도면의 주요부분에 대한 부호의 설명>
10, 110 : 반도체 기판 12, 112 : 비트라인
14, 114 : 하드마스크막 16, 116 : 스페이서
18, 118 : 저장전극 콘택플러그 20, 120 : 식각정지 질화막
22, 122 : 저장전극용 산화막 24, 124 : 저장전극용 하드마스크막
26, 126 : 감광막 패턴 28, 128 : 저장전극
30 : 매립 감광막 130 : 매립 질화막
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 더욱 상세하게는 캐패시터 형성시 저장전극 분리를 위하여 CMP 공정을 수행할 때에, CMP 부산물이 캐패시터 내부로 유입되는 것을 방지하기 위한 캐패시터 형성방법에 관한 것이다.
도 1a 내지 도 1h는 종래기술에 따른 반도체 소자의 캐패시터 형성방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상부에 비트라인(12)과 하드마스크막 (14)의 적층패턴을 형성한다.
다음, 상기 구조의 전체표면 상부에 질화막 또는 산화막(미도시)을 형성하고, 상기 질화막 또는 산화막을 전면식각하여 비트라인(12)과 하드마스크막(14)의 적층패턴 측벽에 스페이서(16)를 형성한다.
다음, 상기 구조의 전체표면 상부에 플러그 물질(미도시)을 증착한 후 평탄화하여 저장전극 콘택플러그(18)를 형성한 다음, 상기 구조의 전체표면 상부에 Si3N4막 또는 SiON막을 증착하여 식각정지 질화막(20)을 형성한다.
도 1b를 참조하면, 식각정지 질화막(20) 상부에 저장전극용 산화막(22)을 형성한다.
도 1c를 참조하면, 저장전극용 산화막(22)의 상부에 저장전극용 하드마스크막(24)을 형성한다.
다음, 저장전극용 하드마스크막(24) 상부에 감광막(미도시)을 증착한 다음, 상기 감광막을 선택적으로 노광 및 현상하여, 감광막 패턴(26)을 형성한다.
다음, 감광막 패턴(26)을 마스크로 하부의 저장전극용 하드마스크막(24)을 선택적으로 식각하여 저장전극용 하드마스크막(24)의 패턴을 형성한 다음, 저장전극용 하드마스크막(24)의 패턴을 마스크로 하부의 저장전극용 산화막(22)을 선택적으로 식각하여 저장전극용 산화막(22)의 패턴을 형성한다.
도 1d를 참조하면, 저장전극용 산화막(22)의 패턴을 마스크로 하부의 식각정지 질화막(20)을 선택적으로 식각하여 식각정지 질화막(20)의 패턴을 형성함으로써 저장전극 영역을 정의한다.
여기서, 저장전극용 산화막(22)은 도 1c에 도시된 바와 같이, 최초 두께가 t1이었으나, 식각정지 질화막(20) 식각시 마스크로 사용하였기 때문에 손실(loss)가 생겨 식각 전의 두께(t1)와 비교하였을 때, 식각 후의 두께 t2가 100 내지 800Å 정도 낮아졌다.
도 1e를 참조하면, 상기 구조의 전체표면 상부에 폴리실리콘막을 증착하여 저장전극(28)을 형성한다.
도 1f를 참조하면, 상기 구조의 전체표면 상부에 매립 감광막(30)을 형성한다.
도 1g를 참조하면, 저장전극용 산화막(22)을 식각정지막으로 하여 매립 감광막(30) 및 저장전극(28)에 CMP 공정을 수행함으로써 저장전극(28)을 분리한다.
그 결과, 상기 CMP 공정에 의해 매립 감광막(30)을 구성하는 포토레지스트 물질, CMP 슬러리 잔류물 및 저장전극(28)을 구성하는 폴리실리콘의 반응물인 이물 ("D"로 표시됨)이 캐패시터 내부의 매립 감광막(30) 또는 저장전극(28)에 침착하게 된다.
또한, 상기 CMP 공정시 제거되는 포토레지스트 물질은 CMP 장비를 오염시키게 되고, 오염된 CMP 장비에 의해 진행되는 CMP 공정으로 인해 소자의 수율이 감소되고, 장비의 효율이 떨어지는 문제점이 있다.
도 2는 도 1g의 결과를 CD SEM으로 관찰한 평면사진으로, CMP 공정 후 발생한 이물(D)이 캐패시터 내부의 감광막 또는 감광막과 저장전극의 경계면에 많이 존재하고 있음을 도시한다.
도 1h를 참조하면, 상기 결과물로부터 잔존하는 매립 감광막(30)을 황산 (H2SO4)과 과산화수소(H2O2)의 혼합용액을 사용하여 제거하는데, 이때 캐패시터 내부의 매립 감광막(30)에 존재하는 이물은 쉽게 제거되지만, 저장전극(28)에 침착되어 있는 이물(D)은 세정공정에 의해서도 쉽게 제거되지 않아 소자의 페일(fail)을 유발하여 수율을 저하시키는 문제점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위한 것으로, 캐패시터 형성시 저장전극 분리를 위하여 저장전극을 증착하고 나서 CMP 공정을 수행할 때에, CMP 부산물이 캐패시터 내부로 유입되는 것을 방지하기 위하여 감광막 대신 질화막 을 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 캐패시터 형성방법은
(a) 비트라인 및 저장전극 콘택플러그를 구비한 반도체 기판 전면에 식각정지 질화막을 형성하는 단계;
(b) 상기 식각정지 질화막 상부에 저장전극용 산화막을 형성하는 단계;
(c) 상기 저장전극용 산화막 및 식각정지 질화막을 선택적으로 식각하여 저장전극 영역을 정의하는 단계;
(d) 상기 구조의 전체표면 상부에 저장전극을 형성하는 단계;
(e) 상기 구조의 전체표면 상부에 Si3N4 또는 SiON의 매립 질화막을 형성하는 단계;
(f) 상기 저장전극용 산화막을 식각정지막으로 하여 상기 매립 질화막 및 저장전극에 CMP 공정을 수행함으로써 저장전극을 분리하는 단계; 및
(g) 상기 결과물로부터 잔존하는 매립 질화막을 제거하는 단계를 포함한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명한다.
도 3a 내지 도 3h는 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 도시한 단면도이다.
도 3a를 참조하면, 반도체 기판(110) 상부에 비트라인(112)과 하드마스크막 (114)의 적층패턴을 형성한다.
다음, 상기 구조의 전체표면 상부에 질화막 또는 산화막(미도시)을 형성하 고, 상기 질화막 또는 산화막을 전면식각하여 비트라인(112)과 하드마스크막(114)의 적층패턴 측벽에 스페이서(116)를 형성한다.
다음, 상기 구조의 전체표면 상부에 플러그 물질(미도시)을 증착한 후 평탄화하여 저장전극 콘택플러그(118)를 형성한다.
다음, 상기 구조의 전체표면 상부에 식각정지 질화막(120)을 200 내지 3000Å, 바람직하게는 500 내지 1000Å의 두께로 형성한다.
식각정지 질화막(120)은 디클로로실란(SiH2Cl2)과 암모니아(NH3)를 소스로 하는 저압 화학기상증착(LPCVD) 방법으로 형성하거나, 실란(SiH4)과 암모니아(NH3)를 소스로 하는 플라즈마 인핸스드 화학기상증착(PECVD) 방법으로 형성한 Si3N4막인 것이 바람직하다. 또는, 실란(SiH4)과 아산화질소(N2O)를 소스로 하는 플라즈마 인핸스드 화학기상증착(PECVD) 방법으로 형성한 SiON막인 것이 바람직하다.
도 3b를 참조하면, 식각정지 질화막(120) 상부에 저장전극용 산화막(122)을 10000 내지 30000Å, 바람직하게는 15000 내지 25000Å의 두께로 형성한다.
저장전극용 산화막(122)은 PE-TEOS(plasma enhanced tetraethyl ortho silicate) 산화막, O3-TEOS(O3-tetraethyl ortho silicate) 산화막, BPSG(boron phosphorous silicate glass) 산화막, PSG(phosphorous silicate glass) 산화막, 과산화수소(H2O2)와 실란(SiH4)을 반응 소스로 이용하는 저압 화학기상증착 방법을 이용하여 형성한 유동성을 가진 APL(advanced planarization layer) 산화막, ALD(atomic layer deposition) 산화막 또는 SOG(spin on glass) 산화막인 것이 바람직하다.
다음, H2 가스, O2 가스, O3 가스, N2O 가스 또는 H2/O 2 혼합가스 분위기 하에서 500 내지 1200℃의 온도에서 5분 내지 40분간 후속 열처리 공정을 수행하거나, 600 내지 1000℃의 온도에서 5초 내지 20초간 급속 열처리공정(Rapid Thermal Processing; RTP)을 수행하여 저장전극용 산화막(122)의 막질이 치밀해지도록 한다.
도 3c를 참조하면, 저장전극용 산화막(122)의 상부에 저장전극용 하드마스크막(124)을 500 내지 10000Å, 바람직하게는 2000 내지 5000Å의 두께로 형성한다.
저장전극용 하드마스크막(124)은 디클로로실란(SiH2Cl2) 또는 실란(SiH4)을 소스로 하여 형성된 도핑되지 않은 폴리실리콘막; 또는 상기 도핑되지 않은 폴리실리콘막에 붕소(B), 인(P) 또는 비소(As) 등의 불순물이 주입된 도핑된 폴리실리콘막을 300 내지 1000℃의, 바람직하게는 400 내지 700℃의 온도에서 증착한다.
이때, 상기 도핑된 폴리실리콘막은 인-시투 도핑(in-Situ Doping) 방법 또는 직접 이온주입(implantation) 방법으로 형성하는 것이 바람직하다.
다음, 저장전극용 하드마스크막(124) 상부에 감광막(미도시)을 증착한 다음, 상기 감광막을 선택적으로 노광 및 현상하여, 저장전극용 하드마스크막(124) 상부에 저장정극 영역을 정의하는 감광막 패턴(126)을 형성한다.
다음, 감광막 패턴(126)을 마스크로 하부의 저장전극용 하드마스크막(124)을 선택적으로 식각하여 저장전극용 하드마스크막(124)의 패턴을 형성한 다음, 저장전극용 하드마스크막(124)의 패턴을 마스크로 하부의 저장전극용 산화막(122)을 선택적으로 식각하여 저장전극용 산화막(122)의 패턴을 형성한다.
상기 저장전극용 산화막(122)을 식각할 때에는 C4F6, CF4, C2F 6 및 C3F8로부터 선택되는 하나 이상의 가스를 사용하고, 산화막의 식각속도를 높이기 위하여 O2 가스를 추가로 사용하여 건식식각 공정을 수행하는 것이 바람직하고, 이때 저장전극용 산화막(122) 하부에 식각정지 질화막(120)이 존재하기 때문에 식각정지막으로서의 역할을 한다.
도 3d를 참조하면, 저장전극용 산화막(122)의 패턴을 마스크로 하부의 식각정지 질화막(120)을 SF6 가스 또는 CHF3/CF4 혼합가스를 사용하여 선택적으로 식각하여 식각정지 질화막(120)의 패턴을 형성함으로써, 저장전극 영역을 정의한다.
여기서, 저장전극용 산화막(122)은 도 3c에 도시된 바와 같이, 최초 두께가 t1이었으나, 식각정지 질화막(120) 식각시 마스크로 사용하였기 때문에 손실(loss)이 생겨 식각 전의 두께(t1)와 비교하였을 때, 식각 후의 두께 t2가 100 내지 800Å 정도 낮아졌다.
도 3e를 참조하면, 상기 구조의 전체표면 상부에 저장전극(128)을 100 내지 1000Å, 바람직하게는 200 내지 600Å의 두께로 형성한다.
저장전극(128)은 디클로로실란(SiH2Cl2) 또는 실란(SiH4)을 소스로 하여 형성 된 도핑되지 않은 폴리실리콘막; 또는 상기 도핑되지 않은 폴리실리콘막에 붕소(B), 인(P) 또는 비소(As) 등의 불순물이 주입된 도핑된 폴리실리콘막을 300 내지 1000℃의, 바람직하게는 400 내지 700℃의 온도에서 증착한다.
이때, 상기 도핑된 폴리실리콘막은 인-시투 도핑(in-Situ Doping) 방법 또는 직접 이온주입(implantation) 방법으로 형성하는 것이 바람직하다.
도 3f를 참조하면, 상기 구조의 전체표면 상부에 매립 질화막(130)을 100 내지 4000Å, 바람직하게는 200 내지 1000Å의 두께로 형성한다.
매립 질화막(130)은 디클로로실란(SiH2Cl2)과 암모니아(NH3)를 소스로 하는 저압 화학기상증착(LPCVD) 방법으로 형성하거나, 실란(SiH4)과 암모니아(NH3)를 소스로 하는 플라즈마 인핸스드 화학기상증착(PECVD) 방법으로 형성한 Si3N4막인 것이 바람직하다. 또는, 실란(SiH4)과 아산화질소(N2O)를 소스로 하는 플라즈마 인핸스드 화학기상증착(PECVD) 방법으로 형성한 SiON막인 것이 바람직하다.
도 3g를 참조하면, 상기 식각정지 질화막(120) 상부의 저장전극용 산화막 (122)을 식각정지막으로 하여 상기 매립 질화막(130) 및 저장전극(128)에 CMP 공정을 수행함으로써 저장전극(128)을 분리한다.
상기 CMP 공정은 50 내지 500nm 크기의 연마제를 0.5 내지 10중량% 포함하고, 인산계열의 화합물 0.01 내지 30중량%, 바람직하게는 0.1 내지 10중량% 포함하고, 산화제를 0.01 내지 30중량%, 바람직하게는 0.1 내지 10중량% 포함하고, pH 조절제를 0.01 내지 10중량% 포함하는 pH 2∼12, 바람직하게는 pH 2∼8의 슬러리를 사용하여 수행하는 것이 바람직하다.
상기 CMP 연마 조건에 대해서는 연마 압력을 1 내지 10psi, 바람직하게는 3 내지 6psi로 하고, 헤드의 회전수를 10 내지 200rpm(revolutions per minute), 바람직하게는 30 내지 90rpm으로 하고, 회전형 장비를 사용하는 경우 테이블 회전수를 10 내지 200rpm, 바람직하게는 30 내지 90rpm으로 하고, 선형 장비를 사용하는 경우 테이블 선형 이동속도를 150 내지 1000fpm(feet per minute), 바람직하게는 200 내지 600fpm으로 하며, 슬러리의 플로우 속력을 분당 50 내지 500mL, 바람직하게는 100 내지 300mL로 하는 조건하에서 하드 패드를 사용하여 수행하는 것이 바람직하다.
상기 슬러리는 인산계열의 화합물로서 하기의 화학식 1로 표시되는 화합물을 사용한다.
[화학식 1]
MxPyOz
상기 식에서,
M은 H+; Na+ 또는 K+ 등의 알칼리금속 이온; Mg2+ 또는 Ca2+ 등의 알칼리토금속 이온; 또는 NH4 +이고,
x는 0 내지 3 중에서 선택되는 정수이고,
y는 1 내지 3 중에서 선택되는 정수이며,
z는 2 내지 5 중에서 선택되는 정수이다.
상기 인산계열의 화합물은 매립 질화막(130)의 연마속도를 높여 주는 역할을 하는 것으로, H3PO4 또는 NaH2PO2를 사용하는 것이 바람직하다.
또한, 상기 연마제로는 콜로이달 실리카(SiO2), 퓸드 실리카(SiO2), 알루미나 (Al2O3), 세리아(CeO2), 지르코니아(ZrO2) 또는 이들의 혼합물을 사용하는 것이 바람직하다.
상기 산화제는 저장전극(128)인 폴리실리콘의 연마속도를 높여 주는 역할을 하는 것으로, H2O2, H5IO6, FeNO3 또는 이들의 혼합물을 사용하는 것이 바람직하다.
상기 pH 조절제로는 염산(hydrochloric acid) 또는 질산(nitric acid) 등의 무기산이나 아세트산(acetic acid), 시트르산(citric acid), 타르타르산(tartaric acid), 숙신산(succinic acid), 말산(malic acid), 말레산(maleic acid), 푸마르산 (fumaric acid), 말론산(malonic acid), 글리콜릭산(glycolic acid), 옥살산 (oxalic acid) 또는 벤조산(benzoic acid) 등의 유기산을 사용하는 것이 바람직하다.
본 발명에서는 상기와 같이 종래의 감광막 대신 매립 질화막(130)을 사용하여 캐패시터 내부를 채움으로써 CMP 공정으로 저장전극(128)을 분리할 때에, CMP 슬러리와 연마 잔류물간의 반응물들이 생기지 않게 된다. 또한, 캐패시터 내부의 매립 질화막(130)은 감광막과는 달리 매우 단단한 막질이기 때문에 캐패시터 내부의 매립 질화막(130) 또는 매립 질화막(130)과 저장전극(128)의 경계면에 이물이 생기지 않는 장점이 있다.
도 4는 도 3g의 결과를 CD SEM으로 관찰한 평면사진으로, CMP 공정 후 캐패시터 내부의 매립 질화막 또는 매립 질화막과 저장전극의 경계면에 이물이 전혀 존재하지 않음을 도시한다.
도 3h를 참조하면, 상기 결과물로부터 잔존하는 매립 질화막(130)을 인산 (H3PO4)을 사용하여 50 내지 300℃, 바람직하게는 100 내지 200℃의 온도에서 습식공정을 수행하여 제거하는데, 이때 캐패시터 내부의 매립 질화막(130)에 존재하는 이물이 쉽게 제거된다. 한편, 매립 질화막(130) 제거시 상기에서 언급한 온도와 같이 비교적 저온에서 세정공정을 수행할 수 있어, 종래에 감광막을 제거할 때에 고온 또는 플라즈마에 의해 발생되었던 열적 열화(thermal budget)가 생기지 않도록 소자를 만들 수 있다.
이상에서 설명한 바와 같이, 본 발명에서는 반도체 소자의 캐패시터 형성시 저장전극 분리를 위하여 저장전극을 증착하고 나서 CMP 공정을 수행할 때에, 감광막 대신 매립 질화막을 증착함으로써, CMP 공정에 의해 발생하는 이물이 캐피시터 내부로 유입되거나 저장전극에 침착하는 것을 줄이고, 후속 세정공정으로 매립 질화막을 손쉽게 제거하여 이물질 발생 없이 캐패시터의 저장전극을 분리할 수 있어 소자의 페일을 방지하고 수율을 높일 수 있다.

Claims (19)

  1. (a) 비트라인 및 저장전극 콘택플러그를 구비한 반도체 기판 전면에 식각정지 질화막을 형성하는 단계;
    (b) 상기 식각정지 질화막 상부에 저장전극용 산화막을 형성하는 단계;
    (c) 상기 저장전극용 산화막 및 식각정지 질화막을 선택적으로 식각하여 저장전극 영역을 정의하는 단계;
    (d) 상기 구조의 전체표면 상부에 저장전극을 형성하는 단계;
    (e) 상기 구조의 전체표면 상부에 Si3N4 또는 SiON의 매립 질화막을 형성하는 단계;
    (f) 상기 저장전극용 산화막을 식각정지막으로 하여 상기 매립 질화막 및 저장전극에 CMP 공정을 수행함으로써 저장전극을 분리하는 단계; 및
    (g) 상기 결과물로부터 잔존하는 매립 질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서,
    상기 (a) 단계의 식각정지 질화막은 디클로로실란(SiH2Cl2)과 암모니아(NH3)를 소스로 하는 저압 화학기상증착(LPCVD) 방법으로 형성하거나, 실란(SiH4)과 암모니아(NH3)를 소스로 하는 플라즈마 인핸스드 화학기상증착(PECVD) 방법으로 형성한 Si3N4막인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  3. 제 1 항에 있어서,
    상기 (a) 단계의 식각정지 질화막은 실란(SiH4)과 아산화질소(N2O)를 소스로 하는 플라즈마 인핸스드 화학기상증착(PECVD) 방법으로 형성한 SiON막인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  4. 제 1 항에 있어서,
    상기 (b) 단계의 저장전극용 산화막은 PE-TEOS(plasma enhanced tetraethyl ortho silicate) 산화막, O3-TEOS(O3-tetraethyl ortho silicate) 산화막, BPSG (boron phosphorous silicate glass) 산화막, PSG(phosphorous silicate glass) 산화막, APL(advanced planarization layer) 산화막, ALD(atomic layer deposition) 산화막 및 SOG(spin on glass) 산화막으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  5. 제 1 항에 있어서,
    상기 (b) 단계 후, (c) 단계 이전에 H2 가스, O2 가스, O3 가스 또는 H 2/O2 혼합가스 분위기 하에서 500 내지 1200℃의 온도에서 5분 내지 40분간 열처리공정을 더 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  6. 제 1 항에 있어서,
    상기 (b) 단계 후, (c) 단계 이전에 600 내지 1000℃의 온도에서 5초 내지 20초간 급속 열처리공정(Rapid Thermal Processing; RTP)을 더 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  7. 제 1 항에 있어서,
    상기 (d) 단계의 저장전극은 디클로로실란(SiH2Cl2) 또는 실란(SiH4)을 소스로 하여 형성된 도핑되지 않은 폴리실리콘막; 또는 상기 도핑되지 않은 폴리실리콘막에 불순물이 주입된 도핑된 폴리실리콘막인 것을 특징으로 반도체 소자의 캐패시터 형성방법.
  8. 제 7 항에 있어서,
    상기 도핑된 폴리실리콘막은 인-시투 도핑(in-Situ Doping) 방법 또는 이온주입(implantation) 방법에 의해 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  9. 제 1 항에 있어서,
    상기 (e) 단계의 Si3N4막은 디클로로실란(SiH2Cl2)과 암모니아(NH3)를 소스로 하는 저압 화학기상증착(LPCVD) 방법으로 형성하거나, 실란(SiH4)과 암모니아 (NH3)를 소스로 하는 플라즈마 인핸스드 화학기상증착(PECVD) 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  10. 제 1 항에 있어서,
    상기 (e) 단계의 SiON막은 실란(SiH4)과 아산화질소(N2O)를 소스로 하는 플라즈마 인핸스드 화학기상증착(PECVD) 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  11. 제 1 항에 있어서,
    상기 (f) 단계의 CMP 공정은 입자 크기가 50∼500nm인 연마제 0.5∼10중량%, 인산계열의 화합물 0.01∼30중량%, 산화제 0.01∼30중량%, pH 조절제 0.01∼10중량%를 포함하는 pH 2∼12의 슬러리를 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  12. 제 11 항에 있어서,
    상기 슬러리의 pH는 2∼8인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  13. 제 11 항에 있어서,
    상기 인산계열의 화합물은 하기의 화학식 1로 표시되는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법
    [화학식 1]
    MxPyOz
    상기 식에서,
    M은 H+; Na+ 또는 K+ 등의 알칼리금속 이온; Mg2+ 또는 Ca2+ 등의 알칼리토금속 이온; 또는 NH4 +이고,
    x는 0 내지 3 중에서 선택되는 정수이고,
    y는 1 내지 3 중에서 선택되는 정수이며,
    z는 2 내지 5 중에서 선택되는 정수이다.
  14. 제 11 항에 있어서,
    상기 인산계열의 화합물은 H3PO4 또는 NaH2PO2인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  15. 제 11 항에 있어서,
    상기 연마제는 콜로이달 실리카(SiO2), 퓸드 실리카(SiO2), 알루미나(Al2O 3), 세리아(CeO2), 지르코니아(ZrO2) 및 이들의 혼합물로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  16. 제 11 항에 있어서,
    상기 산화제는 H2O2, H5IO6, FeNO3 및 이들의 혼합물로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  17. 제 11 항에 있어서,
    상기 pH 조절제는 염산(hydrochloric acid), 질산(nitric acid), 아세트산 (acetic acid), 시트르산(citric acid), 타르타르산(tartaric acid), 숙신산 (succinic acid), 말산(malic acid), 말레산(maleic acid), 푸마르산(fumaric acid), 말론산(malonic acid), 글리콜릭산(glycolic acid), 옥살산(oxalic acid), 벤조산(benzoic acid) 및 이들의 혼합물로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  18. 제 1 항에 있어서,
    상기 CMP 공정은 연마 압력을 1 내지 10psi로 하고, 헤드의 회전수를 10 내지 200rpm(revolutions per minute)하고, 테이블 회전수를 10 내지 200rpm 또는 테이블 선형 이동속도를 150 내지 1000fpm(feet per minute)으로 하며, 슬러리의 플로우 속력을 분당 50 내지 500mL로 하는 조건하에서 하드 패드를 사용하여 수행하 는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  19. 제 1 항에 있어서,
    상기 (g) 단계는 인산(H3PO4)을 사용하여 50 내지 300℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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