KR100513808B1

KR100513808B1 - 캐패시터의 제조 방법

Info

Publication number: KR100513808B1
Application number: KR10-2000-0073111A
Authority: KR
Inventors: 오종혁; 김재옥
Original assignee: 주식회사 하이닉스반도체
Priority date: 2000-12-04
Filing date: 2000-12-04
Publication date: 2005-09-13
Also published as: KR20020043912A

Abstract

본 발명은 후속 스토리지노드를 분리하기 위한 화학적기계적연마 후 실시되는 전세정공정에 의해 캐패시터산화막이 손실되는 것을 방지하도록 한 캐패시터의 제조 방법에 관한 것으로, 소정공정이 완료된 반도체기판 상에 캐패시터산화막과 하드마스크용 폴리실리콘을 순차적으로 형성하는 단계, 상기 하드마스크용 폴리실리콘과 캐패시터산화막을 선택적으로 식각하여 스토리지노드 영역을 오픈시키는 단계, 상기 오픈된 스토리지노드 영역을 포함한 전면에 스토리지노드용 폴리실리콘을 형성하는 단계, 상기 스토리지노드용 폴리실리콘의 표면에 시딩 및 열처리를 통해 도전성 알갱이들을 1차 성장시키는 단계, 상기 도전성 알갱이가 1차 성장된 스토리지노드용 폴리실리콘을 포함한 전면에 상기 스토리지노드영역을 충진하는 충진막을 형성하는 단계, 상기 캐패시터 산화막의 표면이 드러날때까지 상기 스토리지노드용 폴리실리콘을 화학적기계적연마 공정으로 제거하여 서로 분리된 스토리지노드를 형성하는 단계, 상기 충진막을 제거하는 단계, 및 상기 1차 성장된 도전성 알갱이들에 열처리만을 진행하여 반경이 큰 도전성 알갱이들로 2차 성장시키는 단계를 포함한다.

Description

캐패시터의 제조 방법{METHOD FOR FABRICATING CAPACITOR}

본 발명은 캐패시터의 제조 방법에 관한 것으로, 특히 인접한 셀간의 숏트를 방지하도록 한 캐패시터의 제조 방법에 관한 것이다.

최근에 반도체소자의 집적도가 증가함에 따라 반도체소자의 크기, 즉 단위셀의 크기가 작아지고 소자 동작에 요구되는 일정한 기준의 충전용량을 확보하기 위하여 많은 연구가 진행되고 있다.

그리고, 셀의 크기가 0.15㎛이하로 작아지고 지속적으로 집적화되면서 0.13㎛의 소자개발이 이루어지고 있는데, 이러한 집적화된 소자의 동작에 요구되는 충전용량을 확보하기 위해 종래 3차원 구조를 갖는 NO(Nitride Oxide) 실린더형 (Cylinder)의 캐패시터 대신 유전상수값이 높은 탄탈륨(Tantalum; Ta) 캐패시터가 개발되었다.

상술한 집적화된 소자의 셀 표면적을 높여 충분한 충전용량을 확보하기 위해 캐패시터의 높이, 예컨대 캐패시터 산화막(Capacitor oxide)을 15000Å이상 확보하며, 또한 캐패시터의 표면적을 증가시키기 위해 MPS(Meta stable PolySilicon), HSG(Hemi-Spherical Grain)을 적용하고 있다.

도 1a 내지 도 1b는 종래기술의 제 1 예에 따른 캐패시터의 제조 방법을 도시한 도면이다.

하부 구조, 즉 트랜지스터 제조 공정이 완료된 반도체기판(11)상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 선택적으로 패터닝하여 후속 스토리지 노드 콘택이 형성될 콘택홀을 형성한다. 이어서, 콘택홀을 포함한 전면에 폴리실리콘을 증착한 후 선택적으로 패터닝하여 스토리지노드 콘택(13)을 형성한다. 계속해서, 스토리지노드 콘택(13)을 포함한 층간절연막(12)상에 캐패시터산화막(14), 하드마스크용 폴리실리콘(15)을 형성하고, 하드마스크용 폴리실리콘(15)상에 마스크 및 식각 공정을 통해 스토리지노드를 형성하기 위한 마스크(도시 생략)를 형성한 후, 마스크를 이용하여 후속 스토리지노드 영역 및 스토리지 노드 콘택이 노출되도록 하드마스크용 폴리실리콘(15)와 캐패시터산화막(14)을 식각한다.

이어서, 노출된 스토리지노드 영역 및 스토리지노드 콘택을 포함한 전면에 스토리지노드용 폴리실리콘(16)을 증착하는데, 이 때 후속 울퉁불퉁한 표면을 형성하기 위하여 도우프드(Doped) 폴리실리콘과 언도우프드(Undoped) 폴리실리콘순으로 그 비율을 혼합하여 증착한다.

스토리지노드용 폴리실리콘(16)의 표면에 선택적으로 MPS나 HSG와 같은 도전성 알갱이들(17)을 성장시켜 스토리지노드용 폴리실리콘(16)의 표면을 거칠게 한 후, 전세정(Precleaning)을 실시한다.

도 1b에 도시된 바와 같이, 도전성 알갱이들(17)이 성장된 스토리지노드용 폴리실리콘(16) 사이의 빈공간을 매립시키기 위해 충진막(18)을 형성하는데, 이 때 충진막(18)은 감광막(Photoresist), 또는 후속 셀간 절연을 위한 화학적기계적연마 (Chemical Mechanical Polishing; CMP) 공정이나 도전성 알갱이들(17) 성장 이전의 전세정 공정에서 식각율이 캐패시터산화막(14)보다 큰 USG(Undoped Silicon Glass)막을 이용한다.

도 1c에 도시된 바와 같이, 셀간 절연을 위해 캐패시터산화막(14)이 노출될때까지 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정을 실시하여 스토리지노드(16a)를 분리시킨 다음, 스토리지노드(16a) 사이에 잔류하는 충진막(18)을 제거한다. 후속 공정으로 유전체막과 상부전극을 형성한다. 여기서, 화학적기계적연마 공정후 전세정 공정을 실시한다.

그러나, 상술한 종래기술의 제 1 예에서는, 전세정공정에 따라 캐패시터 산화막이 손실되며, 즉 스토리지노드(17)와 캐패시터 산화막(14)간에 높은 단차(19)가 발생됨에 따라 스토리지노드(17)의 표면을 거칠게 하기 위해 성장된 도전성 알갱이들(17)이 후속 셀간 절연을 위한 화학적기계적연마 공정시 쪼개져서 충진막(18)을 제거한 이후에도 셀에 잔류하여 전기적인 쇼트를 발생시키는 문제점이 있다(도 2 참조).

도 3a 내지 도 3b는 종래기술의 제 2 예에 따른 캐패시터의 제조 방법을 도시한 도면으로서, 전술한 종래기술의 제 1 예와 다르게 먼저 스토리지노드(16a)를 화학적기계적연마(CMP)하여 분리시킨 후, 스토리지노드(16a)의 표면에 도전성 알갱이들(17)을 성장시킨 도면이다. 도면부호는 도 1a 내지 도 1c와 동일하다.

그러나, 상술한 종래기술의 제 2 예에서는 화학적기계적연마(CMP) 공정을 도전성 알갱이들 형성전에 진행하여 셀을 격리시키고 표면적 증가를 위한 도전성 알갱이 형성 공정에서 CMP 및 도전성 알갱이 형성을 위한 전세정 공정을 거치면서 셀과 셀 사이의 캐패시터산화막의 손실이 발생하고, 이후 도전성 알갱이 형성시 알갱이들이 스토리지노드 상부의 외벽으로 성장하여 인접한 셀의 외벽에 성장된 알갱이들과 접하게 되어 브릿지를 유발한다(도 4 참조).

상술한 바와 같이, 종래기술은 셀간 절연을 위한 화학적기계적연마 공정, 후속 충진막 제거 공정, 도전성 알갱이 형성전에 이루어지는 전세정 공정 등에 의해 캐패시터 산화막의 손실이 불가피하여 캐패시터의 동작 오류를 유발시키는 문제점이 있다.

본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 캐패시터 산화막의 손실을 방지하여 셀간 숏트를 방지하는데 적합한 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.

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상기 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 소정공정이 완료된 반도체기판 상에 캐패시터산화막과 하드마스크용 폴리실리콘을 순차적으로 형성하는 단계, 상기 하드마스크용 폴리실리콘과 캐패시터산화막을 선택적으로 식각하여 스토리지노드 영역을 오픈시키는 단계, 상기 오픈된 스토리지노드 영역을 포함한 전면에 스토리지노드용 폴리실리콘을 형성하는 단계, 상기 스토리지노드용 폴리실리콘의 표면에 시딩 및 열처리를 통해 도전성 알갱이들을 1차 성장시키는 단계, 상기 도전성 알갱이가 1차 성장된 스토리지노드용 폴리실리콘을 포함한 전면에 상기 스토리지노드영역을 충진하는 충진막을 형성하는 단계, 상기 캐패시터 산화막의 표면이 드러날때까지 상기 스토리지노드용 폴리실리콘을 화학적기계적연마 공정으로 제거하여 서로 분리된 스토리지노드를 형성하는 단계, 상기 충진막을 제거하는 단계, 및 상기 1차 성장된 도전성 알갱이들에 열처리만을 진행하여 반경이 큰 도전성 알갱이들로 2차 성장시키는 단계를 포함하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 5a 내지 도 5b는 본 발명의 일실시예에 따른 캐패시터의 제조 방법을 도시한 도면이다.

하부 구조, 즉 트랜지스터 제조 공정이 완료된 반도체기판(31)상에 층간절연막(32)을 형성한 후, 층간절연막(32)을 선택적으로 패터닝하여 후속 스토리지 노드 콘택이 형성될 콘택홀을 형성한다. 이어서, 콘택홀을 포함한 전면에 폴리실리콘을 증착한 후 선택적으로 패터닝하여 스토리지노드 콘택(33)을 형성한다. 계속해서, 스토리지노드 콘택(33)을 포함한 층간절연막(32)상에 캐패시터산화막(34)을 형성한다. 이 때, 캐패시터산화막(34)은 캐패시턴스 확보를 위해 5000Å∼20000Å의 두께로 형성된다.

이어서, 캐패시터산화막(34)이 후속 전세정 공정에 의해 손실되는 것을 방지하기 위한 식각방지막으로서 질화막(35)을 100Å∼2000Å의 두께로 형성한 후, 질화막(35)상에 하드마스크용 폴리실리콘(36)을 500Å∼5000Å의 두께로 형성한다. 여기서, 하드마스크용 도전막으로 폴리실리콘(36) 대신 하부의 질화막(35)을 연속해서 증착해도 무방하며, 질화막(35)외에 캐패시터 산화막(34)보다 화학적기계적연마 및 습식 세정 공정에서 식각율이 상대적으로 훨씬 작은 SiON을 이용할 수 있다.

하드마스크용 폴리실리콘(36)상에 마스크 및 식각 공정을 통해 스토리지노드를 형성하기 위한 마스크(도시 생략), 즉 내부 실린더를 형성하기 위해 장축과 단축을 가지는 타원 홀(Hole) 형태의 마스크를 형성한 후, 마스크를 이용하여 후속 스토리지노드 영역 및 스토리지 노드 콘택이 노출되도록 하드마스크용 폴리실리콘 (36), 질화막(35), 캐패시터산화막(34)을 식각한다.

이어서, 노출된 스토리지노드 영역 및 스토리지노드 콘택을 포함한 전면에 스토리지노드용 폴리실리콘(37)을 증착하는데, 이 때 후속 울퉁불퉁한 표면을 형성하기 위하여 도우프드(Doped) 폴리실리콘과 언도우프드(Undoped) 폴리실리콘순으로 그 비율을 혼합하여 증착하되, 실린더 내부의 숏트를 방지하기 위해 200Å∼2000Å의 두께로 증착한다.

스토리지노드용 폴리실리콘(37)의 내부 빈공간을 충분히 매립시키기 위해 충진막(38)으로서 감광막 또는 USG막을 0.5㎛∼3.0㎛ 의 두께로 형성한다.

도 5b에 도시된 바와 같이, 질화막(35)이 드러날때까지 스토리지노드용 폴리실리콘(37)을 분리시키기 위한 화학적기계적연마 공정을 실시하여 서로 분리된 스토리지노드(37a)를 형성한다.

이어서, 연마 공정후 스토리지노드(37a)의 내부 공간에 잔류하는 충진막(38)을 제거하고, 드러난 스토리지노드(37a)의 표면을 전세정 처리한 후 스토리지노드 (37a)의 표면에 MPS나 HSG와 같은 도전성 알갱이들(39)을 성장(Growing) 및 도핑(Doping)시켜 스토리지노드(37a)의 표면을 거칠게 한다. 이 때, 전세정 처리전에 분리된 스토리지노드(37a) 사이에는 질화막(35a)이 잔류하기 때문에 전세정 처리시 캐패시터산화막(34)의 손실이 방지된다. 여기서, 도전성 알갱이들(39)을 성장 및 도핑시키는 공정시, 도핑 효율을 높이기 위해 급속열처리를 이용한 도핑을 이용한다.

후속 공정으로 유전막 증착 전처리 및 유전막 증착, 후처리 공정을 실시한 후, 상부전극을 형성한다. 여기서, 엑시튜(Ex-situ) 공정으로 전술한 공정들을 진행하게 되면 도핑후 세정을 거치면서 대기 노출시에 생성된 자연산화막(Native oxide)이 제거되면서 유전막과 인접한 스토리지노드(37a)의 도핑 농도가 감소하게 되므로 도전성 알갱이들(39)의 도핑효율을 높이고 자연산화막의 생성을 방지하기 위해 도핑 및 유전막 증착 전처리 공정과 유전막 증착 공정을 인시튜(In-situ)로 진행한다. 여기서, 전처리 공정으로는 NH₃ 플라즈마 처리 또는 급속열처리를 이용한 질소화(Nitridation) 공정을 실시한다.

도 6a 내지 도 6b는 본 발명의 다른 실시예에 따른 캐패시터의 제조 방법을 도시한 도면이다.

하부 구조, 즉 트랜지스터 제조 공정이 완료된 반도체기판(41)상에 층간절연막(42)을 형성한 후, 층간절연막(42)을 선택적으로 패터닝하여 후속 스토리지 노드 콘택이 형성될 콘택홀을 형성한다. 이어서, 콘택홀을 포함한 전면에 폴리실리콘을 증착한 후 선택적으로 패터닝하여 스토리지노드 콘택(43)을 형성한다. 계속해서, 스토리지노드 콘택(43)을 포함한 층간절연막(42)상에 캐패시터산화막(44)을 형성한다.

이어서, 캐패시터산화막(44)상에 하드마스크용 폴리실리콘(45)을 형성한 다음, 하드마스크용 폴리실리콘(45)상에 마스크 및 식각 공정을 통해 스토리지노드를 형성하기 위한 마스크(도시 생략)를 형성한 후, 마스크를 이용하여 후속 스토리지노드 영역 및 스토리지 노드 콘택이 노출되도록 하드마스크용 폴리실리콘(45), 캐패시터산화막(44)을 식각한다.

이어서, 노출된 스토리지노드 영역 및 스토리지노드 콘택을 포함한 전면에 스토리지노드용 폴리실리콘(46)을 증착하는데, 이 때 후속 울퉁불퉁한 표면을 형성하기 위하여 도우프드(Doped) 폴리실리콘과 언도우프드(Undoped) 폴리실리콘순으로 그 비율을 혼합하여 증착한다.

이어서, 스토리지노드용 폴리실리콘(46)의 표면에 시딩(Seeding) 및 열처리 공정을 통해 도전성 알갱이들(47)을 일부 성장시키는데 이 때, 스토리지노드용 폴리실리콘(46)의 표면에 성장되는 도전성 알갱이들(47)은 반경이 작다. 다시 말하면, 종래 화학적기계적연마후 도전성 알갱이들을 성장시킬 때, 전세정 공정에 의해 드러나는 스토리지노드의 상부 외벽도 도전성 알갱이 형성시 시딩에 노출되어 외벽에 성장된 도전성 알갱이들로 인해 숏트가 발생되는 것을 방지하기 위한 것으로, 스토리지노드의 외벽이 드러나기전에 반경이 작은 도전성 알갱이를 1차 성장시킨다.

도 6b에 도시된 바와 같이, 1차 성장된 도전성 알갱이들(47)을 포함하는 스토리지노드용 폴리실리콘(46)의 내부 빈공간을 매립시키는 충진막(도시 생략)으로서 감광막 또는 USG막을 형성한다.

이어서, 하부 캐패시터 산화막(44)이 드러날때까지 스토리지노드용 폴리실리콘(46)을 분리시키기 위한 화학적기계적연마 공정을 실시하여 서로 분리된 스토리지노드(46a)를 형성한 다음, 스토리지노드(46a)의 내부 공간에 잔류하는 충진막을 제거하고, 드러난 스토리지노드(46a)의 표면에 1차 성장된 도전성 알갱이들(47)에 열처리만을 진행하여 반경이 증가한 도전성 알갱이들(47a)을 형성한다. 즉, 화학적기계적연마후, 시딩없이 고진공상태에서 열처리만을 실시하여 도전성 알갱이들(47)의 크기를 증가시킨다.

후속 공정으로 유전막, 상부전극을 형성하며, 유전막 증착 전처리 및 유전막 증착을 공정을 제 1 실시예와 동일하게 인시튜로 고진공상태에서 실시한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명의 캐패시터의 제조 방법은 스토리지노드의 표면적을 증가시키기 위해 MPS나 HSG 형성시, MPS나 HSG 형성전에 실시되는 전세정공정에 의한 캐패시터 산화막의 손실을 방지하므로써 인접한 스토리지노드간 숏트를 방지하여 캐패시터의 전기적 특성을 향상시킬 수 있는 효과가 있다.

도 1a 내지 도 1c는 종래기술의 제 1 예에 따른 캐패시터의 제조 방법을 도시한 도면,

도 2는 종래기술의 제 1 예에 따라 발생된 셀간 브릿지를 도시한 도면,

도 3a 내지 도 3b는 종래기술의 제 2 예에 따른 캐패시터의 제조 방법을 도시한 도면,

도 4는 종래기술의 제 2 예에 따라 발생된 셀간 브릿지를 도시한 도면,

도 5a 내지 도 5b는 본 발명의 제 1 실시예에 따른 캐패시터의 제조 방법을 도시한 도면,

도 6a 내지 도 6b는 본 발명의 제 2 실시예에 따른 캐패시터의 제조 방법을 도시한 도면.

*도면의 주요 부분에 대한 부호의 설명

31 : 반도체기판 32 : 층간절연막

33 : 스토리지노드 콘택 34 : 캐패시터 산화막

35 : 질화막 36 : 하드마스크용 폴리실리콘

37a : 스토리지노드 38 : 충진막

39 : 도전성 알갱이들

Claims

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캐패시터의 제조 방법에 있어서,

소정공정이 완료된 반도체기판 상에 캐패시터산화막과 하드마스크용 폴리실리콘을 순차적으로 형성하는 단계;

상기 하드마스크용 폴리실리콘과 캐패시터산화막을 선택적으로 식각하여 스토리지노드 영역을 오픈시키는 단계;

상기 오픈된 스토리지노드 영역을 포함한 전면에 스토리지노드용 폴리실리콘을 형성하는 단계;

상기 스토리지노드용 폴리실리콘의 표면에 시딩 및 열처리를 통해 도전성 알갱이들을 1차 성장시키는 단계;

상기 도전성 알갱이가 1차 성장된 스토리지노드용 폴리실리콘을 포함한 전면에 상기 스토리지노드영역을 충진하는 충진막을 형성하는 단계;

상기 캐패시터 산화막의 표면이 드러날때까지 상기 스토리지노드용 폴리실리콘을 화학적기계적연마 공정으로 제거하여 서로 분리된 스토리지노드를 형성하는 단계;

상기 충진막을 제거하는 단계; 및

상기 1차 성장된 도전성 알갱이들에 열처리만을 진행하여 반경이 큰 도전성 알갱이들로 2차 성장시키는 단계

를 포함하는 캐패시터의 제조 방법.
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