KR100761405B1 - 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 스토리지노드간의 좁은 공간에서 HSG가 서로 접촉됨에 따른 스토리지노드간 브릿지를 방지하도록 한 캐패시터의 제조 방법에 관한 것으로, 반도체기판상에 하부전극의 높이를 결정짓는 캐패시터산화막을 형성하는 단계, 상기 캐패시터산화막을 선택적으로 식각하여 상기 반도체기판의 표면이 노출되는 오목부를 형성하는 단계, 상기 오목부를 포함한 캐패시터산화막상에 폴리실리콘을 형성하는 단계, 상기 폴리실리콘상에 연마방지막을 도포하는 단계, 상기 캐패시터산화막의 표면이 드러날때까지 상기 연마방지막과 상기 폴리실리콘을 화학적기계적연마하여 상기 오목부내에만 상기 폴리실리콘으로 이루어진 스토리지노드를 형성하는 단계, 상기 화학적기계적연마후 잔류하는 상기 스토리지노드의 돌출부에 불순물을 이온주입하는 단계, 상기 연마방지막을 제거하는 단계, 및 상기 돌출부를 제외한 스토리지노드의 표면에 반구형 실리콘을 성장시키는 단계를 포함하여 이루어진다.

스토리지노드, HSG, 브릿지, 폴리실리콘, 성장속도

Description

캐패시터 제조방법{METHOD FOR MANUFACTURING CAPACITOR}

도 1은 종래기술에 따라 제조된 캐패시터를 도시한 도면,

도 2a 내지 도 2c는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 나타낸 도면.

* 도면의 주요 부분에 대한 부호의 설명

21 : 반도체기판 22 : 층간절연막

23 : 폴리실리콘플러그 24 : 캐패시터 산화막

25 : 저도핑 폴리실리콘 26 : 감광막

27 : 스토리지노드 27a : 돌출부

28 : HSG

본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 실린더형 하부전극 의 셀간 브릿지를 방지하도록 한 캐패시터의 제조 방법에 관한 것이다.

최근에 반도체소자의 집적도가 증가함에 따라 반도체소자의 크기, 즉 단위셀의 크기가 작아지고 소자 동작에 요구되는 일정한 기준의 충전용량을 확보하기 위하여 많은 연구가 진행되고 있다.

그리고, 셀의 크기가 0.15㎛이하로 작아지고 지속적으로 집적화되면서 0.13㎛의 소자개발이 이루어지고 있는데, 이러한 집적화된 소자의 동작에 요구되는 충전용량을 확보하기 위해 종래 3차원 구조를 갖는 NO(Nitride Oxide) 실린더형 (Cylinder)의 캐패시터 대신 유전상수값이 높은 탄탈륨산화막(Ta₂O₅) 캐패시터가 개발되었다.

상술한 바와 같은 집적화된 소자의 캐패시터의 표면적을 증가시켜 셀 동작에 필요로 하는 일정 용량 이상의 충전용량을 확보하기 위해 공정 개발과 동시에 소자의 신뢰성 확보가 반도체 소자의 고집적화에서 해결해야 할 과제이다.

이러한 캐패시터의 표면적을 증가시키기 위해 최근에 스토리지노드(하부전극)의 표면을 요철화시켜 표면적을 증가시키기 위해 비정질 실리콘(Amorphous silicon; a-Si)막상에 시딩(Seeding)후 고진공 열처리(High vacuum annealing)를 실시하여 선택적으로 HSG(Hemi-Spherical Grain)막을 형성하는 방법을 적용하고 있다. 그리고, 스토리지노드의 표면을 요철화시키는 다른 방법으로는 MPS(Meta stable PolySilicon) 공정이 있다.

도 1은 종래기술에 따라 제조된 캐패시터를 도시한 도면이다.

도 1을 참조하여 종래기술의 캐패시터의 제조 방법을 설명하면, 트랜지스터 및 비트라인(도시 생략)의 제조 공정이 완료된 반도체기판(11)상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 선택적으로 식각하여 반도체기판(11)의 표면이 노출되는 콘택홀을 형성한다. 계속해서, 콘택홀을 포함한 층간절연막(12)상에 폴리실리콘막을 형성한 후, 층간절연막(12)의 표면이 드러날때까지 폴리실리콘막을 화학적기계적연마(Chemical Mechanical Polishing; CMP) 또는 에치백(Etchback)하여 콘택홀에 매립되는 폴리실리콘플러그(13)를 형성한다.

다음으로, 폴리실리콘플러그(13)가 매립된 층간절연막(12)상에 스토리지노드의 높이를 결정짓는 캐패시터 산화막(14)을 형성한 후, 감광막에 의한 스토리지노드마스크(도시 생략)로 캐패시터산화막(14)을 식각하여 폴리실리콘플러그(13)에 정렬되는 스토리지노드가 형성될 영역(이하 오목부라 약칭함)을 노출시킨다.

다음으로, 노출된 오목부를 포함한 캐패시터산화막(14)상에 폴리실리콘을 형성한 다음, 캐패시터산화막(14)이 드러날때까지 폴리실리콘을 화학적기계적연마하여 이웃한 셀간 서로 분리되며 폴리실리콘으로 이루어진 스토리지노드(15)를 오목부내에만 형성한다.

계속해서, 스토리지노드(15) 표면의 산화막을 제거하기 위한 습식세정을 실시한 후, 스토리지노드(15)의 표면에 반구형 폴리실리콘, 즉 HSG(16)을 형성한다.

상술한 종래기술에서는 캐패시터의 유효면적을 최대한 크게 확보하기 위하여 스토리지노드 사이의 공간(spacing)을 줄였다.

그러나, 이웃한 셀간 스토리지노드를 격리시키기 위해 화학적기계적연마를 실시하는데, 이 때, 디싱(Dishing) 현상으로 인해 캐패시터산화막이 아래로 조금 내려앉게 되어 스토리지노드가 약간 돌출하는 형태가 나타나는 문제점이 있으며, 더욱이 후속 세정공정에 의해 이러한 돌출은 더욱 심하다.

또한, 캐패시터의 유효면적을 극대화하기 위하여 HSG를 형성하는데, 이 때, 스토리지노드간의 좁은 공간에서 HSG가 서로 만나게 되어 스토리지노드간 브릿지(Bridge)(A)를 발생시키는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 안출된 것으로, 스토리지노드간의 좁은 공간에서 HSG가 서로 접촉됨에 따른 스토리지노드간 브릿지를 방지하는데 적합한 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.

상기의 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 반도체기판상에 하부전극의 높이를 결정짓는 캐패시터산화막을 형성하는 단계, 상기 캐패시터산화막을 선택적으로 식각하여 상기 반도체기판의 표면이 노출되는 오목부를 형성하는 단계, 상기 오목부를 포함한 캐패시터산화막상에 폴리실리콘을 형성하는 단계, 상기 폴리실리콘상에 연마방지막을 도포하는 단계, 상기 캐패시터산화막의 표면이 드러날때까지 상기 연마방지막과 상기 폴리실리콘을 화학적기계적연마하여 상기 오목부내에만 상기 폴리실리콘으로 이루어진 스토리지노드를 형성하는 단계, 상기 화학적기계적연마후 잔류하는 상기 스토리지노드의 돌출부에 불순물을 이온주입하는 단계, 상기 연마방지막을 제거하는 단계, 및 상기 돌출부를 제외한 스토리지노드의 표면에 반구형 실리콘을 성장시키는 단계를 포함하여 이루어짐을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 캐패시터 형성 방법을 나타낸 공정 단면도이다.

도 2a에 도시된 바와 같이, 트랜지스터 및 비트라인(도시 생략)의 제조 공정이 완료된 반도체기판(21)상에 층간절연막(22)을 형성한 후, 감광막에 의한 콘택마스크(도시 생략)로 층간절연막(22)을 식각하여 반도체기판(21)의 표면이 노출되는 콘택홀을 형성한다.

계속해서, 콘택홀을 포함한 층간절연막(22)상에 폴리실리콘막을 형성한 후, 층간절연막(22)의 표면이 드러날때까지 폴리실리콘막을 화학적기계적연마(CMP) 또는 에치백하여 콘택홀에 매립되는 폴리실리콘플러그(23)를 형성한다.

다음으로, 폴리실리콘플러그(23)가 매립된 층간절연막(22)상에 스토리지노드의 높이를 결정짓는 캐패시터 산화막(24)을 16000Å ∼ 20000Å의 두께로 형성한 후, 감광막에 의한 스토리지노드마스크(도시 생략)로 캐패시터산화막(24)을 건식 식각하여 폴리실리콘플러그(23)에 정렬되는 스토리지노드가 형성될 영역(이하 오목 부라 약칭함)을 노출시킨다.

다음으로, 노출된 오목부를 포함한 캐패시터산화막(24)상에

atoms/㎤ 내지

atoms/㎤의 농도로 저도핑 폴리실리콘(25)을 형성한 다음, 상기 저도핑 폴리실리콘(25)을 포함한 전면에 감광막(26)을 도포한다.

이 때, 감광막(26)외에 캐패시터산화막(24)와 식각선택비를 가진 물질, 예컨대 USG(Undoped Silicon Glass)를 이용할 수 있다.

도 2b에 도시된 바와 같이, 캐패시터산화막(24)이 드러날때까지 감광막(26)과 저도핑 폴리실리콘(25)을 동시에 화학적기계적연마하여 이웃한 셀간 서로 분리되는 스토리지노드(27)를 오목부내에만 잔류시킨다.

이 때, 화학적기계적연마공정의 고유특성인 디싱현상으로 인해 감광막(26a)과 캐패시터산화막(24a)이 스토리지노드(27)보다 아래로 내려앉는다.

계속해서, 감광막(26a)과 캐패시터산화막(24a)이 내려앉아 드러나는 스토리지노드(27)의 돌출부(27a)에 P₃₁ 소스(phosphorous)를

atoms/㎤ 내지

atoms/㎤의 농도로

이온주입한다. 이 때, 감광막(26a)은 이온주입시 마스크로 이용된다.

따라서, 스토리지노드(27)는 오목부내에 지지되는 저도핑영역과 돌출된 고도핑영역으로 이루어진다.

도 2c에 도시된 바와 같이, 감광막(26)을 제거한 후, 드러난 스토리지노드의 표면에 620℃ , 1 ∼ 3torr, SiH₄의 개스 분위기에서 HSG(28)를 성장시킨다. 이 때, HSG(28)의 성장속도는 도핑농도에 반비례하는데, 즉, 고도핑영역인 돌출부(27a)보 다 저도핑영역에서 더 빨리 성장되며, 고도핑영역에서는 HSG(28)의 성장이 억제된다.

결국, 고도핑영역인 돌출부에서 HSG의 성장이 억제되므로 이웃한 스토리지노드간 브릿지를 방지할 수 있다.

본 발명의 다른 실시예로서, 스토리지노드의 폴리실리콘을 증착할 때, 고도핑 폴리실리콘과 저도핑폴리실리콘을 적층하여 저도핑폴리실리콘상에만 HSG를 성장시킬 수 있다.

그리고, 스토리지노드의 표면에 국부적으로 HSG를 성장시킬 수 도 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 바와 같은 본 발명은 불순물이 이온주입된 돌출부에서의 HSG 성장을 억제시켜 이웃한 스토리지노드간 브릿지를 방지하므로써 스토리지노드의 공간을 더욱 줄여 셀크기를 축소시키고 소자의 신뢰성 및 수율을 향상시킬 수 있는 효과가 있다.

Claims (3)

1. 반도체소자의 제조 방법에 있어서,

   반도체기판상에 하부전극의 높이를 결정짓는 캐패시터산화막을 형성하는 단계;

   상기 캐패시터산화막을 선택적으로 식각하여 상기 반도체기판의 표면이 노출되는 오목부를 형성하는 단계;

   상기 오목부를 포함한 캐패시터산화막상에 폴리실리콘을 형성하는 단계,

   상기 폴리실리콘상에 연마방지막을 도포하는 단계;

   상기 캐패시터산화막의 표면이 드러날때까지 상기 연마방지막과 상기 폴리실리콘을 화학적기계적연마하여 상기 오목부내에만 상기 폴리실리콘으로 이루어진 스토리지노드를 형성하는 단계;

   상기 화학적기계적연마후 잔류하는 상기 스토리지노드의 돌출부에 불순물을 이온주입하는 단계;

   상기 연마방지막을 제거하는 단계; 및

   상기 돌출부를 제외한 스토리지노드의 표면에 반구형 실리콘을 성장시키는 단계

   를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
2. 제 1 항에 있어서,

   상기 스토리지노드의 돌출부에 불순물을 이온주입하는 단계에서,

   상기 불순물은 P₃₁ 소스를 포함하되, 그 농도가

   

   atoms/㎤ 내지

   

   atoms/㎤의 농도인것을 특징으로 하는 캐패시터의 제조 방법.
3. 제 1 항에 있어서,

   상기 연마방지막은 감광막 또는 USG 중 어느 하나를 포함함을 특징으로 하는 캐패시터의 제조 방법.

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