KR20010008409A - 커패시터의 하부전극 형성방법 - Google Patents

Abstract

본 발명은 전하를 저장하는 하부전극을 형성하도록 하는 커패시터에서, 반도체기판에 적층된 산화막을 감광막으로 하부전극이 형성될 홈부를 식각하여 형성하고 감광막을 제거한 후 이 홈부내에 인이 저농도로 도핑된 제1비정질실리콘층을 적층하는 단계와; 상기 단계 후에 제1비정질실리콘층 상에 인이 고농도로 도핑된 제2비정질실리콘층을 적층하는 단계와; 상기 단계 후에 제2비정질실리콘층 상에 인이 저농도로 도핑된 제3비정질실리콘층을 적층하는 단계와; 상기 제3비정질실리콘층의 홈부내에 산화막을 적층한 후 화학기계적연마법과 식각으로 하부전극을 형성하는 단계와; 상기 하부전극의 제1,제3비정질실리콘층의 표면에 실리콘원자를 도포하여 성장시켜 반구형 그레인을 형성하는 단계로 이루어진 커패시터의 하부전극 형성방법인 바, 고농도의 제2비정질실리콘층으로 인하여 하부전극이 부러지는 것을 방지하여 셀과 셀 사이의 브릿지(Bridge)가 발생되는 것을 방지하도록 하는 매우 유용하고 효과적인 발명이다.

Description

커패시터의 하부전극 형성방법

본 발명은 커패시터에 관한 것으로서, 특히, 저농도의 제1비정질실리콘층, 고농도의 제2비정질실리콘층 및 저농도의 제3비정질실리콘층을 순차적으로 적층하여 식각으로 하부전극을 형성한 후 제1,제3비정질실리콘층을 성장시켜서 반구형 그레인을 형성하므로 하부전극이 부러지는 것을 방지하도록 하는 커패시터의 하부전극 형성방법에 관한 것이다.

일반적으로, 커패시터는 전하를 저장하고, 반도체소자의 동작에 필요한 전하를 공급하는 부분으로서, 반도체소자가 고집적화 되어짐에 따라 단위 셀(Cell)의 크기는 작아지면서 소자의 동작에 필요한 정전용량(Capacitance)은 약간 씩 증가하는 것이 일반적인 경향이다.

이와 같이, 반도체소자의 고집적화가 이루어짐에 따라 커패시터 역시 소형화될 것을 요구되어지고 있으나 전하를 저장하는 데 한계에 부딪히게 되어 커패시터는 셀의 크기에 비하여 고집적화시킨 데 어려움이 표출되었으며, 이러한 점을 감안하여 각 업체에서 커패시터의 전하를 저장하기 위한 구조를 다양하게 변화하기에 이르렀으며, 커패시터의 전하를 증가시키는 방법에는 유전상수가 큰 물질을 사용하는 방법, 유전물질의 두께를 낮추는 방법 및 커패시터의 표면적을 늘리는 방법등이 있으며, 최근에는 커패시터의 표면적을 증대시키는 방법이 주로 이용되고 있다.

즉, 커패시터의 전하저장전극의 구조를 보면, 크게 전하를 저장하는 전극은 좁은 평면적 위에 여러층을 쌓아서 넓은 커패시터의 면적을 얻고자 하는 적층구조(Stacked Structure)와, 반도체기판에 일정한 깊이의 홈을 형성한 후에 그 부위에 커패시터를 형성하여 전하를 저장하도록 하는 홈 구조(Trench Structure)등으로 크게 대별되어지고 있다.

특히, 상기 적층구조(Stacked Structure)는 핀 형상으로 형성된 핀(Fin)타입과, 실린더와 같이 원통형상으로 형성되는 실린더(Cylinder)타입 및 캐비티(Cavity)타입에 변형을 가미한 HSG(Hemispherical Shaped Grains) 및 벨로즈(Bellows) 등과 같은 변형 커패시터구조등으로 구성되어 커패시터의 충전용량을 증가시키는 노력이 이루어지고 있다.

상기한 구조중에서 캐비티를 갖는 HSG타입은 커패시터의 전하저장전극에 전하저장홀을 형성하고, 그 전하저장홀의 주변에 실리콘을 원형의 돌기형상으로 형성하여 전하를 저장하기 위한 전극의 면적을 증가시키는 구조로서, 하부저장전극을 형성하기 위하여 폴리실리콘층의 상부면을 포토에칭공정으로 식각한 후 그 상부면에 입자의 성장 핵역할을 하는 실리콘 씨드(Seed)를 형성하고, 그 후 어닐링공정으로 비정질실리콘층의 실리콘을 표면으로 이동하도록 하여 실린더 형상의 전하저장홀의 벽면에 작은 돌기를 형성하여 하부전하 저장전극의 표면적을 증대시키도록 하였다.

그런데, 상기한 종래의 방식은 반도체소자의 집적도가 증가함에 따라 하부전극을 형성하는 비정질실리콘층의 두께도 상대적으로 얇아지게 되므로 하부극에서 그레인을 성장시켜 형성하는 경우 그레인입자의 크기가 균일하지 않고 일부분에서는 과도하게 성장한 입자에 의하여 부분적으로 취약하게 되어 하부전극이 부러지는 현상이 발생하게 될 뿐만아니라 그로 인하여 부러진 하부전극의 셀과 셀사이에 부러진 부분이 놓여져서 브릿지(Brdge)를 유발하게 되어 전하저장전극의 기능을 제대로 수행하지 못하는 문제점을 지니고 있었다.

본 발명의 목적은 반도체기판의 산화막 상에 HSG형의 하부전극이 형성된 부분에 홈부를 형성하고, 그 홈부에 저농도의 제1비정질실리콘층, 고농도의 제2비정질실리콘층 및 저농도의 제3비정질실리콘층을 순차적으로 적층하여 식각으로 하부전극을 형성한 후 하부전극의 표면에 실리콘 원자를 도포하여 저농도 제1,제3비정질실리콘층을 성장시켜서 반구형 그레인(Grain)을 형성하므로 하부전극이 부러지는 것을 방지하는 것이 목적이다.

도 1 내지 도 6은 본 발명에 따른 커패시터의 하부전극 형성방법을 순차적으로 보인 도면이다.

*도면의 주요 부분에 대한 부호의 설명*

10 : 반도체기판 20 : 산화막

30 : 하부저장전극 형성홈부

40 : 제1비정질실리콘층 50 : 제2비정질실리콘층

60 : 제3비정질실리콘층 65 : 코어산화막

70 : 하부전극 80 : 반구형 그레인

이러한 목적은 전하를 저장하는 하부전극을 형성하도록 하는 커패시터에 있서, 반도체기판에 적층된 산화막을 감광막으로 하부전극이 형성될 홈부를 식각하여 형성하고 감광막을 제거한 후 이 홈부내에 인이 저농도로 도핑된 제1비정질실리콘층을 적층하는 단계와; 상기 단계 후에 제1비정질실리콘층 상에 인이 고농도로 도핑된 제2비정질실리콘층을 적층하는 단계와; 상기 단계 후에 제2비정질실리콘층 상에 인이 저농도로 도핑된 제3비정질실리콘층을 적층하는 단계와; 상기 제3비정질실리콘층의 홈부내에 산화막을 적층한 후 화학기계적연마법과 식각으로 하부전극을 형성하는 단계와; 상기 하부전극의 제1,제3비정질실리콘층의 표면에 실리콘원자를 도포하여 성장시켜 반구형 그레인을 형성하는 단계를 포함하여 이루어진 커패시터의 하부전극 형성방법을 제공함으로써 달성된다.

그리고, 상기 제1비정질실리콘층의 인의 도핑된 농도는 1E20이하의 농도로 도핑되고, 상기 제2비정질실리콘층의 인의 도핑된 농도는 3.5E20 이하의 농도로 도핑되며, 상기 제3비정질실리콘층의 인의 도핑된 농도는 1E20 이하의 농도로 도핑되는 것이 바람직하다.

또한, 상기 제1,제2,제3비정질실리콘층은 550℃이하의 온도와, 0.1 ∼ 1.5Torr의 압력으로 인-시튜(In-Situ)공정으로 동시에 증착하도록 하고, 상기 제1,제3비정질실리콘층을 증착할 때 인/실리콘의 비율을 3.5%이하로 하도록 하며, 상기 제2비정질실리콘층을 증착할 때 인/실리콘의 비율은 3.5%이상으로 하도록 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.

도 1은 반도체기판(10)에 적층된 산화막(20)을 감광막(35)으로 식각하여 하부전극이 형성될 홈부(30)를 형성한 상태를 도시하고 있다.

도 2는 산화막(20)상에 있는 감광막(35)을 제거한 후 이 홈부(30)내에 인이

1E20이하의 저농도로 도핑되는 제1비정질실리콘층(40)을 적층하는 상태를 도시하고 있다.

도 3은 상기 단계 후에 제1비정질실리콘층(40) 상에 인이 3.5E20 이상의 고농도로 도핑된 제2비정질실리콘층(50)을 적층하는 상태를 도시하고 있다.

도 4는 상기 단계 후에 제2비정질실리콘층(50) 상에 인이 1.5E20 이하의 저농도로 도핑된 제3비정질실리콘층(60)을 적층한 후 하부전극이 형성될 홈부(30)내에 산화막(65)을 적층한 상태를 도시하고 있다.

이때, 상기 제1,제2,제3비정질실리콘층(40)(50)(60)은 550℃이하의 온도와, 0.1 ∼ 1.5Torr의 압력으로 인-시튜공정으로 동시에 증착하도록 하고, 상기 제1,제3비정질실리콘층(40)(60)을 증착할 때 인(Phosphrous)/실리콘(Si)의 비율을 3.5%이하로 하도록 한다.

그리고, 상기 제2비정질실리콘층(50)을 증착할 때 인/실리콘의 비율은 3.5%이상으로 하도록 하고, 상기 제2비정질실리콘층(50)의 두께는 100 ∼ 500Å정도 한다.

도 5는 상기 결과물을 화학기계적연마법(CMP; Chemical Mechanical Polishing)과 식각으로 하부전극(70)을 형성하는 상태를 도시하고 있다.

도 6은 상기 하부전극(70)의 제1,제3비정질실리콘층(40)(60)의 표면에 실리콘원자를 도포하여 성장시켜 반구형 그레인(80)을 형성하는 상태를 도시하고 있다.

상기한 바와 같이 본 발명에 따른 커패시터의 하부전극 형성방법을 적용하게 되면, 반도체기판의 산화막 상에 HSG형의 하부전극이 형성된 부분에 홈부를 형성하고, 그 홈부에 저농도의 제1비정질실리콘층, 고농도의 제2비정질실리콘층 및 저농도의 비정질실리콘층을 순차적으로 적층하여 식각으로 하부전극을 형성한 후 하부전극의 표면에 실리콘 원자를 도포하여 저농도 제1,제3비정질실리콘층을 성장시켜서 그레인을 형성하므로 고농도의 제2비정질실리콘층으로 인하여 하부전극이 부러지는 것을 방지하여 셀과 셀 사이의 브릿지(Bridge)가 발생되는 것을 방지하도록 하는 매우 유용하고 효과적인 발명이다.

또한, 하부전극에 인의 도핑농도가 고농도인 제2비정질실리콘층을 사용하므로 기존의 하부전극이 저농도로 인하여 발생되는 충전용량의 공핍 현상을 극복하도록 하는 장점도 지닌다.

Claims (8)

1. 반도체기판에 산화막을 적층한 후 하부전극이 형성될 부위에 감광막을 적층하는 단계와;

   상기 산화막을 식각하여 하부저장전극이 형성될 홈부를 형성하고 감광막을 제거한 후 이 홈부내에 인이 저농도로 도핑된 제1비정질실리콘층을 적층하는 단계와;

   상기 단계 후에 제1비정질실리콘층 상에 인이 고농도로 도핑된 제2비정질실리콘층을 적층하는 단계와;

   상기 단계 후에 제2비정질실리콘층 상에 인이 저농도로 도핑된 제3비정질실리콘층을 적층하는 단계와;

   상기 제3비정질실리콘층의 홈부내에 산화막을 적층한 후 화학기계적연마법과 식각으로 형탄화하고 산화막을 제거한 후 하부전극을 형성하는 단계와;

   상기 하부전극의 제1,제3비정질실리콘층의 표면에 실리콘원자를 도포하여 성장시켜 반구형 그레인을 형성하는 단계를 포함한 것을 특징으로 하는 커패시터의 하부전극 형성방법.
2. 제 1 항에 있어서, 상기 제1비정질실리콘층의 인은 1E20이하의 농도로 도핑되는 것을 특징으로 하는 커패시터의 하부전극 형성방법.
3. 제 1 항에 있어서, 상기 제2비정질실리콘층의 인은 3.5E20 이상의 농도로 도핑되는 것을 특징으로 하는 커패시터의 하부전극 형성방법.
4. 제 1 항에 있어서, 상기 제3비정질실리콘층의 인은 1E20이하의 농도로 도핑되는 것을 특징으로 하는 커패시터의 하부전극 형성방법.
5. 제 1 항에 있어서, 상기 제1,제2,제3비정질실리콘층은 550℃이하의 온도와, 0.1 ∼ 1.5Torr의 압력으로 인-시튜공정으로 동시에 증착하는 것을 특징으로 하는 커패시터의 하부전극 형성방법.
6. 제 1 항에 있어서, 상기 제1,제3비정질실리콘층을 증착할 때 인/실리콘의 비율을 3.5%이하로 하는 것을 특징으로 하는 커패시터의 하부전극 형성방법.
7. 제 1 항 또는 제 3 항에 있어서, 상기 제2비정질실리콘층을 증착할 때 인/실리콘의 비율은 3.5%이상으로 하는 것을 특징으로 하는 커패시터의 하부전극 형성방법.
8. 제 1 항 또는 제 3 항에 있어서, 상기 제2비정질실리콘층의 두께는 100 ∼ 500Å인 것을 특징으로 하는 커패시터의 하부전극 형성방법.