KR0168401B1 - 커패시터의 제조방법 - Google Patents

Abstract

반도체 커패시터의 제조방법에 관하여 개시한다. 본 발명은 커패시터의 유효 면적을 증가시키는 방법으로 실린더 모양의 스토리지 노드를 가지는 구조를 적용하였으며, 이는 절연막에 개구부를 형성하고 개구부의 측벽에 다결정 실리콘층으로 형성된 스토리지 노드를 만드는 방법을 이용하였다. 본 발명의 방법에 의하여 커패시터에 증착하는 다결정 실리콘층의 두께를 최소화할 수 있으며, 종래의 방법에 비하여 다결정 실리콘층을 증착하는 횟수도 감소하였기 때문에 생산 원가의 관점에서 훨씬 유리하다.

Description

커패시터의 제조방법

제1a도 내지 제1e도는 종래의 방법에 의하여 매몰(buried) 커패시터를 제조하는 방법을 보여주는 단면도들이다.

제2a도 내지 제2e도는 본 발명에 의하여 커패시터를 제조하는 방법의 일례를 보여주는 단면도들이다.

제3a도 내지 제3c도는 본 발명에 의하여 커패시터를 제조하는 방법의 다른 예를 보여주는 단면도들이다.

* 도면의 주요부분에 대한 부호의 설명

21 : 반도체 기판 23 : 제1절연막

25 : 제2절연막 27 : 제3절연막

29 : 제1개구부 31 : 제2개구부

33 : 제3개구부 35 : 제1다결정 실리콘층

37 : 제4개구부 39 : 유전체막

41 : 제2다결성 실리콘층 51 : 제4절연막

55 : 더미 패턴

본 발명은 커패시터의 제조방법에 관한 것으로, 특히 제조방법이 간단하고 평탄화가 용이한 커패시터의 제조방법에 관한 것이다.

최근 반도체 장치가 고집적화함에 따라 셀(cell)의 크기도 작아지고 있다. 특히 고집적화의 주도적 역할을 하는 메모리 장치인 DRAM(Dynamic Random Access Memory)의 경우에는 좁은 면적에 충분한 정전 용량을 가지는 셀 커패시터(이하 `커패시터'로 부른다)를 확보하여야 하기 때문에, 삼차원 구조의 사용이 보편화되었고, 제조 과정이 점점 복잡해지는 추세이다. 좁은 면적에서 커패시터의 정전 용량을 증가시키기 위한 방법으로 유전체막으로 높은 유전율을 가지는 신 물질을 사용하는 방법도 연구되고 있으나 아직은 종래의 유전체막은 그대로 사용하면서 유효 면적을 넓히는 방법이 주류를 이루고 있다. 예를 들어, International Electron Devices Meetings. 1992, pp803-806에 발표된 논문은 매몰(buried) 커패시터를 형성하여 좁은 영역에서 충분한 정전 용량을 확보하는 획기적인 방법을 제시하였다.

제1a도 내지 제1e도는 종래의 방법에 의하여 매몰(buried) 커패시터를 제조하는 방법을 보여주는 단면도들이다.

제1a도는 커패시터의 스토리지 노드(storage-node)를 형성하는 단계를 나타낸다. 상세하게, 소자 분리를 위하여 반도체 기판(1)에 얕은 트랜치를 형성하고, 실리콘 산화막 패턴(3)을 형성한다. 이어서 상기 반도체 기판(1)에 연결되는 스토리지 노드를 만들기 위한 다결정 실리콘 원기둥(5) 및 실리콘 산화막 원기둥(7)으로 형성된 원기둥(5,7)을 형성한다. 이때 주변 회로 영역에는 상기 원기둥(5,7)에 의해서 형성되는 큰 단차(step)를 보상하는 더미(dummy) 패턴(pattern)(9)을 적용한다.

제1b도는 상기 원기둥(5,7)의 둘레에 다결정 실리콘으로 형성된 다결정 실리콘 측벽(11)을 형성하는 단계이다. 상세하게, 상기 다결정 실리콘 원기둥(5) 및 실리콘 산화막 원기둥(7)의 둘레를 감싸며 상기 다결정 실리콘 원기둥(5)에 연결되는 제1다결정 실리콘층을 상기 실리콘 산화막 원기둥(7)의 표면을 포함하는 반도체 기판(1)의 전면에 증착한다. 이어서, 에치-백(etch-back)방법을 이용하여 상기 원기둥(5,7)의 둘레에 다결정 실리콘 측벽(11)을 형성한다.

제1c도는 상기 실리콘 산화막 원기둥(7)을 식각하는 단계를 나타낸다. 상세하게, 포토레지스트 패턴(12)을 이용하여 상기 주변 회로 영역에 형성된 더미 패턴(9)을 보호하면서 상기 실리콘 산화막원기둥(7)을 식각하여 실린더 모양(cylindrical)의 스토리지 노드를 형성한다.

제1d도는 커패시터를 형성하고, 지지(supporting) 기판(wafer)을 접착하는 단계를 나타낸다. 상세하게, 상기 실린더 모양의 스토리지 노드를 이루는 상기 다결정 실리콘 원기둥(5) 및 다결정 실리콘 측벽(11)의 표면에 실리콘 산화막 및 실리콘 질화막으로 형성된 유전체막(13)을 형성하고, 제2다결정 실리콘층(15)을 증착하여 셀 플레이트(plate)를 형성한다. 이렇게 형성된 커패시터를 보호하기 위한 보호 실리콘 질화막(16) 및 제3다결정 실리콘층을 연속적으로 증착하고, 상기 제3다결정 실리콘층을 폴리싱(polishing)하여 평탄한 표면을 가지는 다결정 실리콘 완충막(17)을 형성한다. 이어서, 상기 다결정 실리콘 완충막(17)의 표면에 지지 기판을 접착한다.

제1e도는 상기 반도체 기판(1)을 폴리싱하는 단계를 나타낸다. 상세하게, 상기 반도체 기판(1)을 뒷면으로부터 폴리싱하여 실리콘 박막(19)을 형성하여, 매몰 커패시터 구조를 형성한다. 상기 실리콘 박막(19)에는 나중에 트랜지스터를 형성하는 활성 영역이 된다.

이렇게 형성된 종래의 DRAM 셀은 편평한 표면을 가지기 때문에 이후의 공정이 용이한 장점이 있고, 또한 셀의 크기를 최소화하기에 용이하다. 그러나, 상기 종래의 방법에서 상기 매몰 커패시터를 형성하는데 다결정 실리콘층을 증착하는 공정이 네 번이나 있으며, 구조적으로 이들의 두께가 상당히 두꺼워진다. 그런데 종래의 다결정 실리콘층을 증착하는 공정은 그 증착률이 수십 Å/분 정도이기 때문에 생산 효율이 심각하게 저하되는 문제가 있으며, 결국 생산 원가의 상승을 가져온다.

따라서, 본 발명의 목적은 적은 두께의 다결정 실리콘층을 사용하여 간단하게 형성할 수 있는 커패시터의 제조방법을 제공하는 것이다.

상기 목적을 달성하기 위하여 본 발명은,

반도체 기판 위에 제1절연막을 증착하는 단계;

상기 제1절연막 위에 제2절연막을 증착하는 단계;

상기 제2절연막 위에 제3절연막을 증착하는 단계;

사진 식각공정을 통하여 적어도 상기 제3절연막 및 제2절연막을 관통하는 제1개구부를 형성하는 단계;

사진 식각공정을 통하여 상기 제1개구부를 포함하며 상기 제1개구부보다 큰 제2개구부를 상기 제3절연막에 형성하면서, 상기 반도체 기판의 표면이 대기 중에 노출되도록 상기 제1절연막에 제3개구부를 형성하는 단계;

상기 제2개구부 및 상기 제3개구부를 통하여 상기 반도체 기판에 접촉하고, 상기 제2개구부 내에 제4개구부를 형성하도록 불순물을 포함하는 제1실리콘층을 상기 제3절연막을 포함하는 반도체 기판의 전면에 형성하는 단계;

상기 제3절연막의 윗면만을 대기 중에 노출하도록 상기 제1실리콘층을 식각하는 단계;

상기 제3절연막을 제거하는 단계;

상기 제1실리콘층의 표면에 유전체막을 형성하는 단계; 및

상기 유전체막 위에 불순물을 포함하는 제2실리콘층을 형성하는 단계를 포함하는 커패시터의 제조방법을 제공한다.

본 발명의 바람직한 실시예에 의하면, 상기 제1절연막 및 상기 제3절연막은 실리콘 산화막으로 형성하고, 상기 제2절연막은 실리콘 질화막으로 형성한다. 또한, 상기 제3개구부는 크기가 상기 제1개구부의 크기와 동일하고, 상기 제1실리콘층은 다결정 실리콘 또는 비정질 실리콘으로 형성하여 상기 제1실리콘층을 식각하는 단계에서 화학 기계적 폴리싱 또는 에치-백 방법을 사용하는 것을 특징으로 한다.

그리고, 상기 제2실리콘층은 다결정 실리콘으로 형성한다.

또한 본 발명은,

반도체 기판 위에 제1절연막을 증착하는 단계;

상기 제1절연막 위에 제2절연막을 증착하는 단계; 상기 제2절연막 위에 제3절연막을 증착하는 단계;

사진 식각공정을 통하여 적어도 상기 제3절연막 및 제2절연막을 관통하는 제1개구부를 형성한 단계;

사진 식각공정을 통하여 상기 제1개구부를 포함하며 상기 제1개구부보다 큰 제2개구부를 상기 제3절연막을 형성하면서, 상기 반도체 기판의 표면이 대기 중에 노출되도록 상기 제1절연막에 제3개구부를 형성하는 단계;

상기 제2개구부 및 상기 제3개구부를 통하여 상기 반도체 기판에 접촉하고, 상기 제2개구부 내에 제4개구부를 형성하도록 불순물을 포함하는 제1실리콘층을 상기 제3절연막을 포함하는 반도체 기판의 전면에 형성하는 단계;

상기 제3절연막의 윗면만을 대기 중에 노출하도록 상기 제1실리콘층을 식각하는 단계;

상기 제3절연막 및 상기 제1실리콘층 위에 제4절연막을 증착하는 단계;

사진 식각공정을 통하여 셀 부분의 상기 제3절연막 및 상기 제4절연막을 식각하는 단계;

상기 제1실리콘층의 표면에 유전체막을 형성하는 단계;

상기 유전체막 위에 불순물을 포함하는 제2실리콘층을 형성하는 단계;

상기 제4절연막 위의 상기 제2실리콘층을 식각하면서 평탄화하는 단계를 포함하는 커패시터의 제조방법을 제공한다.

본 발명의 바람직한 실시예에 의하면, 상기 제1절연막 및 상기 제3절연막은 실리콘 산화막으로 형성하고, 상기 제2절연막은 실리콘 질화막으로 형성한다. 또한, 상기 제3개구부는 크기가 상기 제1개구부의 크기와 동일하고, 상기 제1실리콘층은 다결정 실리콘 또는 비정질 실리콘으로 형성하여 상기 제1실리콘층을 식각하는 단계에서 화학 기계적 폴리싱 또는 에치-백 방법은 사용하는 것을 특징으로 한다. 상기 제2실리콘층은 다결정 실리콘으로 형성하고, 상기 제2실리콘층을 식각하는 단계에서 화학 기계적 폴리싱 방법을 사용하는 것을 특징으로 한다.

본 발명의 커패시터는 증착하는 다결정 실리콘층의 두께를 최소화할 수 있으며, 종래의 방법에 비하여 다결정 실리콘층을 증착하는 횟수도 감소하였기 때문에 훨씬 유리하다.

또한, 충분한 커패시터의 유효 면적을 확보하면서 완벽한 편평도를 얻을 수 있다.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

제2a도 내지 제2e도는 본 발명에 의하여 커패시터를 제조하는 방법의 일례를 보여주는 단면도들이다.

제2a도는 반도체 기판(21) 상에서 적어도 제3절연막(27) 및 제2절연막(25)을 관통하는 제1개구부(29)를 형성하는 단계를 나타낸다. 상세하게, 반도체 기판(21) 위에 제1절연막(23)을 증착하고, 상기 제1절연막(23) 위에 제2절연막(25) 및 제3절연막(27)을 순서대로 증착한다. 이때, 상기 제1절연막(23) 및 상기 제3절연막(27)을 실리콘 산화막으로 형성하고, 상기 제2절연막(25)을 실리콘 질화막으로 형성하여 후에 상기 제3절연막(27)을 습식 식각하여 제거하는 과정에서 상기 제2절연막(25)는 보호층 역할을 한다.

다음에, 사진 식각공정을 통하여 적어도 상기 제3절연막(27) 및 제2절연막(25)을 관통하는 제1개구부(29)를 형성한다.

제2b도는 상기 제3절연막(27)에 제2개구부(31)를 형성하는 단계를 나타낸다. 상세하게, 사진 식각공정을 통하여 상기 제1개구부(29)를 포함하며 상기 제1개구부(29)보다 큰 제2개구부(31)를 상기 제3절연막(31)에 형성한다. 이때, 상기 제2개구부(31)를 형성하는 동안에 상기 제1개구부(29)를 통하여 상기 반도체 기판(21)의 표면이 대기 중에 노출되도록 상기 제1절연막(23)에 제3개구부(33)를 형성한다. 따라서, 상기 제3개구부(33)의 크기는 상기 제1개구부(29)의 크기와 동일하게 형성할 수 있어서, 상기 제3개구부(33)의 크기는 상기 제1개구부(29)의 크기에 따라서 조절할 수 있다. 상기 제3개구부(33)는 커패시터의 스토리지 노드가 상기 반도체 기판에 연결되는 부분이고, 상기 제2개구부(31)는 커패시터의 유효 면적을 넓히는 부분이다.

제2c도는 상기 제2개구부(31) 및 상기 제3개구부(33)를 통하여 상기 반도체 기판(21)에 접촉하는 제1다결정 실리콘층(35)을 증착하는 단계이다. 상세하게, 상기 제2개구부(31)내에 제4개구부(37)를 형성하도록 불순물을 포함하는 제1다결정 실리콘층(35)을 상기 제3절연막(27)을 포함하는 반도체 기판의 전면에 형성하고, 상기 제1다결정 실리콘층(35)이 상기 제3개구부(33)를 통하여 상기 반도체 기판(21)에 연결되어 커패시터의 스토리지 노드를 형성한다. 이때, 상기 제1다결정 실리콘층(35) 대신에 비정질 실리콘층을 사용할 수 있다. 그리고 상기 제1다결정 실리콘층(35)이 두께를 얇게 하면 더 넓은 커패시터의 유효 면적을 얻을 수 있다.

제2d도는 상기 제3절연막(27) 위의 상기 제1다결정 실리콘층(35)을 식각하는 단게를 나타낸다. 상세하게, 화학 기계적 폴리싱(chemical mechanical polishing) 방법을 사용하여 상기 제3절연막(27) 위의 상기 제1다결정 실리콘층(35)을 식각하여, 상기 제3절연막(27)의 윗면만이 대기 중에 노출되도록 한다. 이때, 상기 화학 기계적 폴리싱 방법 대신에 에치-백(etch-back) 방법을 사용할 수 있는데, 이 경우에는 상기 제4개구부(37) 내의 상기 제1다결정 실리콘층(35)을 보호하기 위한 추가 공정이 필요하다.

제2e도는 상기 제1다결정 실리콘층(35)의 표면에 유전체막(39) 및 제2다결정 실리콘층(41)을 형성하는 단계를 나타낸다. 상세하게, 대기중에 노출된 상기 제3절연막(27)을 습식 식각하여 제거하고, 상기 제1다결정 실리콘층(35)의 표면에 유전체막(39)을 형성한다. 이때, 상기 유전체막은 실리콘 산화막 및 실리콘 질화막으로 형성하는 것이 바람직하다. 다음에, 상기 유전체막(39) 위에 불순물을 포함하는 제2다결정 실리콘층(41)을 형성하여 커패시터를 완성한다. 이때, 커패시터의 유효면적은 상기 제3절연막의 두께를 변화시켜서 용이하게 증가될 수 있다.

본 발명에 의해서 형성된 커패시터에서 상기 제2개구부의 크기와 제3절연막의 두께를 적당히 조절하고, 상기 제1다결정 실리콘층의 두께를 조절하여 커패시터의 유효면적을 충분히 확보할 수 있다. 또한 상기 제2개구부 사이의 간격 및 제1다결정 실리콘층의 두께를 조절하여 상기 제2다결정 실리콘층의 두께를 정한다. 그리고, 이러한 과정에 의해서 증착하는 다결정 실리콘층의 두께를 최소화할 수 있으며, 종래의 방법에 비하여 다결정 실리콘층을 증착하는 횟수도 2회로 감소하였기 때문에 생산성이 향상되고, 원가의 관점에서 훨씬 유리하다.

본 발명에서 상기 제3절연막의 두께를 많이 증가시켜 커패시터의 스토리지 노드가 높아진 경우에 셀 영역과 주변 회로 영역 사이에 평탄화가 필요하다. 본 발명에서는 이 경우 용이하게 편평한 표면을 얻을 수 있다.

제3a도 내지 제3c도는 본 발명에 의하여 커패시터를 제조하는 방법의 다른 예를 보여주는 단면도들이다.

제3a도는 상기 제3절연막(27) 및 제1다결정 실리콘층(35) 위에 제4절연막(51)을 증착하는 단계를 나타낸다. 상세하게, 상기 제2d도 다음에 상기 제3절연막(27) 및 상기 제1실리콘층(35) 위에 제4절연막(51)을 증착하고, 커패시터의 플레이트가 형성되는 부분인 셀영역을 대기 중에 노출하는 포토레지스트 패턴(53)을 형성한다. 이때, 상기 제4절연막(51)을 상기 제3절연막(27)과 동일한 물질인 실리콘 산화막으로 형성한다.

제3b도는 상기 포토레지스트 패턴(53)을 마스크로 셀 부분의 상기 제3절연막(27) 및 상기 제4절연막(51)을 식각하는 단계를 나타낸다. 상세하게, 상기 포토레지스트 패턴(53)을 마스크로 상기 제2절연막(25) 위의 상기 제3절연막(27) 및 상기 제4절연막(51)을 습식 식각하고, 상기 포토레지스트 패턴(53)을 제거하여 주변 회로 영역에 평탄화를 위한 더미 패턴(55)을 형성한다. 이때, 상기 제1다결정 실리콘층(35)의 표면이 대기 중에 노출된다.

제3c도는 커패시터의 플레이트용 제2다결정 실리콘층을 증착하고, 평탄화시키는 단계를 나타낸다. 상세하게, 대기 중에 노출된 상기 제1다결정 실리콘층(35)의 표면에 유전체막(39)을 성장한다. 이때, 상기 유전체막(390은 실리콘 산화막 및 실리콘 질화막으로 형성하는 것이 바람직하다. 다음에, 상기 유전체막(39) 위에 불순물을 포함하는 제2다결성 실리콘층을 증착하고, 상기 더미 패턴(55) 위의 상기 제2다결정 실리콘층을 식각하면서 평탄화를 실시하여 플레이트 전극(57)을 형성한다. 그리고, 상기 평탄화는 상기 더미 패턴(55)을 정지층으로 사용하여 화학 기계적 폴리싱 방법으로 실시한다.

본 발명의 커패시터는 상기 제3a도 내지 제3c도의 과정에 의해서 커패시터의 유효 면적을 확보하면서 완벽한 편평도를 얻을 수 있다.

이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.

Claims (15)

1. 반도체 기판 위에 제1절연막을 증착하는 단계; 상기 제1절연막 위에 제2절연막을 증착하는 단계; 상기 제2절연막 위에 제3절연막을 증착하는 단계; 사진 식각공정을 통하여 적어도 상기 제3절연막 및 제2절연막을 관통하는 제1개구부를 형성하는 단계; 사진 식각공정을 통하여 상기 제1개구부를 포함하며 상기 제1개구부보다 큰 제2개구부를 상기 제3절연막에 형성하면서, 상기 반도체 기판의 표면이 대기 중에 노출되도록 상기 제1절연막에 제3개구부를 형성하는 단계; 상기 제2개구부 및 상기 제3개구부를 통하여 상기 반도체 기판에 접촉하고, 상기 제2개구부 내에 제4개구부를 형성하도록 불순물을 포함하는 제1실리콘층을 상기 제3절연막을 포함하는 반도체 기판의 전면에 형성하는 단계; 상기 제3절연막의 윗면만을 대기 중에 노출하도록 상기 제1실리콘층을 식각하는 단계; 상기 제3절연막을 제거하는 단계; 상기 제1실리콘층의 표면에 유전체막을 형성하는 단계; 및 상기 유전체막 위에 불순물을 포함하는 제2실리콘층을 형성하는 단계를 포함하는 것을 특징으로 하는 커패시터의 제조방법.
2. 제1항에 있어서, 상기 제1절연막 및 제3절연막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 커패시터의 제조방법.
3. 제1항에 있어서, 상기 제2절연막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 커패시터의 제조방법.
4. 제1항에 있어서, 상기 제3개구부는 크기가 상기 제1개구부의 크기와 동일한 것을 특징으로 하는 커패시터의 제조방법.
5. 제1항에 있어서, 상기 제1실리콘층은 다결정 실리콘 또는 비정질 실리콘으로 형성하는 것을 특징으로 하는 커패시터의 제조방법.
6. 제1항에 있어서, 상기 제1실리콘층을 식각하는 단계에서 화학 기계적 폴리싱 또는 에치-백 방법을 사용하는 것을 특징으로 하는 커패시터의 제조방법.
7. 제1항에 있어서, 상기 제2실리콘층은 다결정 실리콘으로 형성하는 것을 특징으로 하는 커패시터의 제조방법.
8. 반도체 기판 위에 제1절연막을 증착하는 단계; 상기 제1절연막 위에 제2절연막을 증착하는 단계; 상기 제2절연막 위에 제3절연막을 증착하는 단계; 사진 식각공정을 통하여 적어도 상기 제3절연막 및 제2절연막을 관통하는 제1개구부를 형성하는 단계; 사진 식각공정을 통하여 상기 제1개구부를 포함하며 상기 제1개구부보다 큰 제2개구부를 상기 제3절연막에 형성하면서, 상기 반도체 기판의 표면이 대기 중에 노출되도록 상기 제1절연막에 제3개구부를 형성하는 단계; 상기 제2개구부 및 상기 제3개구부를 통하여 상기 반도체 기판에 접촉하고, 상기 제2개구부 내에 제4개구부를 형성하도록 불순물을 포함하는 제1실리콘층 상기 제3절연막을 포함하는 반도체 기판의 전면에 형성하는 단계; 상기 제3절연막의 윗면만을 대기 중에 노출하도록 상기 제1실리콘층을 식각하는 단계; 상기 제3절연막 및 상기 제1실리콘층 위에 제4절연막을 증착하는 단계; 사진 식각공정을 통하여 셀 부분의 상기 제3절연막 및 상기 제4절연막을 식각하는 단계; 상기 제1실리콘층의 표면에 유전체막을 형성하는 단계; 상기 유전체막 위에 불순물을 포함하는 제2실리콘층을 형성하는 단계; 상기 제4절연막 위의 상기 제2실리콘층을 식각하면서 평탄화하는 단계를 포함하는 것을 특징으로 하는 커패시터의 제조방법.
9. 제8항에 있어서, 상기 제1절연막 및 제3절연막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 커패시터의 제조방법.
10. 제8항에 있어서, 상기 제2절연막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 커패시터의 제조방법.
11. 제8항에 있어서, 상기 제3개구부는 크기가 상기 제1개구부의 크기와 동일한 것을 특징으로 하는 커패시터의 제조방법.
12. 제8항에 있어서, 상기 제1실리콘층은 다결정 실리콘 또는 비정질 실리콘으로 형성하는 것을 특징으로 하는 커패시터의 제조방법.
13. 제8항에 있어서, 상기 제1실리콘층을 식각하는 단계에서 화학 기계적 폴리싱 또는 에치-백 방법을 사용하는 것을 특징으로 하는 커패시터의 제조방법.
14. 제8항에 있어서, 상기 제2실리콘층은 다결정 실리콘으로 형성하는 것을 특징으로 하는 커패시터의 제조방법.
15. 제8항에 있어서, 상기 제2실리콘층을 식각하는 단계에서 화학 기계적 폴리싱 방법을 사용하는 것을 특징으로 하는 커패시터의 제조방법.