KR930011123B1 - 반도체 dram 소자의 캐패시터 제조방법 - Google Patents

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김성철
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금성일렉트론 주식회사
문정환
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Abstract

내용 없음.

Description

반도체 DRAM 소자의 캐패시터 제조방법
제1도는 종래기술의 캐패시터 제조 공정 단면도.
제2도는 본 발명의 캐패시터 제조 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2, 4, 6 : 산화막(SiO2)
3 : 질화막(Si3N4) 5 : 제1스토리지 노드
7 : 제2스토리지 노드 8 : 유전체 막
9 : 캐패시터 플레이트
본 발명은 반도체 DRAM 소자의 캐패시터 제조 방법에 관한 것으로, 특히 64M 이상의 고집적 반도체 DRAM 소자에 적당하도록 스토리지 노드를 ＂H＂형 구조로 만들어 면적의 증가를 가져오도록한 캐패시터 제조 방법에 관한 것이다.
DRAM을 고집적화 시키는데 가장 큰 문제점은 메모리 셀 영역의 감소로 야기되는 셀 캐패시턴스의 감소이다. 메모리 셀 영역이 1.5㎛2인 64M DRAM의 경우에, 큰 유전체 상수를 갖는 물질로도 충분한 캐패시턴스를 얻기가 어렵다. 이러한 캐패시터스 감소는 낮은 전압에서 특히 문제가 된다. 따라서 종래에도 셀 명역을 증가시키지 않고도 캐패시터의 면적을 증가시키기 위해서 스토리지 노드를 링 구조로 하는 것이 SSDM, S-Cl-7, 833~836페이지(1990년)에 제안 되어있다.
여기에 공개된 링 구조를 가는 적층형 캐패시터의 제조공정을 첨부도면 제1a도 내지 g도를 참조하여 설명하면 다음과 같다.
제1a도와 같이 실리콘 기판(21) 위에 산화막(SiO2)(22) 및 질화막(Si3N4)(23)층을 데포지션하고 콘택 홀을 형성한다. 그리고 제1b도와 같이 폴리실리콘(24) 및 산화막(25)를 데포지션한 후 폴리실리콘 에치 마스크 용으로 산화막(25)를 패터닝한다. 그 후 제1c도에서 보는 바와 같이 폴리실리콘(24)을 에칭하게 되는데, 이때 얇은 폴리실리콘층이 남게된다.
상기 에칭된 폴리실리콘(24)위에 산화물 사이드월(Sidewall) 형성을 위해 산화막(26)을 데포지션 및 에치 백한다(제1d도). 이어서 제1e도와 같이 폴리실리콘 사이드월(27)을 형성하기 위해 폴리실리콘을 데포지션 및 에치백한다. 이 폴리실리콘 사이드월(27)은 링 전극으로 사용된다.
다음에 산화막(25) 패턴 및 산화막 사이드 월(26)을 제거하고(제1f도), 캐패시터 유전체 막(28) 및 플레이트 폴리실리콘(29)을 데포지션하여(제1g도)캐패시터가 완성된다.
이와 같은 종래의 기술에서는, 공정을 단순화 시키면서 캐패시터 면적을 효과적으로 늘릴 수는 있으나, DRAM의 고집적화를 위해서 계속적인 캐패시터의 면적확대가 요구되고 있는 바 스토리지 노드(27)의 밑부분을 활용할 수 없다는 문제점이 남게 된다.
본 발명은 이와 같은 문제점을 시정, 보완하기 위해 안출된 것으로, 스토리지 노드를 ＂H＂자 형으로 하여 종래 기술에서는 활용하지 아니하든 스토리지 노드의 밑 부분을 활용할 수 있도록 함으로써 캐패시터의 면적을 확대한 것이다.
이를 첨부된 도면 제2a도 내지 j도를 참조하여 설명하면 다음과 같다.
먼저 제2a도에 도시된 바와같이 실리콘 기판(1) 위에 산화막(SiO2)(2) 및 질화막(Si3N4)(3)층을 데포지션한다. 이것은 종래 기술에서와 같다. 그후 상기 Si3N4(3)층위에 두꺼운 산화막 층(4)을 데포지션한다(제2b도). 계속해서 제2c도에서처럼 스토리지 노드 콘택 마스트(PR1)를 형성한 후 에치하여 콘택 홀을 형성한다. 상기 마스크(PR1)를 벗겨내고 제1스토리지 노드(5)용으로 두껍게 인 시투(in situ) 도프된 폴리실리콘을 데포지션한다(제2d도). 계속해서 스토리지 노드 콘택 마스크에 리버스된 마스크를 이용해서 제1스토리지 노드(5)의 일부분을 에치한다. 이때 폴리실리콘을 전부 에치해서는 안되며 약 2/3~4/3정보를 에치한다(제2e도). 그후 마스크(PR2)를 벗겨낸 후 산화막(6)를 데포지션한다(제2f도). 그리고 제2g도와 같이, 스토리지 노드 마스크(PR3)를 이용해서 상부 산화막(6), 제1스토리지 노드(5) 및 바닥 산화막(4)의 약 2/1 정도를 에치한다(제2g도). 이어서 마스크(PR3)를 벗겨낸 후 제2스토리지 노드(7)용 폴리실리콘을 데포지션한다(제2h도). 계속해서 제2스토리지 노드(7)를 사이드 월 에치한다(제2i도). 마지막으로 산화막을 제거하고 크리닝을 거친 후 유전체 막(8) 및 캐패시터 플레이트(9)을 데포지션하여 DRAM용 캐패시터를 완성하게 된다(제2j도).
이처럼 본 발명을 실시하므로 종래 기술에서 보다 큰 면적을 갖는 캐패시터 즉 용량이 보다 증가된 캐패시터를 제조할 수 있다.

Claims (1)

  1. 스택캐패시터 제조방법에 있어서, 캐패시터가 형성될 부분위에 질화막(3)을 형성한 후 두꺼운 산화막(4)을 형성하는 단계와, 스토리지 노드 콘택 마스크에 의해 콘택홀을 형성하고, 제1스토리지 노드용(5) 폴리실리콘을 데포지션하는 단계와, 스토리지 노드 콘택 마스크에 대하여 리버스된 마스클를 이용해서 제1스토리지 노드용 폴리실리콘(5)의 일부분을 에치하는 단계와, 상기 제1스토리지 노드(5) 위에 산화막(6)을 형성하는 단계와, 스토리지 노드 마스크를 이용해서 상기 산화막(6)과 제1스토리지 노드(5) 및 바닥 산화막(4)의 약 2/1정도까지 에치하는 단계와, 상기 제2스토리지 노드(7)용 폴리실리콘을 데포지션하는 단계와, 상기 제2스토리지 노드(7)용 폴리실리콘을 사이드 월 에치하여 제2스토리지 노드(7)를 형성하는 단계와, 상기 질화막 위의 상기 산화막들(6)(4)을 식각하고, 유전체 막(8) 및 캐패시터 플레이트(9)를 데포지션하는 단계가 포함되는 것을 특징으로 하는 반도체 DRAM 소자의 캐패시터 제조방법.
KR1019910009330A 1991-06-05 1991-06-05 반도체 dram 소자의 캐패시터 제조방법 KR930011123B1 (ko)

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